JPH05167043A - Semiconductor device provided with improved insulated-gate transistor - Google Patents
Semiconductor device provided with improved insulated-gate transistorInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は複写機、ファクシミリ装
置、プリンター、ビデオカメラ等のＯＡ機器、家庭電化
製品はもちろんのこと、自動車、発電所、宇宙衛生など
ありとあらゆる技術分野の電子回路に用いられる半導体
装置に関する。特に、本発明は必要な情報信号を記憶す
る半導体メモリーに用いられて好適な半導体装置に深く
関連する。The present invention can be used not only in copiers, facsimile machines, printers, OA equipment such as video cameras, home appliances, but also in electronic circuits in various technical fields such as automobiles, power stations, and space hygiene. The present invention relates to a semiconductor device. In particular, the present invention is deeply related to a semiconductor device suitable for use in a semiconductor memory that stores necessary information signals.
【０００２】[0002]
【従来の技術】図１には、一度だけ記憶プログラムの可
能な半導体記憶装置（半導体メモリー）の構成が示され
ている。これは絶縁ゲート型電界効果トランジスタとし
てＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥ
Ｔ」という）と絶縁膜とを有するメモリセルから構成さ
れている。2. Description of the Related Art FIG. 1 shows the configuration of a semiconductor memory device (semiconductor memory) which can be programmed once. This is a MOS field effect transistor (hereinafter referred to as “MOSFE” as an insulated gate field effect transistor).
T ”) and an insulating film.
【０００３】このようなメモリーは、例えば、“Ａ Ｎ
ｅｗ Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｅｌｌ Ｕｔｉｌ
ｉｚｉｎｇ Ｉｎｓｕｌａｔｏｒ Ｂｒｅａｋｄｏｗ
ｎ，”ＩＥＤＭ′ ８５，ｐｐ ６３９−６４２に記載
されている。Such a memory is, for example, an "AN
ew Programmable Cell Utility
izing Insulator Breakdow
n, "IEDM '85, pp 639-642.
【０００４】また別のタイプの半導体メモリーとしては
図２に示すものがある。Another type of semiconductor memory is shown in FIG.
【０００５】図２は、その断面図であり、１２０はｎ型
基板、１２１はｐ+ ドレイン、１２２ｐ+ ソース、１２
３はフローティングゲート、１２４は絶縁層、１２５は
ドレイン配線、１２６はソース配線である。この１２３
のフローティングゲートは、たとえば多結晶シリコンを
シリコン酸化膜の中に埋め込まれて作製される。ソース
・ドレイン間は、通常状態で非導通である。このトラン
ジスタのソース・ドレイン間に負の高電圧を印加し、ド
レイン側のｐｎ接合をアバランシェプレークダウンさ
せ、このとき発生する高エネルギー電子をフローティン
グゲートに注入し、ソース・ドレイン間を導通状態とす
ることにより書き込みが行われる。この素子をメモリと
して用いる場合には、フローティングゲートに電灯を注
入するかしないかを情報の１と０に対応させる。しかし
ながら、このタイプのメモリは、フローティングに蓄積
した電荷がわずかにリークするため、永久的情報の保持
はできないばかりか、読出し特性が経時変化を生じると
いう問題点を有していた。しかも、上述したＭＯＳＦＥ
Ｔは微細化に適しておらず、相互コンダクタンスが小さ
いという特性（ｇｍ特性）に問題がある。FIG. 2 is a cross-sectional view thereof, in which 120 is an n-type substrate, 121 is a p + drain, 122p + source, 12
3 is a floating gate, 124 is an insulating layer, 125 is a drain wiring, and 126 is a source wiring. This 123
The floating gate is manufactured by burying polycrystalline silicon in a silicon oxide film, for example. The source and the drain are non-conductive in the normal state. A high negative voltage is applied between the source and drain of this transistor to avalanche break down the pn junction on the drain side, and high energy electrons generated at this time are injected into the floating gate to make the source and drain conductive. Thus, writing is performed. When this element is used as a memory, whether or not to inject a light into the floating gate corresponds to information 1 and 0. However, this type of memory has a problem in that the charges accumulated in the floating leak a little, so that it is not possible to hold the permanent information and the read characteristics change with time. Moreover, the above-mentioned MOSFE
T is not suitable for miniaturization, and has a problem that the mutual conductance is small (gm characteristic).
【０００６】しかも、微細化の為にゲート長が０．５μ
ｍ以下になると、スケーリング側に基く上記ＭＯＳＦＥ
Ｔの改善は望めない。Moreover, the gate length is 0.5 μ due to miniaturization.
If m or less, the above-mentioned MOSFE based on the scaling side
We cannot hope to improve T.
【０００７】また、これらとは別に、Ｓｉ基板上にＳｉ
Ｏ2 層を設け、更にＳｉメサ構造を設け、メサ側壁にゲ
ート酸化膜を設けたＳＯＩ型ＭＯＳＦＥＴ構造が提案さ
れている。〔公開特許公報 平２−１４５７８号〕この
素子構造を図３、図４に斜視図で示す。２３２は絶縁
膜、２３１′は結晶性Ｓｉ、２３６はソース領域、２３
７はドレイン領域である。２３５はゲート電極で、上記
結晶性Ｓｉ部のチャネル領域をまたぐ構造となってい
る。この図４のａａ′断面図が図３である。Separately from these, Si is formed on a Si substrate.
An SOI MOSFET structure has been proposed in which an O 2 layer is provided, a Si mesa structure is further provided, and a gate oxide film is provided on the side wall of the mesa. [Japanese Patent Laid-Open No. 14578/1990] This element structure is shown in perspective views in FIGS. 232 is an insulating film, 231 'is crystalline Si, 236 is a source region, 23
7 is a drain region. A gate electrode 235 has a structure that straddles the channel region of the crystalline Si portion. FIG. 3 is a sectional view taken along the line aa 'of FIG.
【０００８】図３に示すように、結晶性Ｓｉ、２３１′
部はゲート電極２３５にゲート酸化膜２３４を介して上
方の３面が覆われ、又、下面２３８は、絶縁膜２３２の
表面となっている。又、結晶性Ｓｉ部の寸法は、 Ｗ0 ＜２ＷH を満足するようになっており、側壁のチャネルが優勢に
なり、チャネルコンダクタンスが増大する構造となって
いる。As shown in FIG. 3, crystalline Si, 231 '
The upper part of the portion is covered with the gate electrode 235 via the gate oxide film 234, and the lower surface 238 is the surface of the insulating film 232. Also, the size of the crystalline Si portion, W 0 <is adapted to satisfy the 2W H, has a structure in which the channel of the side wall becomes dominant, the channel conductance is increased.
【０００９】さらに、上記従来例と構造的に似たＭＯＳ
ＦＥＴも提案されている。〔公開特許公報 平２−２６
３４７３号〕この例の平面図を図５に、図５中のＡＡ′
の断面図を図６に、図５中のＢＢ′の断面図を図７に示
す。２４６はソース２４３ドレイン２４２及び、チャネ
ルを形成する結晶性Ｓｉ層である。ゲート電極２４５で
覆われた結晶性Ｓｉ層２４６は、チャネル領域である
が、このチャネル領域は、基板２４０と開口部２４７を
介して接続され、ドレイン層２４２は、結晶性Ｓｉ層２
４６を通り、２４８の開孔部を介して基板２４０と接続
している。Further, a MOS structurally similar to the conventional example described above.
FETs have also been proposed. [Unexamined Japanese Patent Publication No. 2-26
No. 3473] A plan view of this example is shown in FIG. 5, and AA ′ in FIG.
6 is a sectional view of FIG. 6, and FIG. 7 is a sectional view of BB ′ in FIG. Reference numeral 246 denotes a source 243 drain 242 and a crystalline Si layer forming a channel. The crystalline Si layer 246 covered with the gate electrode 245 is a channel region, and this channel region is connected to the substrate 240 through the opening 247, and the drain layer 242 is the crystalline Si layer 2.
It passes through 46 and is connected to the substrate 240 through the opening of 248.
【００１０】以上詳述した各従来例について、検討した
結果上述した構造とはいえ、トランジスタのリーク電流
が多い点、各トランジスタのバラツキが大きい点、さら
にトランジスタのＯＦＦ特性が悪く、動作が不安定とな
ることが判明した。まず、ＳＯＩ型ＭＯＳＦＥＴのＯＦ
Ｆ特性が悪くなる原因について説明する。本発明者らの
知見によれば、その原因はチャネルが形成されるＳｉ領
域がソース及びドレイン領域との界面を除いてすべて絶
縁膜であるＳｉＯ2 で覆われているからである。つま
り、チャネル部のＳｉ領域は完全なフローティング状態
となっており、その電位が固定できず動作が不安定とな
る。さらにトランジスタのＯＮ状態に上記Ｓｉ領域に発
生したキャリア（例えばｐ型ＭＯＳＦＥＴの時は電子）
がＯＦＦ状態になった瞬間行き場所がなくなりＳｉ領域
内で再結合し消滅するまでそこに残るためにＯＦＦ特性
が悪くなるのである。又、上記説明した従来のトランジ
スタにおいて、リーク電流が多い原因は、ゲート電極で
囲まれているチャネル領域が直接下地の絶縁層と直接接
する構造となっているためである。つまりこのチャネル
領域は、トランジスタがＯＮ状態になると、完全に空乏
化する状態になっており、空乏層がチャネル層と絶縁層
との界面に達し、そこに存在する欠陥から再結合電流が
多量に発生するからである。As a result of studying each of the conventional examples described in detail above, although the structure is as described above, the transistor has a large leak current, the variation of each transistor is large, and the OFF characteristic of the transistor is poor, resulting in unstable operation. It turned out to be First, OF of SOI type MOSFET
The cause of the deterioration of the F characteristic will be described. According to the knowledge of the present inventors, the cause is that the Si region where the channel is formed is covered with SiO 2 which is an insulating film except for the interface with the source and drain regions. That is, the Si region of the channel portion is in a completely floating state, the potential cannot be fixed, and the operation becomes unstable. Further, carriers generated in the Si region in the ON state of the transistor (for example, electrons in the case of p-type MOSFET)
The OFF characteristic is deteriorated because there is no place to go to the OFF state and it remains in the Si region until it recombines and disappears until it disappears. Further, in the conventional transistor described above, the cause of the large leak current is that the channel region surrounded by the gate electrode is in direct contact with the underlying insulating layer. In other words, this channel region is in a state of being completely depleted when the transistor is turned on, the depletion layer reaches the interface between the channel layer and the insulating layer, and a large amount of recombination current is caused by defects existing there. Because it occurs.
【００１１】（発明の目的）本発明は、上述した技術的
課題に鑑みなされたものであり、微細加工に適した構成
で、低消費電力で高速動作可能な半導体装置を提供する
ことを目的としている。(Object of the Invention) The present invention has been made in view of the above technical problems, and an object of the present invention is to provide a semiconductor device having a structure suitable for fine processing and capable of operating at high speed with low power consumption. There is.
【００１２】本発明の別の目的は正確な書き込み動作が
安定して得られ、高速且つ正確な読み出し動作が可能な
メモリー機能を有する半導体装置を提供することにあ
る。Another object of the present invention is to provide a semiconductor device having a memory function capable of stably obtaining an accurate write operation and enabling a high-speed and accurate read operation.
【００１３】本発明の目的は、複数の主電極領域と、そ
の間に設けられたチャネル領域と、前記チャネル領域に
対してゲート絶縁膜を介して設けられたゲート電極と、
前記チャネル領域に接して設けられた該チャネル領域と
同じ導電型で且つ該チャネル領域より不純物濃度の高い
半導体領域とを有し、前記ゲート電極は互いに対向する
２つの対向部分を少なくとも有しており、前記複数の主
電極領域が下地絶縁層上に設けられ、前記半導体領域が
所定の電位に保持された状態で動作する絶縁ゲート型ト
ランジスタ及び、該トランジスタと、前記主電極領域の
一方に電気的に破壊可能な絶縁層を有するメモリ要素
と、を具備することを特徴とする半導体装置により達成
される。An object of the present invention is to provide a plurality of main electrode regions, a channel region provided between them, and a gate electrode provided on the channel region via a gate insulating film.
A semiconductor region that is provided in contact with the channel region and has the same conductivity type as that of the channel region and a higher impurity concentration than the channel region; and the gate electrode has at least two facing portions that face each other. An insulated gate transistor that operates in a state in which the plurality of main electrode regions are provided on a base insulating layer and the semiconductor region is held at a predetermined potential, and the transistor and one of the main electrode regions are electrically connected to each other. And a memory element having a destructible insulating layer.
【００１４】本発明の他の目的は従来よりも優れたＳＯ
Ｉ型バックゲート構造のＦＥＴを提供することにある。Another object of the present invention is to improve SO
It is to provide an FET having an I-type back gate structure.
【００１５】本発明の目的は単結晶半導体基体上に、該
基体表面を露出させる開孔と該開孔の口径よりも大きな
凹部とを有する絶縁領域を形成し、該開孔内及び該凹部
内に単結晶半導体領域を形成し、該単結晶半導体領域の
少なくとも一部を活性領域とする半導体素子を形成する
ことを特徴とする半導体装置の製造方法により達成され
る。An object of the present invention is to form, on a single crystal semiconductor substrate, an insulating region having an opening for exposing the surface of the substrate and a recess having a diameter larger than that of the opening, and in the opening and in the recess. And a semiconductor element having at least a part of the single crystal semiconductor region as an active region is formed to achieve a semiconductor device manufacturing method.
【００１６】本発明の他の目的は、第１主電極領域と、
第２主電極領域と、それらの間にある第１のチャネル領
域と、該第１のチャネル領域に対して第１のゲート絶縁
膜を介して設けられた第１のゲート電極と、第３主電極
領域と、第２及び第３主電極領域間にある第２のチャネ
ル領域と、該第２のチャネル領域に対して第２のゲート
絶縁膜を介して設けられた第２のゲート電極と、を有
し、前記第１、第２、第３主電極領域と第１、第２チャ
ネル領域とが半導体基板表面部分に設けられた半導体島
領域に形成され、前記第１及び第２のゲート電極はそれ
ぞれ前記第１及び第２のチャネル領域を挟持する対向部
分を有しているトランジスタを具備することを特徴とす
る半導体装置を提供することにある。Another object of the present invention is to provide a first main electrode region,
A second main electrode region, a first channel region between them, a first gate electrode provided on the first channel region via a first gate insulating film, and a third main electrode region. An electrode region, a second channel region between the second and third main electrode regions, and a second gate electrode provided on the second channel region via a second gate insulating film, And the first, second and third main electrode regions and the first and second channel regions are formed in a semiconductor island region provided on a surface portion of a semiconductor substrate, and the first and second gate electrodes are formed. Is to provide a semiconductor device comprising a transistor having opposing portions sandwiching the first and second channel regions, respectively.
【００１７】本発明の他の目的は、ソース及びドレイン
領域と、その間に設けられたチャネル領域と、前記チャ
ネル領域に対してゲート絶縁膜を介して設けられたゲー
ト電極と、前記チャネル領域に接して設けられた該チャ
ネル領域と同じ導電型で且つ該チャネル領域より不純物
濃度の高い半導体領域とを有し、前記ゲート電極は互い
に対向する２つの対向部分を少なくとも有しており、前
記対向部分が前記チャネル領域と前記半導体領域との接
合面と交差する面を有するように配設されている絶縁ゲ
ート型トランジスタが複数設けられ、前記ソース領域に
電気的に破壊可能なメモリ要素が設けられており、前記
ドレイン領域が前記複数のトランジスタにおいて共通に
構成されていることを特徴とする半導体装置により達成
される。Another object of the present invention is to provide a source region and a drain region, a channel region provided between them, a gate electrode provided to the channel region via a gate insulating film, and contact the channel region. A semiconductor region having the same conductivity type as that of the channel region and having a higher impurity concentration than the channel region, and the gate electrode has at least two facing portions facing each other. A plurality of insulated gate transistors arranged so as to have a surface intersecting a junction surface between the channel region and the semiconductor region are provided, and an electrically destructible memory element is provided in the source region. The semiconductor device is characterized in that the drain region is commonly formed in the plurality of transistors.
【００１８】即ち、微細に適した、かつ電流駆動能力の
高いトランジスタをメモリセルトランジスタとして有
し、本トランジスタのゲートをワード線とし、本トラン
ジスタのソース領域上にＰＮ接合を介して、ビット線に
接続した半導体メモリーを構成する。これにより、エラ
ーレートの少ない、高密度、高速読み出し書き込み特性
を有する１回永久書き込み可能な半導体メモリーが実現
できる。そのメモリーにおいてメモリセルトランジスタ
におけるドレイン領域を他のメモリセルと共通に構成
し、電源ラインと接続することにより、複数のメモリの
電源ラインを共通化し、電源部の面積を減少させること
により、一定面積に存在するメモリセルトランジスタの
数を増加させることができる。これにより、本メモリの
高集積化が実現できる。That is, a memory cell transistor which is suitable for miniaturization and has a high current driving capability is provided as a memory cell transistor, a gate of this transistor is used as a word line, and a source line of this transistor is connected to a bit line through a PN junction. Configure the connected semiconductor memory. As a result, it is possible to realize a once-permanently writable semiconductor memory having a high density, high-speed read / write characteristic with a small error rate. In that memory, the drain region of the memory cell transistor is configured in common with other memory cells, and by connecting it to the power supply line, the power supply lines of a plurality of memories are made common, and the area of the power supply unit is reduced, so that It is possible to increase the number of memory cell transistors existing in the memory cell. As a result, high integration of this memory can be realized.
【００１９】[0019]
【作用】本発明によれば、対向した２つのゲート電極に
より、キャリア移動方向に対する垂直方向電界強度が小
さいので、高移動度、高ｇｍ特性の半導体装置が得ら
れ、電界緩和によりホットキャリアの発生が防止でき素
子の寿命しいては信頼性が向上する。According to the present invention, since the electric field strength in the vertical direction with respect to the carrier moving direction is small due to the two gate electrodes facing each other, a semiconductor device having high mobility and high gm characteristics can be obtained, and hot carriers are generated by the electric field relaxation. Can be prevented and the reliability of the device is improved over the life of the device.
【００２０】そして、ゲート酸化膜下のＳｉ部の静電容
量が減少するのでＳファクタ（Ｓｕｂｔｈｒｅｓｈｏｌ
ｄ ｓｗｉｎｇ）特性が向上しリーク電流が極めて少な
くなる。Since the capacitance of the Si portion under the gate oxide film decreases, the S factor (Subthreshold)
d swing) characteristics are improved, and the leak current is extremely reduced.
【００２１】又、素子の占有面積減少し高集積化が実現
できる。Further, the area occupied by the elements can be reduced and high integration can be realized.
【００２２】更に本発明によれば、チャネル領域におけ
る対向した２つのゲート電極が設けられた部分以外のと
ころに、ソース・ドレイン部の導電型と異なる導電型で
且つチャネル領域より不純物濃度の高い領域が設けられ
ており、その不純物濃度が、トランジスタの駆動の時ゲ
ートにかかる駆動電圧によって反転しないような濃度と
された構造を採用することにより、トランジスタＯＮ／
ＯＦＦ時、対向した２つのゲート電極にかこまれた半導
体層への少数キャリア（ＮチャネルＭＯＳであれば正
孔、ＰチャネルＭＯＳであれば電子）の出入が速くな
り、スイッチング特性が向上する。Further, according to the present invention, a region having a conductivity type different from that of the source / drain regions and having a higher impurity concentration than that of the channel region, except for a portion where two gate electrodes facing each other are provided in the channel region. Is provided, and the impurity concentration is set so that it is not inverted by the drive voltage applied to the gate when the transistor is driven.
At the time of OFF, minority carriers (holes in N-channel MOS, electrons in P-channel MOS) move in and out of the semiconductor layer sandwiched between the two facing gate electrodes quickly, and the switching characteristics are improved.
【００２３】又、この高濃度層により、トランジスタが
ＯＮ時にチャネル領域が完全に空乏化しても空乏層が下
地の絶縁層まで達せず、暗電流発生が抑制される。Further, due to this high concentration layer, even if the channel region is completely depleted when the transistor is ON, the depletion layer does not reach the underlying insulating layer, and dark current generation is suppressed.
【００２４】又０．１μｍレベルの微細化が進んだ場合
には液体窒素温度レベルの低温動作にも適応しなければ
ならないが、この低温動作を行ないキャリア凍結があっ
たとしても従来に比べて、寄生抵抗の増大ドレイン電流
の低下は極めて少ない。Further, when miniaturization of 0.1 μm level is advanced, it is necessary to adapt to low temperature operation of liquid nitrogen temperature level, but even if there is carrier freezing due to this low temperature operation, compared to the conventional case, Increase in parasitic resistance Decrease in drain current is extremely small.
【００２５】本発明によれば、ＳＯＩ型ＭＯＳＦＥＴの
製造時に、ＳＥＧ等により形成される単結晶半導体領域
を同一膜、あるいは２つ以上の種類の膜により形成され
る２層以上の絶縁膜により規定することにより、自己整
合的にＳＯＩ型ＭＯＳＦＥＴを形成することが可能であ
る。According to the present invention, when manufacturing an SOI type MOSFET, a single crystal semiconductor region formed of SEG or the like is defined by the same film or two or more insulating films formed by two or more kinds of films. By doing so, the SOI MOSFET can be formed in a self-aligned manner.
【００２６】そして、アライメントマージン等を無視で
きるので、高集積、高速化が可能な半導体装置を製造可
能とするものである。Since the alignment margin and the like can be ignored, it is possible to manufacture a semiconductor device which can be highly integrated and can operate at high speed.
【００２７】更に、本発明によれば、ＳＥＧのシード、
あるいは、半導体基板との接続領域以外の、絶縁層と、
ＳＥＧ等により形成される単結晶半導体領域の間に、多
結晶、あるいは、アモルファス半導体層をバッファ層と
して形成することにより、上記単結晶半導体領域中に形
成されるＭＯＳＦＥＴのリーク電流等を抑えることが可
能である。Further in accordance with the present invention, the seed of SEG,
Alternatively, an insulating layer other than the connection region with the semiconductor substrate,
By forming a polycrystalline or amorphous semiconductor layer as a buffer layer between single crystal semiconductor regions formed by SEG or the like, leakage current of the MOSFET formed in the single crystal semiconductor region can be suppressed. It is possible.
【００２８】（好適な実施態様の説明）まず、本発明の
基本となるトランジスタ及び半導体メモリーの構成につ
いて説明する。(Description of Preferred Embodiment) First, the configurations of a transistor and a semiconductor memory which are the basis of the present invention will be described.
【００２９】本発明の好適な実施態様の１つは、ゲート
電極がチャネル領域を挟む対向部分を少なくとも有しチ
ャネル領域におけるソース領域やドレイン領域との接合
部を除いた他の部分の一部が、該チャネル領域と少数キ
ャリアの授受可能なドープ領域に接して設けられるトラ
ンジスタを有し、破壊可能な絶縁層をメモリ要素とした
半導体メモリーである。One of the preferred embodiments of the present invention is that the gate electrode has at least opposing portions sandwiching the channel region, and a part of the other portion except the junction with the source region and the drain region in the channel region is provided. A semiconductor memory having a destructible insulating layer as a memory element, which has a transistor provided in contact with the channel region and a doped region capable of transferring minority carriers.
【００３０】そして、本発明による半導体装置のチャネ
ル領域では、ゲート電極の対向部分に挟まれたチャネル
領域の対向部分方向の幅（ｄ3 ）と、チャネル領域の半
導体の不純物濃度とが以下のように決定される。つま
り、ゲート電圧がＯＦＦ時であっても対向部分から伸び
る空乏層がつながり空乏化するように適宜選択される。
具体的にはゲート電極の対向部分方向のチャネル領域の
幅をｄ3 、同方向に伸びる空乏層の幅をＷとするとｄ3
≦Ｗという関係を満足する。これは両対向電極間のチャ
ネル領域が空乏層化していると、反転層が形成されるレ
ベルまでゲート電圧を上昇しても前記チャネル領域内部
にかかる電界が緩和されて素子の特性が向上する。In the channel region of the semiconductor device according to the present invention, the width (d 3 ) of the channel region sandwiched between the facing portions of the gate electrode in the facing portion direction and the impurity concentration of the semiconductor in the channel region are as follows. Is decided. That is, even when the gate voltage is OFF, the depletion layer extending from the facing portion is connected and is appropriately depleted.
Specifically, when the width of the channel region in the direction of the facing portion of the gate electrode is d 3 , and the width of the depletion layer extending in the same direction is W, d 3
The relationship of ≦ W is satisfied. This is because if the channel region between the two opposing electrodes is depleted, the electric field applied to the inside of the channel region is alleviated even if the gate voltage is raised to the level at which the inversion layer is formed, and the device characteristics are improved.
【００３１】また、ドープ領域とは、ソース及びドレイ
ン領域の導電型とは異なる導電型で且つチャネル領域よ
り不純物濃度の高い半導体領域であればよく、その不純
物の種類や導電型は限定されるものではない。具体的に
は、そのドープ領域における不純物濃度を、トランジス
タの駆動の際にゲートにかかる駆動電圧によって該ドー
プ領域が反転しないような濃度とされる。そして機能的
には、動作状態（オンまたはオフ時）においてゲート電
極の対向部分に挟まれたチャネル領域からのキャリアを
受容出来る構成であればよい。その為には、周知の通り
ドープ領域を直接又は同じ導電型の半導体基板等を介し
て基準電位（ＶRef）に保持すればよい。The doped region may be a semiconductor region having a conductivity type different from that of the source and drain regions and a higher impurity concentration than that of the channel region, and the kind and conductivity type of the impurities are limited. is not. Specifically, the impurity concentration in the doped region is set to a concentration at which the doped region is not inverted by the driving voltage applied to the gate when driving the transistor. Further, functionally, the structure may be such that carriers can be received from the channel region sandwiched by the facing portions of the gate electrode in the operating state (on or off). For that purpose, as is well known, the doped region may be held at the reference potential (V Ref ) directly or through a semiconductor substrate of the same conductivity type or the like.
【００３２】本発明のゲート電極として用いられる材料
としては、金属、多結晶シリコン、シリサイド、ポリサ
イド等があり、具体的にはＡｌ、Ｗ、Ｍｏ、Ｎｉ、Ｃ
ｏ、Ｒｈ、Ｐｔ、Ｐｄそのもの、或はこれ等のシリサイ
ド、ポリサイドであり、ＭＯＳＦＥＴの構造、駆動条件
等とその仕事関数を考慮して適宜選択される。The material used for the gate electrode of the present invention includes metal, polycrystalline silicon, silicide, polycide, etc., and specifically, Al, W, Mo, Ni, C.
o, Rh, Pt, Pd itself, or a silicide or polycide thereof, which is appropriately selected in consideration of the structure of the MOSFET, driving conditions, and its work function.
【００３３】またゲート電極、ドープ領域の形状は、ド
ープ領域と対向する部分にはゲート電極がない構造、又
は、そこが同じドープ領域となっているもの、或は後述
する実施例の如く、ドープ領域と対向する部分にもゲー
ト電極の一部が配置される構成である。更には３つの面
がゲート電極で囲まれ残りの部分がドープ領域に接して
いるように、キャリア移動方向に対して垂直な方向に切
断した時のチャネル領域の断面形状が四角形等の方形状
となっていることが好ましい。その辺は正確な直線でな
く曲率を持った辺であってもよいし、その時の各エッジ
部分はゲート絶縁膜の被覆性を考慮して面取りされてい
るような形状であってもよい。The shape of the gate electrode and the doped region is such that the gate electrode and the doped region do not have a gate electrode in the portion facing the doped region, or have the same doped region, or dope as in the embodiment described later. A part of the gate electrode is also arranged in a portion facing the region. Furthermore, the cross-sectional shape of the channel region when cut in the direction perpendicular to the carrier movement direction is a square shape such as a quadrangle so that the three surfaces are surrounded by the gate electrode and the remaining portion is in contact with the doped region. Is preferred. The side may be a side having a curvature instead of an accurate straight line, or each edge portion at that time may be chamfered in consideration of the coverage of the gate insulating film.
【００３４】本発明の特体メモリーに好適なトランジス
タとしては、後述の各実施例で示される様にＭＯＳＦＥ
Ｔ要素が基板上に横におかれるタイプで基板側でドープ
領域に接しており、ゲート電極の対向部分が基板表面に
対して交差する面を持つように配置される形がよい。ほ
かには、ゲート電極の対向部分が基板表面と実質的に平
行に配置され側面にドープ領域が設けられた構成であっ
てもよいが現状の製造プロセスを考慮すると前者即ち後
述する各実施例による構成が好ましい。As a transistor suitable for the special memory of the present invention, as shown in each embodiment described later, a MOSFE is used.
It is preferable that the T element is a type that is laid on the substrate and is in contact with the doped region on the substrate side, and that the facing portion of the gate electrode has a surface that intersects the substrate surface. Alternatively, the facing portion of the gate electrode may be arranged substantially parallel to the surface of the substrate and the side surface may be provided with a doped region, but in consideration of the current manufacturing process, the former, that is, each embodiment described later, is used. The configuration is preferred.
【００３５】例えばＨ．ｔａｄａｔｏ、Ｋ．ｓｕｎｏｕ
ｓｈｉ、Ｎ．Ｏｋａｂｅ、Ａ．Ｎｉｔａｙａｍａ、Ｋ．
Ｈｉｅｄａ、Ｆ．Ｈｏｒｉｇｕｃｈｉ、ａｎｄ Ｆ．Ｍ
ａｓｕｏｋａ ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）
（１９８８）ｐｐ２２２−２２５に提案されているよう
な上下にチャネルを介してソース・ドレインが設けられ
４つのゲート電極を対向させた構造のＳｕｒｒｏｕｎｄ
ｉｎｇ Ｇａｔｅ ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）が
知られている。For example, H. tadat, K .; sunou
shi, N.N. Okave, A .; Nitayama, K .;
Hieda, F.A. Horiguchi, and F.M. M
asue IEDM (International
(Electron Device Meeting)
(1988) Surround with a structure in which a source / drain is provided above and below via a channel and four gate electrodes are opposed to each other as proposed in pp222-225.
ing Gate transistor (SGT) is known.
【００３６】これに対して本発明のトランジスタは、上
記対向した２つのゲート電極の横方向の前後にソース・
ドレインが設けられている。On the other hand, in the transistor of the present invention, the source and drain are formed in the lateral direction before and after the two facing gate electrodes.
A drain is provided.
【００３７】この構造を採用することにより、ソース・
ドレインの電極が従来のＭＯＳＦＥＴと同様、同一平面
上で容易に形成できる。また、チャネル長は、従来のＭ
ＯＳＦＥＴと同様ゲート電極幅で決定するのでチャネル
長加工精度が高い。そして、横に置かれ対向した２つの
ゲート電極構造形成のための半導体のパターニングがマ
スクなしのリソグラフィーでも可能であり、微細化に適
した構造となっている。これにより、２つのゲート電極
間隔は狭くでき、不純物濃度を高くせずに、パンチスル
ーが防止できるためより高集積化されても高ｇｍの特性
が得られるのである。By adopting this structure, the source
Like the conventional MOSFET, the drain electrode can be easily formed on the same plane. The channel length is M
Since it is determined by the gate electrode width like the OSFET, the channel length processing accuracy is high. Further, patterning of a semiconductor for forming two gate electrode structures that are placed horizontally and opposed to each other can be performed by maskless lithography, and the structure is suitable for miniaturization. As a result, the distance between the two gate electrodes can be narrowed, punch-through can be prevented without increasing the impurity concentration, and high gm characteristics can be obtained even with higher integration.
【００３８】次に、本発明に好適なトランジスタとして
は、ＭＯＳＦＥＴ要素が基板上に横におかれるタイプで
あり、基板側でドープ領域に接しており、ゲート電極の
対向部分が基板表面に対して交差する面を持つように配
置される形が良い理由について、前述した従来例のＭＯ
ＳＦＥＴと比較して説明する。Next, as a transistor suitable for the present invention, a MOSFET element is of a type that is laid on the substrate, and the MOSFET element is in contact with the doped region on the substrate side, and the facing portion of the gate electrode with respect to the substrate surface. The reason why it is preferable that the shape is arranged so as to have intersecting surfaces is the MO of the conventional example described above.
Description will be made in comparison with SFET.
【００３９】従来のＭＯＳＦＥＴは、ともにチャネル領
域が、少なくとも一部分でも下地の絶縁層に接し形成さ
れている。このことにより以下に示すような問題点があ
る。In both conventional MOSFETs, the channel region is formed so as to contact at least a part of the underlying insulating layer. This causes the following problems.
【００４０】第１に、暗電流発生にともなうリーク電流
が大きい点である。を例にして説明する。図３の構造体
において、シリコンから成るチャネル領域２３１′は、
絶縁膜２３２の表面２３８とゲート酸化膜によりかこま
れている。トランジスタをＯＮにする場合、ゲートに印
加する電圧により、上記チャネル領域全体が空乏化す
る。これにより、他のトランジスタに比較して、大きい
電流駆動能力を持つ。しかしながら、ゲート酸化膜とチ
ャネル部シリコンとの界面は、最近のプロセス技術の
（洗浄等）により良好な特性をもつが、絶縁膜との界面
には、欠陥が多く、界面準位密度が高い。２５０に示す
絶縁層上にも隣接してゲート電極が設けられているた
め、チャネル部全体が空乏化することは、当然絶縁層上
の表面２３８も空乏層が接することになる。したがっ
て、トランジスタがＯＮ状態の時ｎ型ＭＯＳＦＥＴであ
ればホールがこのチャネル領域にたまっていく。次にト
ランジスタをＯＦＦするためにゲートに印加する電圧を
変化させても、上記チャネル部には、界面から発生した
ホールが存在し続けている限り、そのホールによりソー
ス側から電子が注入され、なかなかＯＦＦすることがで
きない状態がつづく。つまり、空乏化させ動作させるＭ
ＯＦＥＴにおいては、従来型のＭＯＳＦＥＴよりも、不
用なキャリアを発生させてはならないということにな
る。First, there is a large leak current due to the generation of dark current. Will be described as an example. In the structure of FIG. 3, the channel region 231 'made of silicon is
It is surrounded by the surface 238 of the insulating film 232 and the gate oxide film. When the transistor is turned on, the voltage applied to the gate depletes the entire channel region. As a result, it has a larger current drive capability than other transistors. However, the interface between the gate oxide film and the channel silicon has good characteristics due to recent process technology (cleaning etc.), but the interface with the insulating film has many defects and a high interface state density. Since the gate electrode is also provided adjacent to the insulating layer indicated by 250, depletion of the entire channel portion naturally results in contact of the depletion layer with the surface 238 on the insulating layer. Therefore, when the transistor is in the ON state, holes are accumulated in this channel region if it is an n-type MOSFET. Next, even if the voltage applied to the gate is changed to turn off the transistor, as long as holes generated from the interface continue to exist in the channel part, electrons are injected from the source side by the holes, and it is quite difficult. The state that cannot be turned off continues. That is, M to deplete and operate
This means that OFETs should not generate unwanted carriers more than conventional MOSFETs.
【００４１】この現象は、他の従来例においても同様の
現象が生じる。このことについて、図６を用いて説明す
る。この場合、チャネル領域となるＳｉ単結晶部２４６
は、開口部２４７を通して、基板と接続されているた
め、チャネルがフローティング状態となり、不用なキャ
リア（ｎ型ＭＯＳＦＥＴであればホール、ｐ型であれば
電子）逃げ道がないという問題点はなくなる。しかしな
がら、図６の２５１に示す如く、チャネル領域は、下地
の絶縁層表面と接しているため、不用なキャリアの発生
箇所は、存在している。したがって、程度の差こそあ
れ、この絶縁層とチャネル領域のＳｉ界面の欠陥から発
生するリーク電流は、デバイス特性を悪化させてしま
う。This phenomenon also occurs in other conventional examples. This will be described with reference to FIG. In this case, the Si single crystal portion 246 that becomes the channel region
Since it is connected to the substrate through the opening 247, the channel is in a floating state, and there is no problem that there is no escape route for unnecessary carriers (holes for n-type MOSFETs, electrons for p-type). However, as indicated by reference numeral 251 in FIG. 6, since the channel region is in contact with the surface of the underlying insulating layer, unnecessary carrier generation sites are present. Therefore, to some extent, the leak current generated from the defect at the Si interface between the insulating layer and the channel region deteriorates the device characteristics.
【００４２】次に、第２の問題点について説明する。第
２の問題点とは、実効チャネル幅がそれぞれのトランジ
スタに対してバラつきやすいということである。Next, the second problem will be described. The second problem is that the effective channel width is likely to vary from transistor to transistor.
【００４３】従来のトランジスタのチャネル幅は、図３
に示す単結晶Ｓｉ２３１′、図６に示すＳｉ部２４６の
高さ及び幅により決定する。通常この高さは、Ｓｉのエ
ッチング深さにより決定される。ゲート長０．１μｍゲ
ート幅０．５μｍのＭＯＳＦＥＴを作製する場合、この
高さは約０．２μｍとなり、そのゆえぎは、２００Å以
内にとどめる必要がでてくる。現状のドライエッチング
法によりウェハ面内で又は、ウェハ間で、このバラツキ
範囲にとどめることは極めて難しい。さらに図３の２５
０に示すような、下地の絶縁層上のエッチング形状は、
上部Ｓｉ部よりもバラツキが多く、Ｓｉ上部とＳｉ下部
とで、Ｓｉ部の厚さが変化する等の問題点も有してい
る。The channel width of the conventional transistor is shown in FIG.
It is determined by the height and width of the single crystal Si 231 'shown in FIG. 6 and the Si portion 246 shown in FIG. Usually, this height is determined by the etching depth of Si. When manufacturing a MOSFET having a gate length of 0.1 μm and a gate width of 0.5 μm, this height is about 0.2 μm, which is why the height must be kept within 200 Å. It is extremely difficult to keep this variation range within a wafer surface or between wafers by the current dry etching method. Furthermore, 25 of FIG.
The etching shape on the underlying insulating layer as shown in 0 is
There is also a problem that there are more variations than the upper Si portion, and the thickness of the Si portion changes between the upper Si portion and the lower Si portion.
【００４４】これに対して、本発明の装置に用いている
トランジスタにおいて、チャネル長は、従来のＭＯＳＦ
ＥＴと同様、ゲート電極幅で決定するのでチャネル長加
工精度が高い。そして、チャネル領域は、ゲート電極部
とチャネル直下もしくは、上部の高濃度層とにより規定
されるためそのバラツキも極めて小さい。又、チャネル
部からトランジスタＯＮ時に空乏化してもその空乏層
は、上記高濃度層との境界で広がらない。したがって、
ゲート酸化膜（絶縁膜）以外の絶縁層表面には、空乏層
は接しないため不用なキャリア発生源はない。On the other hand, in the transistor used in the device of the present invention, the channel length is the conventional MOSF.
As in the case of ET, since it is determined by the gate electrode width, the channel length processing accuracy is high. The channel region is defined by the gate electrode portion and the high-concentration layer directly below or above the channel, so that the variation is extremely small. Further, even if the channel portion is depleted when the transistor is turned on, the depletion layer does not spread at the boundary with the high concentration layer. Therefore,
Since the depletion layer is not in contact with the surface of the insulating layer other than the gate oxide film (insulating film), there is no unnecessary carrier generation source.
【００４５】以上、説明したように、微細に適した、か
つ電流駆動能力の高いトランジスタをメモリセルトラン
ジスタとし、本トランジスタのゲートをワード線とし、
本トランジスタのソース領域上にｐｎ接合を介して、ビ
ット線に接続したメモリを構成する。これにより、エラ
ーレートの少ない、高密度、高速読出し書き込み特性を
有する１回永久書き込み可能なメモリを実現できる。As described above, a transistor that is finely suited and has a high current driving capability is a memory cell transistor, and the gate of this transistor is a word line.
A memory connected to the bit line is formed on the source region of this transistor through a pn junction. As a result, it is possible to realize a once-permanently writable memory having a high error rate and a high-density read / write characteristic.
【００４６】本発明の各実施例について詳述する前に、
本発明者らが検討した参考例について説明する。これら
参考例が本発明の基本技術となっていることに注意され
たい。Before describing each embodiment of the present invention in detail,
A reference example studied by the present inventors will be described. It should be noted that these reference examples are the basic technology of the present invention.
【００４７】（参考例１）図８は本発明の第１参考例の
メモリセルの上面図である。１００１、１００１′はワ
ード線、１００２、１００２′はビット線、１００３、
１００３′は電源ライン、１００４はメモリセル内のス
イッチングトランジスタとして動作するＳｉ単結晶体、
１００５は電源ラインとドレイン層とのコンタクト領
域、１００６はトランジスタのドレイン層、１００７は
トランジスタのゲート部分、１００８はトランジスタの
ソース層、１００９はソース層とビット線間に設けられ
た電気的に破壊可能な絶縁層である。図８に示したＸ1
Ｘ1 ′、Ｘ2 Ｘ2 ′、Ｘ3 Ｘ3′、ＹＹ′断面図をそれ
ぞれ図９、図１０、図１１、図１２に示す。図９におい
て、１０１２はＰ型Ｓｉ基盤でたとえば、数Ωｃｍの抵
抗率のものを使用する。１０１３はｐ+ 型埋め込み層、
１０１４は、フィールド酸化膜、１０１５は、層間絶縁
膜で、ＰＳＧ、ＢＰＳＧ、ＳｉＮ、ＳＯＮ等が使用可能
である。１０１６はドレイン直下に設けられたＰ型層、
１０１７はドレインｎ+ 高濃度層、１０１８はドレイン
電源用配線で、図の１０１９のコンタクト部を介して、
ドレイン層１０１７に接続している。図８とこの図９と
の対応は図８のドレイン層１００６が、図９の１０１７
に、図８のコンタクト部１００５が、図９の１０１９に
対応する。図９では、パシベーション膜は省略した。Reference Example 1 FIG. 8 is a top view of a memory cell of the first reference example of the present invention. 1001, 1001 'are word lines, 1002, 1002' are bit lines, 1003,
1003 ′ is a power supply line, 1004 is a Si single crystal that operates as a switching transistor in a memory cell,
Reference numeral 1005 is a contact region between the power supply line and the drain layer, 1006 is a drain layer of the transistor, 1007 is a gate portion of the transistor, 1008 is a source layer of the transistor, and 1009 is an electrically destructible provided between the source layer and the bit line. It is an insulating layer. X 1 shown in FIG.
Cross-sectional views of X 1 ′, X 2 X 2 ′, X 3 X 3 ′ and YY ′ are shown in FIGS. 9, 10, 11 and 12, respectively. In FIG. 9, 1012 is a P-type Si base having a resistivity of, for example, several Ωcm. 1013 is a p + type buried layer,
1014 is a field oxide film, and 1015 is an interlayer insulating film, and PSG, BPSG, SiN, SON or the like can be used. 1016 is a P-type layer provided directly below the drain,
Reference numeral 1017 is a drain n + high-concentration layer, 1018 is a drain power supply wiring, and a contact portion 1019 in FIG.
It is connected to the drain layer 1017. The correspondence between FIG. 8 and FIG. 9 is that the drain layer 1006 of FIG.
Further, the contact portion 1005 in FIG. 8 corresponds to 1019 in FIG. In FIG. 9, the passivation film is omitted.
【００４８】図１０は、メモリセル部のトランジスタの
ゲート部の断面図である。FIG. 10 is a sectional view of the gate portion of the transistor in the memory cell portion.
【００４９】図１０において、１０２１はチャネル領域
でたとえば、不純物濃度として５×１０14〜５×１０16
ｃｍ-3の半導体よりなる。１０２２はゲート絶縁膜で、
ゲート長によりその酸化膜厚は、変更する必要がある
が、約６０Å〜２５０Å程度である。In FIG. 10, a channel region 1021 has an impurity concentration of, for example, 5 × 10 14 to 5 × 10 16.
It consists of a cm -3 semiconductor. 1022 is a gate insulating film,
The oxide film thickness needs to be changed depending on the gate length, but is about 60 Å to 250 Å.
【００５０】これは、Ｓｉ酸化膜のみならず、ＳｉＯ
Ｎ、又は、ＳｉＯ2とＳｉＯＮとの積層膜でも良い。１
０２３はゲート電極である。たとえば、下地がｐ+ 型ポ
リシリコンで上層がＷX Ｓｉ1-Xのポリサイド構造等、
低抵抗でかつ、トランジスタのしきい値が所望のものに
なる仕事と関数を有するものを選択する。１０２４はド
レイン電源用配線の断面で、図８の１００３に、１０２
５はビット線配線の断面で、図８の１００２に対応す
る。図１０からわかるように、チャネル領域１０２１
は、ゲート絶縁膜１０２２と、ｐ層１０１６とに規定さ
れている。したがって、本トランジスタのチャネル幅
は、ｄ1,ｄ3 の加算値即ち２ｄ1 ＋ｄ3 となる。フィー
ルド酸化工程により、このチャネル領域１０２１下部の
ゲート絶縁膜厚は、図１０の１０２６に示すように変化
し、その値を制御することは比較的難しい。しかしなが
ら、本トランジスタにおいては、実際動作するチャネル
領域は、下地のｐ領域で規定されているので膜厚ゆらぎ
の影響を受けず、各トランジスタのバラツキは、極めて
少ないものとなる。This applies not only to the Si oxide film but also to the SiO
It may be N or a laminated film of SiO 2 and SiON. 1
Reference numeral 023 is a gate electrode. For example, a polycide structure in which the underlying layer is p + type polysilicon and the upper layer is W x Si 1-x ,
A material having a low resistance and a work and a function that make the threshold value of the transistor desired is selected. Reference numeral 1024 denotes a cross section of the drain power supply wiring, which is denoted by 1003 in FIG.
Reference numeral 5 is a cross section of the bit line wiring, which corresponds to 1002 in FIG. As can be seen from FIG. 10, the channel region 1021
Are defined in the gate insulating film 1022 and the p layer 1016. Therefore, the channel width of this transistor is the sum of d 1 and d 3 , that is, 2d 1 + d 3 . By the field oxidation step, the gate insulating film thickness under the channel region 1021 changes as shown by 1026 in FIG. 10, and it is relatively difficult to control the value. However, in this transistor, since the channel region in which the transistor actually operates is defined by the underlying p region, it is not affected by the film thickness fluctuation, and the variation among the transistors is extremely small.
【００５１】図１１はメモリセル部のトランジスタのソ
ース領域の断面図である。図１１において、１０３０は
ソース層であるｎ+ −Ｓｉ領域、１０３１′はそのソー
ス上に設けられた絶縁膜で、この絶縁膜の破壊、非破壊
によりメモリの導通、非導通状態を規定する。その絶縁
層に、コンタクト領域１０３３を介して、ビット線配線
１０３２に接続している。上記絶縁層としては、たとえ
ば、ＳｉＯ2 、ＳｉＯＮ、ＳｉＯ2 とＳｉＮとの積層構
造等用いることができる。他に酸化アルミニウム、酸化
タンタル等を用いることもできる。FIG. 11 is a sectional view of the source region of the transistor in the memory cell section. In FIG. 11, reference numeral 1030 denotes an n + -Si region which is a source layer, and 1031 ′ is an insulating film provided on the source thereof. The insulating film is ruptured or non-destructed to define the conductive or non-conductive state of the memory. The bit line wiring 1032 is connected to the insulating layer via a contact region 1033. As the insulating layer, for example, SiO 2 , SiON, a laminated structure of SiO 2 and SiN, or the like can be used. Alternatively, aluminum oxide, tantalum oxide, or the like can be used.
【００５２】次に、図８のＹＹ′断面である図１２につ
いて説明する。Next, FIG. 12, which is a section taken along the line YY 'of FIG. 8, will be described.
【００５３】図１２の１０３５、１０３５′に示すよう
に、各トランジスタは垂直な面により分離され、各トラ
ンジスタ間は、層間絶縁膜がうめ込まれており、分離幅
は、狭くすることが可能で高集積化には優れた構造と言
える。この断面でのゲート電極構造は、通常のＭＯＳＦ
ＥＴと同等の構造であるが、前出の１０に示すように、
この断面と直交する断面で見ると、側壁部に対向するよ
うに、ゲート電極が配置されている。又、上部にもゲー
ト電極は設けられているものの、図１０に示すｄ1 、ｄ
3 の関係を ｄ3 ＜ｄ1 …式（１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側からもち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方がチャネル領域全体で変化するた
め、この両者の効果により、トランジスタＯＮに大電流
を通すことが実現でき、駆動能力が高い良好な特性が得
られた。As shown at 1035 and 1035 'in FIG. 12, each transistor is separated by a vertical surface, and an interlayer insulating film is embedded between each transistor, so that the separation width can be narrowed. It can be said that this is an excellent structure for high integration. The gate electrode structure in this cross section is a normal MOSF.
It has the same structure as ET, but as shown in 10 above,
When viewed in a cross section orthogonal to this cross section, the gate electrode is arranged so as to face the side wall. Although the gate electrode is also provided on the upper part, d 1 and d shown in FIG.
If the relation of 3 is expressed as d 3 <d 1 (1), the electric field in the channel region is relaxed as compared with a normal MOSFET because the potential is raised from both sides even if the gate voltage is increased. Further, since the way of changing the potential further changes in the entire channel region, a large current can be passed through the transistor ON by the effects of both of them, and good characteristics with high driving capability were obtained.
【００５４】図１３は参考例１による、３×３セルの半
導体メモリーを示す回路図である。FIG. 13 is a circuit diagram showing a 3 × 3 cell semiconductor memory according to the first reference example.
【００５５】１つのセルはアドレス用トランジスタ１０
４０とメモリ要素１０４１とを有している。もちろん１
０４１は絶縁膜の破壊前はキャパシタ、破壊後はキャパ
シタとならない。One cell is an address transistor 10.
40 and a memory element 1041. Of course 1
041 does not become a capacitor before destruction of the insulating film and does not become a capacitor after destruction.
【００５６】１００１，１００１′，１００１′′，１
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。1001, 1001 ', 1001'', 1
001 '''is a word line connected to each gate of the FET.
【００５７】１００２，１００２′，１００２′′は各
メモリ要素の一方に接続されたビット線である。Reference numerals 1002, 1002 'and 1002''are bit lines connected to one of the memory elements.
【００５８】１００３，１００３′，１００３′′は電
源線である。又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２，ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する信号発生回路１０４４、ビ
ット線選択スイッチ１０４５，１０４５′，１０４
５′′ビット線読出しライン１０４８をリセットするス
イッチ１０４６、アンプ１０４７を有する。Reference numerals 1003, 1003 'and 1003 "are power lines. Also, as a peripheral circuit of the memory, a bit line voltage setting circuit 1 for setting the voltage of the bit line to a reference voltage.
042, a word line voltage setting circuit 1043, a signal generating circuit 1044 for generating a signal for sequentially selecting bit lines, and bit line selection switches 1045, 1045 ', 104
A switch 1046 for resetting the 5 ″ bit line read line 1048 and an amplifier 1047 are provided.
【００５９】以下、上述した半導体メモリの動作につい
て説明する。The operation of the above-mentioned semiconductor memory will be described below.
【００６０】まず始めに、書き込み動作について説明す
る。この動作は次の４つの主動作を含む。First, the write operation will be described. This operation includes the following four main operations.
【００６１】 （１）書き込み動作その１：（ビット線プリチャージ） ビット線を１０４２の電圧セット回路により、基準電圧
ＶDDに設定する。これにより、電源ラインとビット線間
には、電位差がなくなり、ワード線にいかなる電圧が印
加されようが、ＦＥＴのソース・ドレイン間には、電位
の発生もしくは電流は流れず上記１０４１に示す絶縁膜
は破壊されない。このビット線のプリチャージ電圧は、
電源電圧と同等でもよいが、同等でなくともその時は上
記絶縁膜領域が破壊し、導通状態にならないようにす
る。ＶDDの値としてはたとえば、１〜５Ｖ程度で可能で
ある。(1) Write Operation Part 1: (Bit Line Precharge) The bit line is set to the reference voltage V DD by the voltage setting circuit 1042. As a result, there is no potential difference between the power supply line and the bit line, no matter what voltage is applied to the word line, no potential is generated or no current flows between the source and drain of the FET, and the insulating film 1041 is formed. Is not destroyed. The precharge voltage of this bit line is
It may be equal to the power supply voltage, but if it is not equal to the power supply voltage, the insulating film region is destroyed so as not to be conductive. The value of V DD can be about 1 to 5 V, for example.
【００６２】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位ＶGND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行なうワード線に隣接するワード線にクロストーク
により信号の混入を防ぐために行なう。(2) Write Operation Part 2: (Word Line Discharge) The voltage of all word lines is fixed to the first ground potential V GND1 . For example, it may be OV. This is performed in order to prevent a signal from being mixed into the word line adjacent to the word line in which the write operation is performed due to crosstalk.
【００６３】（３）書き込み動作その３：（書き込みワ
ード線の選択） 今回の書き込みビットが、図１３における左上のセルを
原点とて、２行２列目のセルの場合には、書き込みビッ
トのあるワード線は図１３の１００１′となる。したが
ってこのワード線の電位をＶG とする。ただし、この時
ＶG は ＶGND1＜ＶG ＜ＶGB…式（２） である。ＶGBは、ゲート絶縁膜破壊電圧である。(3) Write Operation Part 3: (Selection of Write Word Line) If the write bit this time is the cell in the second row and second column with the upper left cell in FIG. 13 as the origin, the write bit A certain word line becomes 1001 'in FIG. Therefore, the potential of this word line is set to V G. However, at this time, V G is V GND1 <V G <V GB (2) V GB is a gate insulating film breakdown voltage.
【００６４】 （４）書き込み動作その４：（ビット線選択） 選択されたラインに存在する書き込みセルに対応したビ
ット線電位をグランド電位に設定する。すると、選択さ
れているラインのＦＥＴはすべてオン状態になっている
ため、ビット線電位をグランド電位にすることにより、
絶縁膜に高電圧が印加され、絶縁膜が破壊され導通状態
になる。この書き込み動作は、書き込み完了によりビッ
ト線とワード線間に電流が流れるため、ビット線選択を
順次やることが望ましいが、複数のビット線を同時に書
き込むことも可能である。(4) Write Operation Part 4: (Bit Line Selection) The bit line potential corresponding to the write cell existing in the selected line is set to the ground potential. Then, since all the FETs on the selected line are in the ON state, by setting the bit line potential to the ground potential,
When a high voltage is applied to the insulating film, the insulating film is destroyed and becomes conductive. In this write operation, since a current flows between the bit line and the word line upon completion of the write, it is desirable to sequentially select the bit lines, but it is also possible to write a plurality of bit lines at the same time.
【００６５】次に読出し動作について説明する。この動
作は次の４つの主動作を含む。Next, the read operation will be described. This operation includes the following four main operations.
【００６６】 （１）読出し動作その１（ビット線ブリチャージ） 書き込み時と同様の動作により行う。これは、読出し動
作により書き込まれていないビットに書き込まないため
である。その時の電圧は電源電圧ＶDDと同等レベルで良
い。(1) Read Operation Part 1 (Bit Line Bridging) The same operation as at the time of writing is performed. This is because the read operation does not write to the unwritten bits. The voltage at that time may be at the same level as the power supply voltage V DD .
【００６７】 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位ＶGND2に固定す
る。ただし、第２のグランド電位ＶGND2と第１のグラン
ド電位ＶGND1とは、 ＶGND1＜ＶGND2…式（３） との関係を有する。(2) Read Operation Part 2 (Word Line Discharge) The voltage of all word lines is fixed to the second ground potential V GND2 . However, the second ground potential V GND2 and the first ground potential V GND1 have a relationship of V GND1 <V GND2 (Equation (3)).
【００６８】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を式（２）で定め
られた範囲のＶGに固定する。これにより上記ラインの
ＦＥＴはＯＮ状態となる。(3) Read Operation Part 3 (Selection of Line to Read) The potential of the word line of the line to be read is fixed to V G within the range defined by the equation (2). As a result, the FET on the above line is turned on.
【００６９】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶGND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。(4) Read Operation Part 4 (Bit Line Read Line Reset) The bit line read line 1048 is reset by the switch 1046. The reset potential is the above switch 1
It is determined by the power source connected to 046, and its potential is V GND2 . After that, switch 1046 to OF
Then, the bit line read line is set to the floating state.
【００７０】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれない場合、ビット線の容量をＣ
BIT 、読出しラインの容量をＣOUT とすると読出しライ
ンの電圧は(5) Read Operation No. 5 (Selection of Bit Line) The bit line sequential selection signal generation circuit 1044 sets the gate of the selected bit selection switch to the high level, turns the switch ON, and connects it to the bit line read line. .. now,
If the selected cell is not written, change the capacitance of the bit line to C
If the capacitance of BIT and the read line is C OUT , the voltage of the read line is
【００７１】[0071]
【外１】 に収束する。[Outer 1] Converge to.
【００７２】一方、選択セルが書き込まれており、絶縁
膜導通状態になっている場合は、この読出しラインはト
ランジスタを介して電源ＶDDと接続された状態にある。
したがって、読出しラインの電圧はＶDDに収束する。こ
の差により、書き込まれたセル（ビット）か書き込まれ
ていないかが判明する。この電圧は、アンプ１０４７に
より検出する。以上の動作により読み出しを行なうわけ
であるが、書き込み状態の場合、読出しラインの電位が
ＶDDに収束する時間が読出しスピードを決定する。大容
量メモリになればなる程、ビット線及びビット線読出し
ラインの容量は増大する。したがって、この大きな容量
をいかにドライブできるかがカギとなり微細でかつ高駆
動能力をもつ前出のトランジスタ構造が極めて、有効と
なる。On the other hand, when the selected cell is written and the insulating film is in the conductive state, this read line is connected to the power supply V DD through the transistor.
Therefore, the voltage on the read line converges on V DD . This difference reveals whether the cell (bit) was written or not written. This voltage is detected by the amplifier 1047. Reading is performed by the above operation. In the writing state, the reading speed is determined by the time when the potential of the reading line converges on V DD . The larger the capacity of the memory, the larger the capacity of the bit line and the bit line read line. Therefore, the key is how to drive this large capacity, and the above-mentioned transistor structure which is fine and has a high driving capability becomes extremely effective.
【００７３】本実施例で、グランド電位を２種類設け、
動作を行なったのは読出し動作時に、絶縁膜が破壊され
ないためである。つまり読出し動作時に絶縁膜の両端に
印加される電位差を書き込み時より小さく設定してい
る。In this embodiment, two types of ground potential are provided,
The operation is performed because the insulating film is not destroyed during the read operation. That is, the potential difference applied to both ends of the insulating film during the read operation is set smaller than that during the write operation.
【００７４】次に、本発明の参考例１の製造方法につい
て図１４乃至１８を用いて説明する。図１４、図１５、
図１６、図１７は図１０に相当する断面図、図１８は図
１２に対応する。Next, the manufacturing method of Reference Example 1 of the present invention will be described with reference to FIGS. 14, 15,
16 and 17 are sectional views corresponding to FIG. 10, and FIG. 18 corresponds to FIG.
【００７５】まず、準備されたＰ型シリコン基板１０１
２表面にボロンのイオン注入を行い、約９００℃でイオ
ン注入層の不純物の活性化を行う。ｐ+高濃度層１０１
３形成後、本ウェハを洗浄し、エピタキシャル成長装置
に入れ、シランの還元により、表面に形成されている自
然酸化膜を除去し、８５０℃という低温によりＰ層が２
μｍ、Ｐ- 層１０２１が０．５μｍになるよう連続的に
成長させる。低温エピにより不純物のわき上がりは抑制
され、ｐ+ −Ｐ、Ｐ−Ｐ- は急峻な結合が得られ、ｐ+
層の濃度は１０19ｃｍ-3、Ｐ層の濃度は１０17ｃｍ-3、
Ｐ- 層の濃度は１０16ｃｍ-3程となる。本ウェハを熱酸
化し、約２５０Åのシリコン酸化膜１０６０を形成し、
さらにその上部に気相化学堆積法（ＣＶＤ）により、２
５０Åのシリコン窒化膜１０６１を堆積した（図１
４）。First, the prepared P-type silicon substrate 101
2 Boron is ion-implanted on the surface, and impurities in the ion-implanted layer are activated at about 900 ° C. p + high concentration layer 101
3 After the formation, this wafer is washed and placed in an epitaxial growth apparatus to reduce the silane to remove the natural oxide film formed on the surface.
and the P − layer 1021 is continuously grown to 0.5 μm. Beside up of impurities by low-temperature epitaxial suppressed, p + -P, P-P - is steep bond is obtained, p +
The concentration of the layer is 10 19 cm -3 , the concentration of the P layer is 10 17 cm -3 ,
The concentration of the P − layer is about 10 16 cm −3 . This wafer is thermally oxidized to form a silicon oxide film 1060 of about 250 Å,
Further on top of it by vapor phase chemical vapor deposition (CVD), 2
A 50Å silicon nitride film 1061 was deposited (Fig. 1
4).
【００７６】次に、このウェハをトランジスタ形成領域
を残して、レジストをマスクとして、上記シリコン窒化
膜１０６１、上記シリコン酸化膜１０６０更にはＰ- 層
１０２１、Ｐ層１０１６の各Ｓｉエピ層まで、反応性異
方性エッチングにより、垂直にエッチング除去する。エ
ッチングによる溝の終端はＰ層もしくは、Ｐ+ 層中であ
れば良く、その制御は、デバイス特性上厳密には要求さ
れない。これも、本構造の１つの利点の１つとなってい
る。次に、パターニングに使用したレジストをハクリ
し、洗浄後、再度Ｓｉが露出している表面に約２５０Å
のシリコン酸化膜１０６２を形成する。その後、ＣＶＤ
により、上記表面全体にシリコン窒化膜を堆積させ、異
方性シリコン窒化膜エッチにより図４Ｂに示すように底
面１０６３シリコン窒化膜のみ除去する。この場合柱状
Ｓｉの上部のシリコン窒化膜１０６４は２層から形成さ
れているため残されることになる（図１５）。Next, with this wafer leaving the transistor formation region, the silicon nitride film 1061, the silicon oxide film 1060, and the Si epilayers of the P − layer 1021 and the P layer 1016 are reacted using the resist as a mask. It is vertically removed by anisotropic etching. The end of the groove by etching may be in the P layer or the P + layer, and its control is not strictly required in terms of device characteristics. This is also one of the advantages of this structure. Next, after peeling off the resist used for patterning and cleaning, about 250 Å is again on the surface where Si is exposed.
A silicon oxide film 1062 is formed. Then CVD
Thus, a silicon nitride film is deposited on the entire surface, and only the bottom surface 1063 silicon nitride film is removed by anisotropic silicon nitride film etching, as shown in FIG. 4B. In this case, the silicon nitride film 1064 on the columnar Si is left because it is formed of two layers (FIG. 15).
【００７７】次に、約９００℃でパイロジェネリック酸
化を行い、シリコン窒化膜が形成されていない表面のみ
選択的に酸化する。このプロセスにより図１６に示すよ
うにフィールド酸化膜１０１４が形成される。このフィ
ールド酸化工程により、シリコン柱下部は１０６５に示
すように変形するが、変形した領域は、Ｐ層１０１６も
しくは、Ｐ+ 層１０１３から成り、この変形の影響はな
い（図１６）。Next, pyrogeneric oxidation is performed at about 900 ° C. to selectively oxidize only the surface on which the silicon nitride film is not formed. By this process, a field oxide film 1014 is formed as shown in FIG. By this field oxidation step, the lower portion of the silicon pillar is deformed as shown by 1065, but the deformed region is composed of the P layer 1016 or the P + layer 1013, and there is no influence of this deformation (FIG. 16).
【００７８】次に、選択酸化に用いたシリコン窒化膜１
０６６と、その下地のバッド酸化膜１０６７を除去し、
露出したＳｉ表面を洗浄後、ゲート酸化膜１０２２を熱
酸化により形成する。さらに、ＰｏｌｙｓｉＷ（タング
ステン）を連続的に堆積し、その後Ｗ表面より、ボロン
のイオン注入及びアンソレによりｐ+ 型ポリシリコンと
Ｗ1-X ＳｉX とＷとからなるゲート電極を形成する。こ
のタイプのトランジスタ動作は、対応するゲート間距離
が０．１μｍとなっているためチャネル部のポテンシャ
ルを全体的にゲート電位によりコントロールし、ＯＮ−
ＯＦＦさせるものである。したがって、従来のＭＯＳＦ
ＥＴよりもしきい値が低くなるがＰ+ 層１０６８によ
り、しきい値を高めている。又ゲート電極上部がＷメタ
ル１０６９からなりワード線の低抵抗化を実現してい
る。Next, the silicon nitride film 1 used for the selective oxidation.
066 and the underlying bad oxide film 1067 are removed,
After cleaning the exposed Si surface, a gate oxide film 1022 is formed by thermal oxidation. Further, PolysiW (tungsten) is continuously deposited, and thereafter, a gate electrode made of p + -type polysilicon, W 1 -X Si X and W is formed from the W surface by ion implantation of boron and anthlet. In this type of transistor operation, since the corresponding gate-to-gate distance is 0.1 μm, the potential of the channel part is entirely controlled by the gate potential, and the ON-
It is turned off. Therefore, conventional MOSF
Although the threshold value is lower than that of ET, the threshold value is increased by the P + layer 1068. Further, the upper part of the gate electrode is made of W metal 1069 to realize the low resistance of the word line.
【００７９】このゲート電極をパターニング後、このゲ
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。After patterning this gate electrode, the n + layer is diffused using this gate as a mask to form a source layer 1030 and a drain layer 1017.
【００８０】次に図１７に示すように、層間絶縁層１０
１５が平坦化し形成される。この平坦化はたとえばテト
ラエチルオルソシリケート（ＴＥＯＳ）の堆積とエッチ
バックとを組み合すことにより実現できる。Next, as shown in FIG. 17, the interlayer insulating layer 10 is formed.
15 is flattened and formed. This planarization can be achieved, for example, by combining tetraethyl orthosilicate (TEOS) deposition and etch back.
【００８１】次に、ソース領域１０３０のみコンタクト
穴１０７０をあける。このコンタクト穴のみＳｉ表面が
露出しておりＣＶＤでこのコンタクト穴の領域のみ１０
３３に示す約５０ÅのＳｉＯ2 を形成する。この後５５
０℃Ｎ2 雰囲気で、上記薄膜ＳｉＯ2 を高密度化する。
又、薄膜ＳｉＯ2 形成としては、洗浄後白金過水中で酸
化膜を形成し５００〜６００℃Ｎ2雰囲気中で高密度化
する方法も有効である。その後電源用及びビット線用配
線を成膜し、パターニングし、パシベーション膜を形成
して本セル構造が形成される。この説明においては、ｎ
チャネルＭＯＳＦＥＴを挙げて説明したが、Ｐチャネル
ＭＯＳＦＥＴに対しても、導電型を反対にすれば、同様
の工程で作製可能なので、説明は省略する。したがって
周辺回路は、ｎチャネルＭＯＳＦＥＴとＰチャネルＭＯ
ＳＦＥＴより成るＣＭＯＳ構成として作製できる。Next, a contact hole 1070 is formed only in the source region 1030. The Si surface is exposed only in this contact hole, and only the area of this contact hole is formed by CVD.
Approximately 50Å SiO 2 shown in 33 is formed. After this 55
The thin film SiO 2 is densified in a 0 ° C. N 2 atmosphere.
Further, as a method for forming the thin film SiO 2 , a method of forming an oxide film in platinum-hydrogenated water after cleaning and increasing the density in a N 2 atmosphere at 500 to 600 ° C. is also effective. Thereafter, power supply and bit line wirings are formed, patterned, and a passivation film is formed to form the present cell structure. In this description, n
Although a channel MOSFET has been described as an example, a P-channel MOSFET can be manufactured in the same process by reversing the conductivity type, and thus the description thereof will be omitted. Therefore, the peripheral circuit has an n-channel MOSFET and a P-channel MO.
It can be manufactured as a CMOS structure including SFET.
【００８２】以上、説明したように、参考例１は、絶縁
膜の破壊非破壊状態により導通、非導通状態を形成し、
従来のＤＲＡＭやＥ2 ＰＲＯＭと異なりわずかな蓄積さ
れたチャージを読み出す方法ではないため、微細化が進
んだ場合でも高Ｓ／Ｎの読出しが可能になる。又、この
読出しには、新構造のトランジスタを採用し、微細でか
つ高い駆動能力特性をもっているため、高集積、高速読
出しが実現できる。As described above, in Reference Example 1, the conductive and non-conductive states are formed by the destructive and non-destructive state of the insulating film,
Unlike the conventional DRAM and E 2 PROM, this method is not a method for reading a small amount of accumulated charge, so that a high S / N can be read even if miniaturization progresses. Further, for this reading, a transistor of a new structure is adopted, and since it is fine and has a high driving ability characteristic, high integration and high speed reading can be realized.
【００８３】（参考例２）次に、本発明の実施例２につ
いて図１９乃至２２を用いて説明する。図９乃至１２と
同等の箇所に関しては同一番号を記し、説明は省略す
る。Reference Example 2 Next, a second example of the present invention will be described with reference to FIGS. The same parts as those in FIGS. 9 to 12 are designated by the same reference numerals and the description thereof will be omitted.
【００８４】第１実施例の構成と異なる点はチャネル領
域としてのＰ-層１０１７の上に同じ導電型でこのＰ-
層より不純物濃度の高いＰ層１０８０が形成されている
点である。The P at the same conductivity type on the layer 1017 - [0084] P of arrangement differs from the first embodiment as a channel region -
The point is that the P layer 1080 having a higher impurity concentration than the layer is formed.
【００８５】この構造はＰウェル層１０１６、Ｐ- 層１
０１７、Ｐ層１０８０の形成の時に不純物濃度を変えて
エピタキシャル成長させれば良く、製造上前出の参考例
１と同様の工程で行える。This structure has P well layer 1016 and P − layer 1
017 and the P layer 1080 may be formed by epitaxial growth while changing the impurity concentration, and the same steps as those in Reference Example 1 described above in terms of manufacturing can be performed.
【００８６】又ドレイン層１０１７と電源とのコンタク
トをとる場合、ドレイン上表面のＳｉ層を図１９の１０
８１に示すようにわずかにエッチングした後行なわれれ
ばよい。Further, when the drain layer 1017 and the power source are to be contacted, the Si layer on the upper surface of the drain is formed as shown in FIG.
It may be performed after slightly etching as shown at 81.
【００８７】次に、本実施例に用いられるトランジスタ
の動作について説明する。Next, the operation of the transistor used in this embodiment will be described.
【００８８】Ｐ層１０１６及びＰ層１０８０の不純物濃
度は動作時のゲート電圧が最大値となった時でも、上部
のゲート絶縁膜１０２２との界面側に反転層が形成され
ないような濃度となっている。したがって、Ｐ- 層１０
２１とゲート絶縁膜１０２２との側壁部のみにチャネル
が形成される構成となる。よってこの構成は純粋に２つ
の対向したゲートからなる構成と等価なものとなり動作
が安定する。The impurity concentrations of the P layer 1016 and P layer 1080 are such that an inversion layer is not formed on the interface side with the upper gate insulating film 1022 even when the gate voltage during operation reaches the maximum value. There is. Therefore, the P − layer 10
21. The channel is formed only on the side wall of the gate insulating film 21 and the gate insulating film 1022. Therefore, this structure is equivalent to a structure consisting of two gates facing each other, and the operation is stable.
【００８９】又、通常Ｓｉのエッジ部の絶縁膜厚は、平
面部より薄くなり耐圧が低下するが、本実施例によれば
エッジ部１０８２に示す如く、内側のＰ層の濃度が高い
分、十分な耐圧を示すので、膜厚が実施例１より薄いも
のでも使用可能である。これにより、高いｇｍ特性が得
られる。Further, although the insulating film thickness of the edge portion of Si is usually thinner than that of the flat surface portion and the breakdown voltage is lowered, according to the present embodiment, as shown by the edge portion 1082, the concentration of the inner P layer is high, Since it has a sufficient withstand voltage, it can be used even if the film thickness is thinner than that of the first embodiment. Thereby, a high gm characteristic is obtained.
【００９０】この良好なトランジスタ特性によりメモリ
としての高速読出しが実現できる。High-speed reading as a memory can be realized by this excellent transistor characteristic.
【００９１】（参考例３）次に、本発明の参考例３につ
いて、図２３を用いて説明する。Reference Example 3 Next, a reference example 3 of the present invention will be described with reference to FIG.
【００９２】参考例３も参考例２同様、メモリセルトラ
ンジスタの改良方法に関するもので、図２３に示す断面
以外の実施例１に対応する部分の断面図は図９、図１
０、図１１と同じである。同一箇所に関しては、同一番
号で記し、説明は省略する。実施例３の特徴は、ソース
及びドレインのゲート電極近傍にｎ- 層１０８５を設け
たことである。本実施例の構造は、ＬＤＤ、ＧＯＬＤ等
の構成を作製する時同様、ゲート電極の側壁に設けられ
た絶縁層を利用して容易に自己整合的に形成可能であ
る。本例によればゲート電極のソース、ドレイン端での
電界を緩和し、チャネル領域に不用なキャリアが入り込
むことを防ぐことが可能になる、これにより、メモリに
おいて、早い読出し特性が実現できるだけでなく、ホッ
トキャリア等の発生が防止でき、より高信頼性が得られ
る。Similar to the second reference example, the third reference example also relates to a method for improving the memory cell transistor, and the cross-sectional views of the portion other than the cross section shown in FIG. 23 corresponding to the first embodiment are shown in FIGS.
0, the same as in FIG. The same parts are denoted by the same reference numerals and the description thereof will be omitted. The feature of the third embodiment is that the n − layer 1085 is provided near the source and drain gate electrodes. The structure of the present embodiment can be easily formed in a self-aligned manner by using the insulating layer provided on the side wall of the gate electrode, as in the case of manufacturing the structure such as LDD and GOLD. According to this example, it is possible to relax the electric field at the source and drain ends of the gate electrode and prevent unwanted carriers from entering the channel region. This not only realizes fast read characteristics in the memory, Further, it is possible to prevent the generation of hot carriers and the like, and to obtain higher reliability.
【００９３】又、この参考例においては、ソース、ドレ
インそれぞれ対称的にｎ- 層を設けたが、実際高電界が
かかるのは、ドレイン端であり、又ソース側は駆動能力
を高めるという意味で抵抗成分をつけたくないという理
由により、ドレイン側にのみｎ- 層を設けても良い。Further, in this reference example, the n − layer is provided symmetrically to each of the source and the drain, but the high electric field is actually applied to the drain end, and in the sense that the source side enhances the driving capability. The n − layer may be provided only on the drain side because it is not necessary to add a resistance component.
【００９４】（参考例４）次に、参考例４について説明
する。図２４は平面図、図２５は図２４のＸ1 Ｘ1 ′断
面を図２６は図２４のＹＹ′断面を示している。前出の
実施例１の場合、水平方向にワード線が走り、垂直方向
にビット線と電源ラインが設けられていた。これに対し
て本例は、水平方向にワード線１００１、１００１′と
電源ライン１０９６、１０９６′が走り一方垂直方向に
は、ビット線１００２、１００２′のみ走るレイアウト
になっている。本トランジスタがたて長の形状をしてい
るので、このように電源ラインを横方向に走らせること
により参考例１よりも１セル当りの面積が減少し、より
高集積化が図られるという利点を有する。Reference Example 4 Next, Reference Example 4 will be described. 24 is a plan view, FIG. 25 is a sectional view taken along line X 1 X 1 ′ of FIG. 24, and FIG. 26 is a sectional view taken along line YY ′ of FIG. In the case of the above-described first embodiment, the word line runs in the horizontal direction and the bit line and the power supply line are provided in the vertical direction. On the other hand, in this example, the word lines 1001, 1001 'and the power supply lines 1096, 1096' run in the horizontal direction, while only the bit lines 1002, 1002 'run in the vertical direction. Since this transistor has a vertically long shape, by running the power supply line in the lateral direction in this way, the area per cell is reduced as compared with Reference Example 1, and higher integration is achieved. Have.
【００９５】図２４のレイアウトを可能にする１つの構
成を図２５、図２６を用いて説明する。図２５におい
て、１１００は電源ラインとしてのｎ+ 型ポリシリコン
−Ｗ1-X ＳｉX −Ｗの配線、１１０１は、このｎ+ 型ポ
リシリコンがドレイン層１０１７に接するダイレクトコ
ンタクト部である。これを図２６に示すように水平方向
に長く１０２３、及び１１００の２つのポリシリコン−
ポリサイドＷ配線が配置されていることがわかる。図２
５、２６で示したもの以外に、金属の２層配線を使用
し、１層メタルをビット線、２層メタルを電源ラインと
する方式でも良い。One configuration that enables the layout of FIG. 24 will be described with reference to FIGS. 25 and 26. In FIG. 25, 1100 is an n + type polysilicon-W 1-X Si X -W wiring as a power supply line, and 1101 is a direct contact portion in which this n + type polysilicon is in contact with the drain layer 1017. As shown in FIG. 26, two polysilicons 1023 and 1100 which are horizontally long are provided.
It can be seen that the polycide W wiring is arranged. Figure 2
Other than the ones shown by 5, 26, a method of using a two-layer metal wiring and using the first-layer metal as a bit line and the second-layer metal as a power supply line may be used.
【００９６】（参考例５）次に参考例５について、メモ
リセルのレイアウト図である図２７、図２７のＸ1 Ｘ
1 ′断面である図２８、図２７のＸ3 Ｘ3 ′断面である
図２９を用いて説明する。図２７の１１０５、１１０６
に示すように、本実施例では、トランジスタのソース及
びドレイン層コンタクトサイズが広くなっている点が前
出の実施例１と異なる。このようにトランジスタの電流
の流れる方向（ＹＹ′方向）に直交する方向にコンタク
トを広くしていることにより、ソース層、及びドレイン
層の側壁でもコンタクトすることが可能になり、コンタ
クト抵抗が小さくなる。特に微細化が進むとトランジス
タの駆動能力と同時に寄生抵抗や容量が回路特性に重大
な影響を及ぼす。この点寄生抵抗低減に上記構造は優れ
ている。そこで、コンタクトの構造を明らかにするため
図２８、図２９を用いて詳細に説明する。Reference Example 5 Next, regarding Reference Example 5, layout diagrams of memory cells are shown in FIGS. 27 and 27, X 1 X
1 will be described with reference to FIG. 29 is a cross-sectional '28 is a cross-sectional, X 3 X 3 of Figure 27'. 27, 1105 and 1106
As shown in FIG. 5, this embodiment is different from the above-described first embodiment in that the contact size of the source and drain layers of the transistor is wide. By thus widening the contact in the direction orthogonal to the current flow direction (YY 'direction) of the transistor, it is possible to make contact also on the sidewalls of the source layer and the drain layer, and the contact resistance is reduced. .. In particular, as miniaturization progresses, the driving capability of the transistor as well as the parasitic resistance and capacitance have a significant influence on the circuit characteristics. In this respect, the above structure is excellent in reducing parasitic resistance. Therefore, in order to clarify the structure of the contact, a detailed description will be given with reference to FIGS. 28 and 29.
【００９７】図２８中、１１０５はドレイン層用コンタ
クト穴、１１０７はそのコンタクトエッチがストップす
るための第１層間絶縁層、１１０９は第２層間絶縁層で
第１と第２は種類が異なりエッチングの際のその選択比
がとれる材料を用いている。たとえば第１層間絶縁層と
してシリコン窒化膜、第２層間絶縁層としてシリコン酸
化膜等が挙げられる。これにより図２８中、１１０８に
示すように広い面積で配線用金属と接することが可能に
なる。一方ソース部のコンタクトは図２９に示すように
露出したｎ+ 層表面１１１０に、メモリ用薄膜絶縁層１
１１１がつき、そのｐ+ 層を介して、配線用金属１０３
２に接している。以上説明したように、本実施例の構造
を用いることにより、コンタクト部の抵抗がさらに小さ
くなり、高速読出しが実現できる。In FIG. 28, 1105 is a drain layer contact hole, 1107 is a first interlayer insulating layer for stopping the contact etching, 1109 is a second interlayer insulating layer, and the first and second layers are different in etching type. In this case, a material is used that has a high selection ratio. For example, the first interlayer insulating layer may be a silicon nitride film, and the second interlayer insulating layer may be a silicon oxide film. As a result, as shown by 1108 in FIG. 28, it is possible to make contact with the wiring metal over a wide area. On the other hand, the contact of the source part is formed on the exposed n + layer surface 1110 as shown in FIG.
111, and the wiring metal 103 through the p + layer
Touching 2. As described above, by using the structure of this embodiment, the resistance of the contact portion is further reduced, and high-speed reading can be realized.
【００９８】（参考例６）参考例６について、図３０、
３１を用いて説明する。参考例６は前出の参考例１の構
造体を参考例１に記述した製造方法と異なる方法により
製造されるものである。参考例１の作製方法を示す図１
４乃至１８と同様の箇所については、説明を省略し、同
等箇所については、同一番号を記す。Reference Example 6 Regarding Reference Example 6, FIG.
A description will be given using 31. Reference Example 6 is manufactured by a method different from the manufacturing method described in Reference Example 1 for the structure of Reference Example 1 described above. FIG. 1 showing the manufacturing method of Reference Example 1.
The description of the same parts as 4 to 18 will be omitted, and the same parts will be denoted by the same numbers.
【００９９】図３０に示すように最大の特徴は、選択酸
化によらず、フィールド酸化膜を成膜とエッチングによ
り形成する点にある。柱状半導体領域を囲うパット酸化
膜の形成、そしてシリコン窒化膜の形成プロセスまで
は、実施例１と同様である。その後、窒化膜を異方性エ
ッチした表面のシリコン酸化膜をはくりし、再度熱酸化
膜１０９２を形成する。そしてＴＥＯＳを利用して層間
絶縁膜を成膜し、エッチバックによりＳｉＯ2 １０９１
を形成する。このエッチバック時にシリコン窒化膜とシ
リコン酸化膜とのエッチング選択比が十分とれていれば
良い。このエッチバックにより、フィールド酸化膜表面
は、Ｐ層１０１６とｐ+ 埋め込み層１０１３界面より高
く、かつＰ層１０１６とＰ層１０２１界面より低くなる
ようにしておく。次に、このシリコン窒化膜をエッチン
グにより除去、さらに、パッド酸化膜を除去して、洗浄
した後、ゲート酸化することにより図３１の１０９１′
に示すようなフィールド酸化膜の形状が得られる。後は
参考例１と同様ゲート電極層１０６８、１０６９を形成
すれば良い。以上説明した製造方法を用いると、高熱工
程が含まれず不純物の余分な拡散が減少し、チャネル領
域のサイズが安定する。さらには、フィールド酸化等で
発生する歪みがない等の利点がある。半導体メモリとし
ては、各メモリセルのバラツキが減少するので、高歩留
りで本装置が実現できるという利点もある。As shown in FIG. 30, the greatest feature is that a field oxide film is formed by film formation and etching instead of selective oxidation. The processes up to the formation of the pad oxide film surrounding the columnar semiconductor region and the process of forming the silicon nitride film are the same as in the first embodiment. Then, the silicon oxide film on the surface obtained by anisotropically etching the nitride film is peeled off, and a thermal oxide film 1092 is formed again. Then, an interlayer insulating film is formed using TEOS, and SiO 2 1091 is formed by etching back.
To form. It suffices that a sufficient etching selection ratio between the silicon nitride film and the silicon oxide film is obtained at the time of this etching back. By this etch back, the surface of the field oxide film is set to be higher than the interface between P layer 1016 and p + buried layer 1013 and lower than the interface between P layer 1016 and P layer 1021. Next, the silicon nitride film is removed by etching, the pad oxide film is removed, and the gate oxide film 1091 ′ of FIG.
A field oxide film shape as shown in FIG. After that, the gate electrode layers 1068 and 1069 may be formed as in Reference Example 1. When the manufacturing method described above is used, a high temperature process is not included, excessive diffusion of impurities is reduced, and the size of the channel region is stabilized. Further, there is an advantage that there is no distortion generated by field oxidation or the like. As a semiconductor memory, the variation of each memory cell is reduced, so that there is an advantage that the present device can be realized with a high yield.
【０１００】以上の各参考例に基き、半導体メモリを製
造し書き込み、読出し動作を行った結果、各参考例とも
に期待以上の良好な動作を行うことが確認された。Based on each of the above reference examples, a semiconductor memory was manufactured, and writing and reading operations were performed. As a result, it was confirmed that each reference example performed an operation higher than expected.
【０１０１】以上各参考例を挙げて本発明の基本的構成
について説明したが、本発明はこれらの参考例を更に改
良したものである。本発明の実施例については以下に詳
述するが、本発明はこれらの実施例に限定されることは
なく各要素技術の組み合わせや置換による数々の変形例
を含むものである。Although the basic construction of the present invention has been described above with reference to each reference example, the present invention is a further improvement of these reference examples. Examples of the present invention will be described in detail below, but the present invention is not limited to these examples and includes various modifications by combining or substituting each elemental technique.
【０１０２】[0102]
【実施例】（実施例１）本発明による実施例１につい
て、図３２、図３３を用いて詳細に説明する。EXAMPLE 1 Example 1 of the present invention will be described in detail with reference to FIGS. 32 and 33.
【０１０３】図３２は本発明の実施例１のＭＯＳトラン
ジスタの上面図である。FIG. 32 is a top view of the MOS transistor according to the first embodiment of the present invention.
【０１０４】図３２のＹ１Ｙ１′、Ｙ２Ｙ２′、ＸＸ′
断面図をそれぞれ、図３３の（ａ）（ｂ）（ｃ）に示
す。Y1Y1 ', Y2Y2', and XX 'in FIG.
The cross-sectional views are shown in FIGS. 33 (a), (b) and (c), respectively.
【０１０５】図３３（ａ）において、１０１２はｐ型シ
リコン基板で、数Ω・ｃｍの抵抗率のものを使用する。
但し、使用するトランジスタの種類により、他の基板を
使用してもさしつかえない。１０１３はｐ+ 型埋込み
層、１０１４はフィールド酸化膜、１０１５は層間絶縁
膜でＳｉＯ、ＰＳＧ、ＢＰＳＧ、ＳｉＮ、ＳｉＯＮ等が
使用可能である。１０１６はチャネル直下に設けられた
ｐ型層、１０１７はドレインｎ＋高濃度層、１０１８は
ドレイン電源用配線で、図の１０１９コンタクト部を介
して、ドレイン層に接続している。In FIG. 33A, 1012 is a p-type silicon substrate having a resistivity of several Ω · cm.
However, other substrates may be used depending on the type of transistor used. Reference numeral 1013 is a p + buried layer, 1014 is a field oxide film, and 1015 is an interlayer insulating film, and SiO, PSG, BPSG, SiN, SiON or the like can be used. Reference numeral 1016 is a p-type layer provided immediately below the channel, 1017 is a drain n + high-concentration layer, and 1018 is a drain power supply wiring, which is connected to the drain layer via a contact portion 1019 in the figure.
【０１０６】次に、トランジスタのゲート部の断面図で
ある図３３の（ｂ）について説明する。１０２１はチャ
ネル領域で、たとえば、濃度が５×１０14〜５×１０16
ｃｍ-3となる。１０２２はゲート酸化膜で、ゲート長に
よりその酸化膜厚は変更する必要があるが、約６〜２５
ｎｍ程度である。Next, FIG. 33B, which is a cross-sectional view of the gate portion of the transistor, will be described. 1021 is a channel region, for example, the concentration is 5 × 10 14 to 5 × 10 16.
cm -3 . Reference numeral 1022 denotes a gate oxide film, and the oxide film thickness needs to be changed depending on the gate length.
It is about nm.
【０１０７】これは、Ｓｉ酸化膜のみならずＳｉＯＮ、
又はＳｉＯ2 とＳｉＯＮとの積層膜でも良い。１０２３
は、ゲート電極である。たとえば、下地がｐ+ −ｐｏｌ
ｙＳｉで上層はＷX Ｓｉ1-Xのポリサイド構造等、低抵
抗でかつトランジスタのしきい値が所望のものになる仕
事関数を有するものを選択すれば良い。Not only the Si oxide film but also SiON,
Alternatively, a laminated film of SiO 2 and SiON may be used. 1023
Is a gate electrode. For example, the base is p + -pol
The upper layer W X Si 1-X of the polycide structure such in y Si, and the transistor threshold low resistance may be selected to have a work function to become desired.
【０１０８】図３３からわかるように、チャネル領域１
０２１は、ゲート膜１０２２と、ｐ層１０１６とに規定
されている。したがって、本トランジスタのチャネル幅
は、図中のｄ1 、ｄ3 を用いて２ｄ1 ＋ｄ3 となる。As can be seen from FIG. 33, the channel region 1
021 is defined by the gate film 1022 and the p layer 1016. Therefore, the channel width of this transistor is 2d 1 + d 3 using d 1 and d 3 in the figure.
【０１０９】本トランジスタ構造においては、実際動作
するチャネル領域は、下地のｐ領域で限られており、各
トランジスタのバラツキは、極めて少ない。In this transistor structure, the channel region that actually operates is limited to the underlying p region, and the variation among the transistors is extremely small.
【０１１０】図３３の（ｃ）においても、同等箇所は同
一番号で記し、説明は省略する。１０３５、１０３５′
に示すように、各トランジスタは垂直な面により分離さ
れ、各トランジスタ間は層間絶縁膜が埋め込まれてお
り、分離幅は狭くすることが可能で、高集積化には優れ
た構造と言える。この断面でのゲート電極構造は、通常
のＭＯＳＦＥＴと同等の構造であるが、図３３の（ａ）
に示すように、この断面と直交する断面で見ると、側壁
部に対向するように、ゲート電極が配置されている。In (c) of FIG. 33, the same parts are designated by the same reference numerals and the description thereof will be omitted. 1035, 1035 '
As shown in, each transistor is separated by a vertical surface, and an interlayer insulating film is embedded between the transistors, so that the separation width can be narrowed, and it can be said that the structure is excellent for high integration. The gate electrode structure in this cross section is the same as that of a normal MOSFET, but FIG.
As shown in FIG. 5, when viewed in a cross section orthogonal to this cross section, the gate electrode is arranged so as to face the side wall.
【０１１１】又、上部にもゲート電極は設けられている
ものの、図３３の（ａ）に示すｄ1、ｄ3 の関係を ｄ3 ＜ｄ1 （１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側からもち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方が、チャネル領域全体で変化する
ため、この両者の効果により、トランジスタＯＮに大電
流を通すことが実現でき、駆動能力が高い良好な特性が
得られた。Although the gate electrode is also provided on the upper portion, if the relationship between d 1 and d 3 shown in FIG. 33A is d 3 <d 1 (1), the gate voltage is increased. However, since the potential is raised from both sides, the electric field in the channel region is relaxed as compared with a normal MOSFET. Further, the way the potential changes further changes in the entire channel region, so that a large current can be passed through the transistor ON by the effects of both of them, and good characteristics with high driving capability were obtained.
【０１１２】次に、本発明の参考例１の作成方法につい
て、図３４を用いて説明する。（ａ）〜（ｃ）は、図３
３の（ａ）に相当する断面、（ｄ）は図３３の（ｂ）に
相当する断面に対応する。Next, a method of making Reference Example 1 of the present invention will be described with reference to FIG. (A) to (c) are shown in FIG.
3 corresponds to a section corresponding to (a), and (d) corresponds to a section corresponding to (b) in FIG.
【０１１３】先ず、ｐ型シリコン基板表面にボロンのイ
オン注入を行ない、９００度でイオン注入層の不純物の
活性化を行なった。ｐ+ 高濃度層形成後、９００度でシ
リコン酸化膜を６００ｎｍ形成した。First, boron ions were implanted into the surface of the p-type silicon substrate, and the impurities in the ion-implanted layer were activated at 900 degrees. After forming the p + high-concentration layer, a silicon oxide film having a thickness of 600 nm was formed at 900 degrees.
【０１１４】次に、ＭＯＳトランジスタのチャネル部分
をドライエッチングで開口し、ＬＰ−ＣＶＤにより、ポ
リシリコンを２５ｎｍ形成した。ポリシリコンを開口部
の側壁にのみ、残るようにエッチバックによりポリシリ
コンを選択除去した。なお、上記ポリシリコン形成、及
び、エッチバック工程は後続のＳＥＧ（選択エピタキシ
ャル成長）により形成されたシリコン膜の結晶性を良好
にするためのもので省略可能である。Next, the channel portion of the MOS transistor was opened by dry etching, and polysilicon was formed to a thickness of 25 nm by LP-CVD. The polysilicon was selectively removed by etching back so that the polysilicon remained only on the sidewalls of the opening. The polysilicon formation and the etch back process are for improving the crystallinity of the silicon film formed by the subsequent SEG (selective epitaxial growth) and can be omitted.
【０１１５】この後、エピタキシャル法によりｐ層を１
μｍ、ｐ−層を６００ｎｍ連続的に成長させた。この時
の条件は、温度８５０℃、圧力５０Ｔｏｒｒ、使用ガス
Ｈ2、HC1、SiHC13 ＋Ｈ2 、Ｂ2 Ｈ6 ＋Ｈ2 である。この
条件によりエピタキシャル層は開口部にのみ形成され、
エピタキシャル膜の膜厚は１．６μｍであり、ソース、
ドレイン部分の膜厚は１．０μｍであった。また、横方
向には１．１μｍ成長した。更に、低温エピタキシャル
成長により、不純物のわきあがりは抑制され、ｐ+ −
ｐ、ｐ−ｐ- 接合は急峻な接合が得られ、ｐ+ 層の濃度
は１０19ｃｍ-3、ｐ層濃度は１０17ｃｍ-3、ｐ−層濃度
は１０16ｃｍ-3であった。After that, the p layer is formed into 1 layer by an epitaxial method.
A μm, p-layer was continuously grown to 600 nm. The conditions at this time are a temperature of 850 ° C., a pressure of 50 Torr, and used gases H 2 , HC1, SiHC1 3 + H 2 and B 2 H 6 + H 2 . Under this condition, the epitaxial layer is formed only in the opening,
The thickness of the epitaxial film is 1.6 μm, the source,
The film thickness of the drain portion was 1.0 μm. Further, it grew 1.1 μm in the lateral direction. Furthermore, the low temperature epitaxial growth suppresses the armpit rise of impurities, and p + −
p, p-p - junction steep junction is obtained, p + concentration of the layer is 10 19 cm -3, p layer concentration 10 17 cm -3, p- layers concentration was 10 16 cm -3 ..
【０１１６】次に、成長したエピタキシャル層を基板に
対して、垂直形にするため、ドライエッチングによりシ
リコンを垂直にエッチングした。Next, in order to make the grown epitaxial layer vertical to the substrate, silicon was vertically etched by dry etching.
【０１１７】続いて、本ウェハを熱酸化し、ゲート酸化
膜を形成した。Subsequently, this wafer was thermally oxidized to form a gate oxide film.
【０１１８】さらに、ｐｏｌｙＳｉＷ（タングステン）
を連続デポし、その後Ｗ表面よりボロンのイオン注入及
びアンフレによりｐ- −ｐｏｌｙＳｉ−ＷrxＳｉx −Ｗ
からなるゲート電極を形成した。この型のトランジスタ
動作は、対応するゲート間距離が０．１μｍとなってい
るためチャネル部のポテンシャルを全体的にゲート電位
によりコントロールし、ＯＮ−ＯＦＦさせるものであ
る。Furthermore, polySiW (tungsten)
P by the continuous deposition, ion implantation and Anfure boron from then W surface - -polySi-W rx Si x -W
A gate electrode made of was formed. In this type of transistor operation, since the corresponding gate-to-gate distance is 0.1 μm, the potential of the channel portion is entirely controlled by the gate potential and turned on and off.
【０１１９】このゲート電極をパターニング後、このゲ
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。After patterning this gate electrode, the n + layer is diffused using this gate as a mask to form a source layer 1030 and a drain layer 1017.
【０１２０】次に、図３４の（ｃ）に示すように、層間
絶縁層１０１５が、平坦化し形成される。この平坦化は
たとえばＴＥＯＳとエッチバックとを組み合すことによ
り実現できる。Next, as shown in FIG. 34C, the interlayer insulating layer 1015 is formed by planarization. This planarization can be realized by combining TEOS and etch back, for example.
【０１２１】この後、コンタクトを開口し、Ｔｉ、Ｔｉ
Ｎ、Ａｌ−Ｓｉを成膜し、配線を形成した。最後にバッ
シベーション膜を形成し、本トランジスタ構造が形成さ
れる。この説明においては、ｎ型ＭＯＳＦＥＴに対して
説明したが、ｐ型ＭＯＳＦＥＴに対しても、導電型を考
慮し、同様の工程で作成可能なので説明は省略する。し
たがって、本構造のＭＯＳＦＥＴを用いてＣＭＯＳ回路
を作成できる。After that, the contact is opened and Ti, Ti
Wiring was formed by depositing N and Al-Si. Finally, a passivation film is formed to complete the transistor structure. In this description, the n-type MOSFET has been described, but the p-type MOSFET can be formed in the same process in consideration of the conductivity type, and thus the description thereof will be omitted. Therefore, a CMOS circuit can be created using the MOSFET of this structure.
【０１２２】（実施例２）次に、本発明の実施例２につ
いて、図３５を用いて説明する。図３３と同等の箇所に
関しては、同一番号を記し、説明は省略する。(Second Embodiment) Next, a second embodiment of the present invention will be described with reference to FIG. The same parts as those in FIG. 33 are designated by the same reference numerals, and the description thereof will be omitted.
【０１２３】実施例１の構成と異なる点は、チャネル領
域としてのｐ-層１０２１の上に同じ導電型でこのｐ-
層より不純物濃度の高いｐ層１０８０が形成されている
点である。[0123] The configuration differs from Embodiment 1, p as a channel region - this p the same conductivity type on the layer 1021 -
That is, the p-layer 1080 having a higher impurity concentration than that of the layer is formed.
【０１２４】この構造はｐ層１０１６、ｐ- 層１０２
１、ｐ層１０８０の形成の時に不純物濃度を変えてエピ
タキシャル成長させれば良く、製造上、実施例１と同様
の工程で行なえる。This structure has p layer 1016 and p − layer 102.
1. When the p-layer 1080 is formed, the impurity concentration may be changed to perform epitaxial growth, and the manufacturing process can be performed by the same process as that of the first embodiment.
【０１２５】又、ドレイン層１０１７と電源とのコンタ
クトをとる場合、ドレイン上表面Ｓｉ層を図３５の
（ａ）の１０８１に示すようにわずかにエッチングした
後、行なえば問題ない。When the drain layer 1017 and the power source are to be contacted with each other, there is no problem if the drain upper surface Si layer is slightly etched as shown by 1081 in FIG.
【０１２６】次に、本実施例２の場合のトランジスタの
動作について説明する。Next, the operation of the transistor in the second embodiment will be described.
【０１２７】ｐ層１０１６及びｐ層１０８０の不純物濃
度は動作時のゲート電圧が最大値となった時でも、上部
のゲート絶縁膜１０２２との界面側に反転層が形成され
ないような濃度となっている。したがって、ｐ- 層１０
２１とゲート絶縁膜１０２２との側壁部のみにチャネル
が形成される構成となる。よってこの構成は純粋に２つ
の対向したゲートからなる構成と等価なものとなり動作
が安定する。The impurity concentrations of the p layer 1016 and the p layer 1080 are such that an inversion layer is not formed on the interface side with the upper gate insulating film 1022 even when the gate voltage during operation reaches its maximum value. There is. Therefore, the p − layer 10
21. The channel is formed only on the side wall of the gate insulating film 21 and the gate insulating film 1022. Therefore, this structure is equivalent to a structure consisting of two gates facing each other, and the operation is stable.
【０１２８】又、通常Ｓｉのエッジ部の絶縁膜厚は、平
面部より薄くなり耐圧が低下するが、本実施例によれば
エッジ部１０８２に示す如く、内側のｐ層の濃度が高い
分、十分な耐圧を示し、膜厚が実施例７より薄いもので
も可能である。これにより、高いｇｍ特性が得られる。Further, although the insulating film thickness of the edge portion of Si is usually thinner than that of the flat surface portion and the withstand voltage is lowered, according to the present embodiment, as shown in the edge portion 1082, the concentration of the inner p layer is high, It is possible to use a film having a sufficient breakdown voltage and a film thickness smaller than that of the seventh embodiment. Thereby, a high gm characteristic is obtained.
【０１２９】（実施例３）次に、本発明の実施例３につ
いて、図３６を用いて説明する。実施例３も実施例２同
様、トランジスタの改良方法に関するもので、ＸＸ′断
面のみ実施例７と異なり、図３３（ｃ）と同一箇所に関
しては、同一番号で記し、説明は省略する。第３実施例
の変更点は、ソース及びドレインのゲート電極近傍にｎ
- 層１０８５を設けたことである。本実施例の構造は、
ＬＤＤ、ＧＯＬＤ等作製時同様、ゲート電極の側壁に絶
縁層を設けることにより、容易に自己整合的に形成可能
である。本構造を採用することにより、ゲート電極のソ
ース、ドレイン端での電界を緩和し、チャネル領域に不
用なキャリアが入り込むことを防ぐことが可能になる。
これにより、メモリにおいて、早い読出し特性が実現で
きるだけでなく、ホットキャリア等の発生が防止でき、
より高信頼性が得られた。(Third Embodiment) Next, a third embodiment of the present invention will be described with reference to FIG. Similar to the second embodiment, the third embodiment also relates to a method for improving a transistor, and only the XX 'section is different from the seventh embodiment, and the same portions as those in FIG. The modification of the third embodiment is that n is provided near the source and drain gate electrodes.
- is that in which a layer 1085. The structure of this embodiment is
Similar to the case of manufacturing LDD, GOLD, etc., by forming an insulating layer on the side wall of the gate electrode, it can be easily formed in a self-aligned manner. By adopting this structure, it becomes possible to alleviate the electric field at the source and drain ends of the gate electrode and prevent unwanted carriers from entering the channel region.
As a result, in the memory, not only fast read characteristics can be realized, but also generation of hot carriers can be prevented,
Higher reliability was obtained.
【０１３０】又、この実施例においては、ソース、ドレ
インそれぞれ対称的にｎ- 層を設けたが、実際高電界が
かかるのは、ドレイン端であり、又ソース側は駆動能力
を高めるという意味で抵抗成分をつけたくないという理
由により、ドレイン側にのみｎ- 層を設けてもよい。Further, in this embodiment, the n - layer is provided symmetrically to the source and the drain, but the high electric field is actually applied to the drain end, and the source side enhances the driving capability. The n − layer may be provided only on the drain side because the resistance component is not desired to be added.
【０１３１】（実施例４）次に、本発明の実施例４に関
して、図３７を用いて説明する。(Fourth Embodiment) Next, a fourth embodiment of the present invention will be described with reference to FIG.
【０１３２】本実施例では、本発明のＭＯＳＦＥＴをＣ
ＭＯＳインバータとして形成した。図３７のＸ１−Ｘ
１′断面図を図３８の（ａ）に、Ｘ２−Ｘ２′断面図を
図３８の（ｂ）に、Ｙ−Ｙ′断面図を図３８の（ｃ）に
示す。図３７、３８において共通箇所は同一番号で記し
てあり説明は省略する。２００１はＣＭＯＳインバータ
の入力、２００２は出力、２００３は電源、２００４は
グランドである。In this embodiment, the MOSFET of the present invention is C
It was formed as a MOS inverter. X1-X in FIG. 37
38A is a sectional view taken along the line 1 ′, FIG. 38B is a sectional view taken along the line X2-X2 ′, and FIG. 38C is a sectional view taken along the line YY ′. In FIGS. 37 and 38, common parts are denoted by the same reference numerals, and description thereof will be omitted. Reference numeral 2001 is a CMOS inverter input, 2002 is an output, 2003 is a power supply, and 2004 is a ground.
【０１３３】本実施例を実現するための製造方法は実施
例１とほとんど共通であるが、ＣＭＯＳ構成のため、以
下に記す部分が異なっている。即ち １．ｐ型基板にＮＭＯＳ用のｐ+ 層１０１３と、ＰＭＯ
Ｓ用のｎ+ 層２０１３を形成する。 ２．ＰＭＯＳ部分のエピタキシャル膜にＮウェル２０１
６、２０２１を形成する。 ３．ＰＭＯＳソース、ドレイン２０１７をイオン注入に
より形成する。The manufacturing method for realizing this embodiment is almost the same as that of the first embodiment, but the following parts are different because of the CMOS structure. That is, 1. p + layer 1013 for NMOS and PMO on p type substrate
An n + layer 2013 for S is formed. 2. The N well 201 is formed on the epitaxial film of the PMOS portion.
6, 2021 is formed. 3. The PMOS source and drain 2017 are formed by ion implantation.
【０１３４】本実施例の様に本発明のＭＯＳＦＥＴはＣ
ＭＯＳ回路等に応用可能である。As in the present embodiment, the MOSFET of the present invention is C
It can be applied to MOS circuits and the like.
【０１３５】（実施例５）次に、本発明の実施例５に関
して、図３９、４０を用いて説明する。本実施例では、
本発明のＭＯＳＦＥＴをＤＲＡＭに応用したものであ
る。図３９はＤＲＡＭにおける１ビットの等価回路であ
り、本実施例は図３９中のＭＯＳＦＥＴに本発明のトラ
ンジスタを用いたものである。(Fifth Embodiment) Next, a fifth embodiment of the present invention will be described with reference to FIGS. In this example,
The MOSFET of the present invention is applied to a DRAM. FIG. 39 shows a 1-bit equivalent circuit in a DRAM, and this embodiment uses the transistor of the present invention for the MOSFET in FIG.
【０１３６】図３９の等価回路のＭＯＳＦＥＴ部分を断
面図で表したものが図４０である。前実施例と同様に同
等箇所には同一番号を記し、説明は省略する。FIG. 40 is a sectional view showing the MOSFET portion of the equivalent circuit of FIG. Similar to the previous embodiment, the same parts are designated by the same reference numerals and the description thereof is omitted.
【０１３７】本発明のＭＯＳＦＥＴのゲート電極にワー
ド線が接続され、ソース、ドレイン領域の一方がビット
線に接続され、他方が容量素子を形成する構成となる。The word line is connected to the gate electrode of the MOSFET of the present invention, one of the source and drain regions is connected to the bit line, and the other forms a capacitive element.
【０１３８】本実施例のＤＲＡＭは、動作等は一般のＤ
ＲＡＭと同一であるので説明は省略する。２１０３は、
容量素子の一方の電極、２１０４は誘電体、２１０５は
他方の電極である。本実施例において、容量素子の表面
積はＭＯＳトランジスタが３次元構造であることから、
投影面積にたいし大きくなり、集積度が向上している。The operation of the DRAM of this embodiment is a general D
The description is omitted because it is the same as the RAM. 2103 is
One electrode of the capacitor, 2104 is a dielectric, and 2105 is the other electrode. In the present embodiment, the surface area of the capacitive element is because the MOS transistor has a three-dimensional structure,
The projected area is much larger, and the degree of integration is improved.
【０１３９】本実施例の構造を実現するための製造方法
については前実施例同様、実施例１に準ずるが、以下の
点が異なっている。即ち １．ＮＭＯＳのソース、ドレイン領域形成後、容量素子
の第１の電極をＬＰＣＶＤ法のポリシリコン２１０３に
よって形成する。 ２．容量素子の誘電体のＴａ2 Ｏ5 ２１０４を形成す
る。 ３．容量素子の上部電極のポリシリコン２１０５を形成
する。 ４．層間絶縁膜１０１５を形成した後、ビット線２１０
１を形成する。The manufacturing method for realizing the structure of this embodiment is similar to that of the first embodiment as in the previous embodiment, except for the following points. That is, 1. After forming the source and drain regions of the NMOS, the first electrode of the capacitor is formed by polysilicon 2103 by the LPCVD method. 2. The dielectric Ta 2 O 5 2104 of the capacitor is formed. 3. Polysilicon 2105 for the upper electrode of the capacitor is formed. 4. After forming the interlayer insulating film 1015, the bit line 210
1 is formed.
【０１４０】本実施例のＤＲＡＭにより、集積度が向上
し、また、高速のＤＲＡＭが得られる。With the DRAM of this embodiment, the degree of integration can be improved and a high speed DRAM can be obtained.
【０１４１】（実施例６）次に、本発明のＭＯＳＦＥＴ
をユーザが書き込むことが可能で、かつ、ランダムアク
セスの可能な読出し専用メモリに応用した実施例を示
す。(Embodiment 6) Next, the MOSFET of the present invention
An example in which a user can write and a random-access read-only memory will be described.
【０１４２】図４１は本発明の実施例６のメモリセスの
パターン図である。１００１−１００１′′′はワード
線、１００２−１００２′′はビット線、１００３−１
００３′′は電源ライン、１００４はメモリセル内のス
イッチングトランジスタとして動作するシリコン単結晶
体、１００５は電源ラインとドレイン層とのコンタクト
領域１００６はＭＯＳＦＥＴのドレイン層、１００７は
ＭＯＳＦＥＴのゲート部分、１００８はＭＯＳＦＥＴの
ソース層、１００９はソース層とビット線間に設けられ
たｐｎ接合部である。FIG. 41 is a pattern diagram of a memory access according to the sixth embodiment of the present invention. 1001-1001 '''' is a word line, 1002-1002 '' is a bit line, 1003-1
Reference numeral 003 ″ is a power supply line, 1004 is a silicon single crystal that operates as a switching transistor in a memory cell, 1005 is a contact region 1006 between the power supply line and a drain layer, 1006 is a drain layer of a MOSFET, 1007 is a gate portion of the MOSFET, and 1008 is a MOSFET. A source layer 1009 of the MOSFET is a pn junction provided between the source layer and the bit line.
【０１４３】図４１に示したＸ１ーＸ１′、Ｘ２−Ｘ
２′、Ｘ３−Ｘ３′断面図を図４２に示し、Ｙ−Ｙ′断
面図を図４３に示す。図４１乃至４３において、前実施
例と同様、同等箇所には同一番号を用い、説明は省略す
る。X1-X1 'and X2-X shown in FIG.
42 'and X3-X3' sectional drawing are shown in FIG. 42, and YY 'sectional drawing is shown in FIG. 41 to 43, the same parts as those in the previous embodiment are designated by the same reference numerals, and the description thereof will be omitted.
【０１４４】メモリセル部のトランジスタのソース領域
の断面図が図４２である。図４２において１０３０はソ
ース層であるｎ+ 領域、１０３１はそのソース上に設け
られたｐ+ 領域で、このｐｎ接合により、メモリの導
通、非導通状態を規定する。そのｐ+ 層上に、コンタク
ト領域１０３３を介して、ビット線配線１０３２に接続
している。FIG. 42 is a sectional view of the source region of the transistor in the memory cell portion. In FIG. 42, reference numeral 1030 is an n + region which is a source layer, and 1031 is a p + region provided on the source thereof. This pn junction defines the conduction / non-conduction state of the memory. On the p + layer, the bit line wiring 1032 is connected via a contact region 1033.
【０１４５】次に本発明の本実施例のメモリ装置の動作
方法、及び、記憶方式について説明する。Next, an operation method and a storage system of the memory device of this embodiment of the present invention will be described.
【０１４６】図４４は、図４１に代表されるメモリセル
のレイアウトを等価回路として図示したもので、１００
１〜１００１′′′はワード線、１００２〜１００
２′′はビット線、１００３〜１００３′′は電源線を
示す。各セルは、微細かつ電流駆動能力の高いトランジ
スタ１０４０と、そのトランジスタのソース層にｐｎ接
合１０４１が設けられ、メモリセルを構成している。FIG. 44 shows the layout of the memory cell represented by FIG. 41 as an equivalent circuit.
1 to 1001 '''' are word lines, 1002 to 100
Reference numeral 2 ″ denotes a bit line, and 1003 to 1003 ″ denote power supply lines. Each cell has a fine transistor 1040 with high current driving capability and a pn junction 1041 provided in the source layer of the transistor to form a memory cell.
【０１４７】メモリ装置の動作方法は、前出の図１３の
回路構成の場合と同様である。図１３の場合は絶縁層を
破壊するのに対し、本例ではＰＮ接合を破壊することで
記憶を行う。The operation method of the memory device is the same as the case of the circuit configuration shown in FIG. In the case of FIG. 13, the insulating layer is destroyed, whereas in this example, the PN junction is destroyed to perform storage.
【０１４８】本実施例の構成を形成するための製造方法
は、前記実施例１の製造方法にほとんど等しいが、ｐｎ
接合によるメモリセル部分の形成方法が実施例１と異な
る。即ち、 １）コンタクト開口を２度に分けて行い、ＮＭＯＳＦＥ
Ｔのソース領域部１０３０を開口した後、ｐ型のシリコ
ンを第１実施例におけるＳＥＧの条件で成長させる１０
３１。但し、このとき、ｐ+ 層の濃度は１０19ｃｍ-3、
膜厚２０ｎｍであった。 ２）上記以外の部分のコンタクトを開口し、配線を施
す。The manufacturing method for forming the structure of this embodiment is almost the same as the manufacturing method of the first embodiment, but the pn
The method of forming the memory cell portion by joining is different from that of the first embodiment. That is, 1) The contact opening is divided into two, and the NMOSFE
After opening the T source region portion 1030, p-type silicon is grown under the SEG conditions in the first embodiment 10
31. However, at this time, the concentration of the p + layer is 10 19 cm −3 ,
The film thickness was 20 nm. 2) Open the contacts other than the above and wire them.
【０１４９】このように、本発明のＭＯＳＦＥＴを用い
て、高集積、高性能のメモリを形成可能である。As described above, a highly integrated and high-performance memory can be formed by using the MOSFET of the present invention.
【０１５０】（実施例７）本実施例は、実施例６と同様
のメモリに応用したものである。(Embodiment 7) This embodiment is applied to a memory similar to that of the sixth embodiment.
【０１５１】図４５に示すように、本実施例と実施例６
との相違点は、メモリセルの導通、非導通をｐｎ接合で
はなく、実施例１のように誘電体１１３１を用いている
ことである。As shown in FIG. 45, this embodiment and the sixth embodiment.
The difference is that the dielectric 1131 is used for conducting and non-conducting the memory cell, not the pn junction, as in the first embodiment.
【０１５２】実施例７では書き込みパルスによりｐｎ接
合を配線金属が貫通することにより導通状態を形成し
た。本実施例においては、同様の書き込みパルスにより
絶縁膜が破壊され、導通状態になり、書き込み状態を判
断できるものである。In the seventh embodiment, the conductive state is formed by the wiring metal penetrating the pn junction by the write pulse. In the present embodiment, the same write pulse destroys the insulating film and brings it into a conductive state, so that the write state can be determined.
【０１５３】本実施例の構造を形成するための製造方法
は、前記実施例６の製造方法にほとんど等しいが、誘電
体膜によるメモリセル部分の形成方法が実施例６と異な
る。即ち、 １）ＮＭＯＳＦＥＴのソース領域部を開口した後、露出
部をシリコン酸化膜１１３１で覆う。シリコン酸化膜の
形成方法はＣＶＤ法でも熱酸化でも良いが、本実施例で
は熱酸化法を用い、膜厚１２ｎｍのシリコン酸化膜を形
成した。なお、誘電体膜は、シリコン酸化膜に限らず、
使用する電源電圧により他の膜も使用可能である。ま
た、当然、多層膜であっても良い。 ２）上記、以外のコンタクトを形成し、配線を施す。The manufacturing method for forming the structure of this embodiment is almost the same as the manufacturing method of the sixth embodiment, but the method of forming the memory cell portion by the dielectric film is different from that of the sixth embodiment. That is, 1) After opening the source region of the NMOSFET, the exposed portion is covered with the silicon oxide film 1131. The silicon oxide film may be formed by either CVD or thermal oxidation. In this embodiment, the thermal oxidation method was used to form a silicon oxide film having a film thickness of 12 nm. The dielectric film is not limited to the silicon oxide film,
Other membranes can be used depending on the power supply voltage used. Further, naturally, it may be a multilayer film. 2) A contact other than the above is formed and wiring is performed.
【０１５４】このようにして、以上説明した実施例のＭ
ＯＳＦＥＴを用いて、高集積、高性能なメモリ装置を形
成可能である。In this way, M of the embodiment described above
It is possible to form a highly integrated and high performance memory device using the OSFET.
【０１５５】これら実施例によれば、対向した２つのゲ
ート電極により、キャリア移動方向に対する垂直方向電
界が小さいので、高移動度、高ｇｍ特性の半導体装置が
得られ、電界緩和によりホットキャリアの発生が防止で
き素子の寿命しいては信頼性が向上する。According to these examples, since the electric field in the direction perpendicular to the carrier moving direction is small due to the two gate electrodes facing each other, a semiconductor device having high mobility and high gm characteristics can be obtained, and hot carriers are generated by the electric field relaxation. Can be prevented and the reliability of the device is improved over the life of the device.
【０１５６】そして、ゲート酸化膜下のシリコン部の静
電容量が減少するのでＳファクタ（Ｓｕｂｔｈｒｅｓ−
ｈｏｌｄ Ｓｗｉｎｇ）特性が向上しリーク電流が極め
て少なくなる。Since the capacitance of the silicon portion under the gate oxide film decreases, the S factor (Subthres-
Hold Swing) characteristics are improved and the leak current is extremely reduced.
【０１５７】また、チャネル領域における対向した２つ
のゲート電極が設けられた部分以外のところに、ソー
ス、ドレイン部の導電型と異なる導電型でかつチャネル
領域より不純物濃度の高い領域が設けられ、更にその高
濃度層が基板上に配設されていることにより、トランジ
スタのオン、オフ時、対向した２つのゲート電極に囲ま
れた半導体層への少数キャリアの出入りが速くなり、ス
イッチング特性が向上する。Further, a region having a conductivity type different from that of the source and drain parts and having a higher impurity concentration than that of the channel region is provided at a portion other than the portion where the two gate electrodes facing each other are provided in the channel region. By disposing the high-concentration layer on the substrate, minority carriers enter and leave the semiconductor layer surrounded by the two gate electrodes facing each other quickly when the transistor is turned on and off, and the switching characteristics are improved. ..
【０１５８】更に、絶縁膜上にＭＯＳＦＥＴのソース、
ドレイン領域が配設されることによりラッチアップのよ
うな寄生効果が防げるという効果がある。Further, on the insulating film, the source of MOSFET,
The provision of the drain region has an effect of preventing a parasitic effect such as latch-up.
【０１５９】また、上述したＭＯＳＦＥＴを用いて、Ｃ
ＭＯＳインバータ、ＤＲＡＭ、及び、ＰＲＯＭを形成す
ることが可能であるという効果を有する。Further, by using the above MOSFET, C
It has an effect that a MOS inverter, a DRAM, and a PROM can be formed.
【０１６０】また、メモリ要素としての絶縁層の破壊、
非破壊状態により導通、非導通状態を形成し、高いＳ／
Ｎで書き込まれた信号を続出することができ、低エラー
レート、高信頼なメモリが実現できる。さらに、新型の
高駆動能力のトランジスタをメモリセルに用いることに
なり、高速、高集積メモリが実現できる効果を有する。Further, destruction of an insulating layer as a memory element,
Non-destructive state creates conduction and non-conduction state, and high S /
The signal written by N can be output continuously, and a low error rate and highly reliable memory can be realized. Furthermore, since a new type of transistor with high driving capability is used for the memory cell, there is an effect that a high speed and highly integrated memory can be realized.
【０１６１】本発明の製造方法の更に好ましい実施態様
例としては、後述の各実施例で示されるように、ＭＯＳ
ＦＥＴ要素が半導体基板上に横に置かれるタイプで基板
側にドープ領域に接続しており、ゲート電極の対向部分
が基板表面に対し交差する面を持つように配置される形
のＭＯＳＦＥＴの製造方法である。その１つには、基板
上の開口部側壁及び、前述した、半導体成長層を規定す
るストッパ層の側壁にアモルファスシリコンを形成する
方法がある。As a further preferred embodiment of the manufacturing method of the present invention, as shown in each of the embodiments described later, a MOS
Method for manufacturing MOSFET in which FET element is laterally placed on a semiconductor substrate and is connected to a doped region on the substrate side, and is arranged such that a facing portion of a gate electrode has a surface intersecting the surface of the substrate Is. One of them is a method of forming amorphous silicon on the side wall of the opening on the substrate and on the side wall of the stopper layer that defines the semiconductor growth layer.
【０１６２】また、前述の側壁に形成する層をポリシリ
コンとし、斜めイオン注入によりポリシリコンをアモル
ファス化した後エピタキシャル成長させる方法もある。There is also a method in which the layer formed on the side wall is polysilicon and the polysilicon is made amorphous by oblique ion implantation and then epitaxially grown.
【０１６３】このように、ＭＯＳＦＥＴの各要素が絶縁
膜上に配置され、且つ、自己整合的にＳＯＩ型の構造が
形成可能であれば好ましい。即ち、以下に述べる実施例
８〜１１による製造方法が好ましい。As described above, it is preferable that the respective elements of the MOSFET are arranged on the insulating film, and the SOI type structure can be formed in a self-aligned manner. That is, the manufacturing method according to Examples 8 to 11 described below is preferable.
【０１６４】（実施例８）本発明による第８実施例につ
いて、図４６乃至図５０を用いて詳細に説明する。図８
は本発明の製造方法の実施例である。図４６に従って製
造したＭＯＳＦＥＴが図４７である。図４７は図４８の
ような平面図をもつＭＯＳＦＥＴのＸＸ′断面図であ
る。(Embodiment 8) An eighth embodiment of the present invention will be described in detail with reference to FIGS. 46 to 50. Figure 8
Are examples of the manufacturing method of the present invention. FIG. 47 shows a MOSFET manufactured according to FIG. 46. FIG. 47 is a sectional view taken along the line XX 'of the MOSFET having a plan view as shown in FIG.
【０１６５】本発明における製造方法を最も良く表す図
であり、これからの記述は全てこの断面図を使用する。
図４９は図４８のＹ1 Ｙ1 ′断面図、図５０はＹ2 Ｙ
2 ′断面図である。It is the figure which best represents the manufacturing method in the present invention, and this sectional view will be used for all the following description.
49 is a Y 1 Y 1 ′ cross-sectional view of FIG. 48, and FIG. 50 is Y 2 Y
2 'is a cross-sectional view.
【０１６６】図４６乃至図５０において、１０１２はシ
リコン基板であり、ｐ型で数Ω・ｃｍの比抵抗をもつ。
面方位は＜１００＞である。なお、本実施例を含め、す
べての実施例では、ＮＭＯＳＦＥＴの製造方法を記述し
ているが、ｐＭＯＳＦＥＴについても、電導型を変える
ことにより、形成可能である。また、パターニングによ
り、ＣＭＯＳ構成も可能である。In FIGS. 46 to 50, 1012 is a silicon substrate, which is p-type and has a specific resistance of several Ω · cm.
The plane orientation is <100>. Although all the examples including this example describe the manufacturing method of the NMOSFET, the pMOSFET can be formed by changing the conductivity type. A CMOS structure is also possible by patterning.
【０１６７】１０１３は高濃度のｐ+ 層で濃度が１０18
〜５×１０19ｃｍ-3である。１０１４は第１の絶縁層で
本実施例ではＳｉＯ2 であるが他の絶縁膜でも良い。1013 is a high-concentration p + layer having a concentration of 10 18
˜5 × 10 19 cm −3 . Reference numeral 1014 denotes a first insulating layer, which is SiO 2 in this embodiment, but may be another insulating film.
【０１６８】１５１１は第２の絶縁層を選択除去する際
のストッパ層の役目をする層で、Ｓｉ3 Ｎ4 膜である。
ただし、第１の絶縁膜に対し、エッチングの際に選択比
が十分とれる膜であれば、他の膜、たとえば、ポリシリ
コンのような膜でも良い。１５１２は第２の絶縁層でＳ
ｉＯ2 膜である。この膜は後続の選択エピタキシャル成
長（ＳＥＧ）の際の温度の熱処理に対し膜の変形が無視
できるものならば他の膜でも良い。即ち、コンタクトリ
フローにより変形し、基板に対し垂直である形を崩して
は使用できない。本実施例ではＣＶＤにより堆積した
後、熱処理を行ったＳｉＯ2 膜を使用している。Reference numeral 1511 denotes a layer which functions as a stopper layer when the second insulating layer is selectively removed, and is a Si 3 N 4 film.
However, another film, for example, a film such as polysilicon, may be used as long as the film has a sufficient selection ratio with respect to the first insulating film during etching. 1512 is a second insulating layer S
This is an iO 2 film. This film may be another film as long as the deformation of the film is negligible due to the heat treatment at the temperature during the subsequent selective epitaxial growth (SEG). That is, it cannot be used unless it deforms due to contact reflow and loses its shape perpendicular to the substrate. In this embodiment, a SiO 2 film which is heat-treated after being deposited by CVD is used.
【０１６９】１５１３はアモルファスシリコンであり、
ＳＥＧの結晶性を良好にするためのものである。ポリシ
リコンでは固相エピタキシャル成長による再結晶化がア
モルファスシリコンよりも劣る。このため、アモルファ
スシリコンのほうが適しているといえる。１０１６、１
０２１はＳＥＧにより形成された単結晶シリコン領域で
ある。１０２２はＮＭＯＳＦＥＴのゲート酸化膜である
がＳｉＯ2 単層でなくても良く、Ｓｉ3 Ｎ4 膜との多層
膜等用途により種々の膜構成が使用可能である。１０２
３はゲート電極である。たとえば、下地がｐ+ ポリシリ
コンで上層はＷX Ｓｉl-x のポリサイド構造等、低抵抗
で且つ、トランジスタのしきい値が所望のものになる仕
事関係を有するものを選択すれば良い。Reference numeral 1513 is amorphous silicon,
This is for improving the crystallinity of SEG. Polysilicon is inferior to amorphous silicon in recrystallization by solid phase epitaxial growth. Therefore, it can be said that amorphous silicon is more suitable. 1016, 1
Reference numeral 021 is a single crystal silicon region formed by SEG. Reference numeral 1022 denotes a gate oxide film of NMOSFET, but it does not have to be a SiO 2 single layer, and various film configurations can be used depending on the application such as a multilayer film with a Si 3 N 4 film. 102
3 is a gate electrode. For example, a material having a low resistance and a work relationship that makes the threshold value of the transistor desired may be selected, such as a polycide structure of W x Si lx for the upper layer and p + polysilicon for the upper layer.
【０１７０】１０１７はＮＭＯＳＦＥＴのソース、ドレ
イン層のｎ+ 領域、１０２１は、ＮＭＯＳＦＥＴのチャ
ネル領域であり、濃度が５×１０14〜５×１０16ｃｍ-3
である。１０１６はチャネルとシリコン基板の間のドー
プ領域であり、濃度が５×１０16〜１０18ｃｍ-3であ
る。１０１５は層間絶縁膜であり、１０１８は配線であ
る。Reference numeral 1017 is an n + region of the source and drain layers of the NMOSFET, and 1021 is a channel region of the NMOSFET, the concentration of which is 5 × 10 14 to 5 × 10 16 cm −3.
Is. 1016 is a doped region between the channel and the silicon substrate, and has a concentration of 5 × 10 16 to 10 18 cm −3 . Reference numeral 1015 is an interlayer insulating film, and 1018 is a wiring.
【０１７１】次に、本発明の第８実施例の具体的製造方
法について説明する。ｐ型基板にｐ型埋め込み層をＢ+
のイオン注入により形成した。第１の絶縁膜として、９
００℃で熱酸化を行い６００ｎｍのＳｉＯ2 膜を形成し
た。ＳｉＯ3 Ｎ4 膜をＬＰＣＶＤにより膜厚５０ｎｍ堆
積した。この上に、第２の絶縁層としてＳｉＯ2 膜をＣ
ＶＤにより１μｍ堆積した後、８５０℃で熱処理を行い
ＣＶＤによるＳｉＯ2膜のデンシファイを行った。（図
４６（ａ））。ＭＯＳＦＥＴを形成する部分の第２の絶
縁膜と、Ｓｉ3 Ｎ4 膜をパターニングの後、ドライエッ
チングにより除去した。続いて、ＳＥＧのシード部分、
即ち、ＭＯＳＦＥＴのチャネル部分をドライエッチング
により除去した（図４６（ｂ））。Next, a specific manufacturing method of the eighth embodiment of the present invention will be described. B + p-type buried layer on p-type substrate
Was formed by ion implantation. 9 as the first insulating film
Thermal oxidation was performed at 00 ° C. to form a 600 nm SiO 2 film. A 50 nm thick SiO 3 N 4 film was deposited by LPCVD. On top of this, a SiO 2 film is formed as a second insulating layer by C
After depositing 1 μm by VD, heat treatment was performed at 850 ° C. to densify the SiO 2 film by CVD. (FIG. 46 (a)). After patterning the second insulating film and the Si 3 N 4 film in the portion where the MOSFET is to be formed, they are removed by dry etching. Then, the seed part of SEG,
That is, the channel portion of the MOSFET was removed by dry etching (FIG. 46 (b)).
【０１７２】プラズマＣＶＤによりアモルファスシリコ
ンを２５ｎｍ堆積した。この時の条件は、温度２５０
℃、圧力０．５Ｔｏｒｒ、使用ガスＳｉＨ4，Ｈ2 ，パ
ワー１０Ｗであった。25 nm of amorphous silicon was deposited by plasma CVD. The condition at this time is a temperature of 250.
° C., pressure 0.5 Torr, the gas used SiH 4, H 2, was power 10 W.
【０１７３】この後、エッチバックにより第１及び、第
２の絶縁膜の側壁にのみ前記アモルファスシリコンを残
した（図４６（ｃ））。After that, the amorphous silicon was left only on the side walls of the first and second insulating films by etching back (FIG. 46 (c)).
【０１７４】本ウエハを化学的手法により洗浄した後、
ＳＥＧにより、ＭＯＳＦＥＴ部分の単結晶シリコンを成
長させた。この時の条件は、温度８５０℃、圧力５０Ｔ
ｏｒｒ、使用ガスＨ2 ，ＨＣｌ，ＳｉＨ2 Ｃｌ2 ＋Ｈ2,
Ｂ2 Ｈ6 ＋Ｈ2 であった。ガス流量を調節することによ
り第２の絶縁層と同様の高さまで単結晶シリコンを成長
させることができた。このとき、エピタキシャル膜の膜
厚は１．６μｍであり、横方向には１．１μｍ成長し
た。なお、Ｂ2 Ｈ6 ＋Ｈ2 ガスの流量を制御することに
より、下層にｐ層を１μｍ、上層にｐ- 層を０．６μｍ
連続的に形成した。After cleaning this wafer by a chemical method,
Single crystal silicon of the MOSFET portion was grown by SEG. The conditions at this time are temperature 850 ° C and pressure 50T.
orr, used gas H 2 , HCl, SiH 2 Cl 2 + H 2,
Was B 2 H 6 + H 2. By adjusting the gas flow rate, single crystal silicon could be grown to the same height as the second insulating layer. At this time, the thickness of the epitaxial film was 1.6 μm, and the film was grown laterally by 1.1 μm. By controlling the flow rate of B 2 H 6 + H 2 gas, the p-layer is 1 μm in the lower layer and the p − layer is 0.6 μm in the upper layer.
It was formed continuously.
【０１７５】続いて、ＳＥＧにより形成した単結晶シリ
コンの上面をそろえるために、レジストを塗布し、表面
が平面になるようにエッチバックを行った。次いで、ウ
エットエッチングにより第２の絶縁膜であるＳｉＯ2 膜
を選択除去し、更に、ドライエッチングにより、Ｓｉ3
Ｎ4 膜を除去し、図４６（ｄ）のように単結晶シリコン
の島を自己整合的に形成できた。Subsequently, in order to align the upper surfaces of the single crystal silicon formed by SEG, a resist was applied and etching back was performed so that the surface became flat. Then, the SiO 2 film which is the second insulating film is selectively removed by wet etching, and further Si 3 is removed by dry etching.
By removing the N 4 film, islands of single crystal silicon could be formed in a self-aligned manner as shown in FIG.
【０１７６】この後、ゲート酸化膜を形成し、更に、ポ
リシリコン、タングステンを連続に堆積し、その後、タ
ングステン表面より、ボロンのイオン注入及び、熱処理
によりｐ+ ポリシリコン−Ｗl-x Ｓｉx−Ｗからなるゲ
ート電極を形成した。[0176] Thereafter, a gate oxide film, further, polysilicon, tungsten was deposited in a continuous, then tungsten surface, ion implantation and boron, p + polysilicon -W lx Si x -W by heat treatment A gate electrode made of was formed.
【０１７７】このゲート電極をパターニング後、このゲ
ートをマスクにｎ+ 層を形成し、ソース、ドレイン層を
形成した。次に、層間絶縁膜をＴＥＯＳとエッチバック
により形成した。コンタクトを開口し、Ｔｉ，ＴｉＮ，
Ａｌ−Ｓｉを成膜し、配線を形成した。最後にパッシベ
ーション膜を形成し、本トランジスタ構造が完成される
（図４７）。After patterning this gate electrode, an n + layer was formed using this gate as a mask to form source and drain layers. Next, an interlayer insulating film was formed by TEOS and etch back. Open contact, Ti, TiN,
An Al-Si film was formed to form a wiring. Finally, a passivation film is formed to complete the transistor structure (FIG. 47).
【０１７８】（実施例９）本発明の第９の実施例につい
て図５１を用いて説明する。(Ninth Embodiment) A ninth embodiment of the present invention will be described with reference to FIG.
【０１７９】なお、第８実施例と同等の箇所は同一の番
号を付記しており、説明は省略する。The same parts as those in the eighth embodiment are designated by the same reference numerals, and the description thereof will be omitted.
【０１８０】第８実施例との相違点は、第１及び第２の
絶縁膜上に形成されるアモルファスシリコンの代わり
に、ポリシリコンを用いる点である。ポリシリコンはア
モルファスシリコンに比べ、ＳＥＧにおける、固相エピ
タキシャル成長が起こりにくく、良質の単結晶シリコン
が得られない。このため、本実施例では、実施例８と同
様に、第１及び、第２の絶縁膜側壁にポリシリコンを配
置した後、斜めイオン注入によりポリシリコンをアモル
ファス化することにより、第８実施例と同等の単結晶シ
リコン層を得ることが可能となるものである（図５１
（ｃ））。The difference from the eighth embodiment is that polysilicon is used instead of the amorphous silicon formed on the first and second insulating films. Compared with amorphous silicon, polysilicon is less likely to undergo solid phase epitaxial growth in SEG, and high quality single crystal silicon cannot be obtained. Therefore, in the present embodiment, as in the case of the eighth embodiment, after the polysilicon is arranged on the side walls of the first and second insulating films, the polysilicon is made amorphous by oblique ion implantation. It is possible to obtain a single crystal silicon layer equivalent to that of FIG.
(C)).
【０１８１】ポリシリコン、あるいは、アモルファスシ
リコンのどちらかを選択するかは成膜上の問題であり、
例えば、膜厚の面内分布等により、決めることができ
る。Whether to select polysilicon or amorphous silicon is a problem in film formation.
For example, it can be determined by the in-plane distribution of the film thickness.
【０１８２】第９実施例の製造方法を順を追って説明す
る。The manufacturing method of the ninth embodiment will be described step by step.
【０１８３】第２の絶縁膜のパターニングにより、ＭＯ
ＳＦＥＴの各要素が配置される領域を決定し、第１の絶
縁膜の開口により、ＳＥＧのシード部を決定するところ
までは、第８実施例と同様である（図５１（ａ），
（ｂ））。By patterning the second insulating film, MO
The process is similar to that of the eighth embodiment until the region where each element of the SFET is arranged and the seed portion of the SEG is determined by the opening of the first insulating film (FIG. 51 (a),
(B)).
【０１８４】次に、ＬＰＣＶＤにより、ポリシリコンを
２５ｎｍ堆積した。この時の条件は温度６００℃、圧力
５０Ｐａ、使用ガスＳｉＨ4 −Ｈｅであった。Next, 25 nm of polysilicon was deposited by LPCVD. The conditions at this time were a temperature of 600 ° C., a pressure of 50 Pa, and a working gas of SiH 4 —He.
【０１８５】続いて、エッチバックにより、第１及び、
第２の絶縁膜側壁部を除いて、ポリシリコンを除去し
た。Then, by etching back, the first and
The polysilicon was removed except for the side wall of the second insulating film.
【０１８６】本ウエハをイオン注入装置によりＡｒ＋イ
オンを１０16ｃｍ-2打ち込んだ。このとき、ウエハは４
５°傾け、すべての側壁にイオンが注入されるようにし
た。このイオン注入により側壁のポリシリコンはアモル
ファスとなった（図５１（ｃ））。This wafer was implanted with 10 16 cm -2 of Ar + ions by an ion implantation device. At this time, the wafer is 4
It was tilted at 5 ° so that ions were implanted into all sidewalls. By this ion implantation, the polysilicon on the side wall became amorphous (FIG. 51 (c)).
【０１８７】続いて、ＳＥＧを行うが、この後は第８実
施例と同様の工程を行うことにより、第８実施例と同様
のＭＯＳＦＥＴを形成することができた。Subsequently, SEG is performed, and thereafter, the same steps as in the eighth embodiment are performed, whereby a MOSFET similar to that in the eighth embodiment can be formed.
【０１８８】（実施例１０）本発明の第１０の実施例は
第１及び、第２実施例と異なり、ＳＥＧを使用しない実
施例である。(Embodiment 10) Unlike the first and second embodiments, the tenth embodiment of the present invention is an embodiment in which SEG is not used.
【０１８９】以下、図５２を用いて本実施例の説明を行
う。なお、前実施例と同様、同等の箇所には同一の番号
を付記し、説明を省略する。The present embodiment will be described below with reference to FIG. Similar to the previous embodiment, the same parts are designated by the same reference numerals and the description thereof is omitted.
【０１９０】本実施例ではＳＥＧの代わりにアモルファ
スシリコンをウエハ全面に堆積した後、熱処理を行い、
固相エピタキシャル成長により、アモルファスシリコン
を単結晶シリコンに変質させ、ＭＯＳＦＥＴの各要素と
する製造方法である。In this embodiment, instead of SEG, amorphous silicon is deposited on the entire surface of the wafer, and then heat treatment is performed.
This is a manufacturing method in which amorphous silicon is transformed into single crystal silicon by solid-phase epitaxial growth to form each element of MOSFET.
【０１９１】この際、第１の絶縁膜上に固相エピタキシ
ャル成長は、横方向固相エピタキシャル成長（Ｌ−ＳＰ
Ｅ）と呼ばれ、ウエハ上の面方位によりＬ−ＳＰＥの速
度が異なるなどの特徴がある。この特徴を生かし、ＭＯ
ＳＦＥＴの長手方向にＬ−ＳＰＥの成長速度の速い面を
配置し、ＭＯＳＦＥＴの短手方向にＬ−ＳＰＥに成長速
度の遅い面を配置することにより、良好な単結晶シリコ
ンを得るものである。At this time, the solid phase epitaxial growth on the first insulating film is the lateral solid phase epitaxial growth (L-SP).
It is called E) and has a feature that the speed of L-SPE varies depending on the plane orientation on the wafer. Taking advantage of this feature, MO
By arranging the surface of L-SPE having a high growth rate in the longitudinal direction of the SFET and arranging the surface of L-SPE having a low growth rate in the lateral direction of the MOSFET, good single crystal silicon is obtained.
【０１９２】第１０実施例の製造方法を、順を追って説
明する（図５２、図５３）。The manufacturing method of the tenth embodiment will be described step by step (FIGS. 52 and 53).
【０１９３】第２の絶縁膜のパターニングにより、ＭＯ
ＳＦＥＴの各要素が配置される領域を決定し、第１の絶
縁膜の開口により、ＳＥＧのシード部１５５１を決定
し、アモルファスシリコンを堆積し、第１及び、第２の
絶縁膜側壁を除いてアモルファスシリコンを除去すると
ころまでは、第１実施例と同様である。ただし、このと
きウエハの面方位によりＭＯＳＦＥＴの長手方向１５５
２、１５５２′、及び、短手方向１５５３、１５５３′
は検討しておく必要がある。すなわち、結晶軸＜１００
＞のウエハ上においては、（１１０）方向よりも（０１
０）方向のほうがＬ−ＳＰＥの成長速度が速いというこ
とを考慮する必要がある。By patterning the second insulating film, MO
The region where each element of the SFET is arranged is determined, the seed portion 1551 of the SEG is determined by the opening of the first insulating film, amorphous silicon is deposited, and the first and second insulating film sidewalls are removed. The process up to the point of removing the amorphous silicon is the same as in the first embodiment. However, at this time, depending on the plane direction of the wafer, the MOSFET longitudinal direction 155
2, 1552 'and short-side direction 1553, 1553'
Need to consider. That is, the crystal axis <100
On the wafer of>, (01
It is necessary to consider that the growth rate of L-SPE is faster in the 0) direction.
【０１９４】ウエハを化学的手法により洗浄した後、ア
モルファスシリコンを温度２５０℃、圧力０．５Ｔｏｒ
ｒ，使用ガスＳｉＨ4 ，Ｈ2 ，Ｂ2 Ｈ6 ，パワー１０Ｗ
の条件により堆積した。第１実施例と同様に、ＳｉＨ
4 ，Ｂ2 Ｈ6 の流量を制御することにより、所望の膜
厚、及び、濃度を得ることができた（１５３１、１５３
２）。After cleaning the wafer by a chemical method, the amorphous silicon is heated to a temperature of 250 ° C. and a pressure of 0.5 Torr.
r, used gas SiH 4 , H 2 , B 2 H 6 , power 10W
Was deposited under the conditions of. Similar to the first embodiment, SiH
By controlling the flow rate of 4 , B 2 H 6 , it was possible to obtain the desired film thickness and concentration (1531, 153).
2).
【０１９５】続いて、拡散炉において、６００℃、Ｎ2
雰囲気中で熱処理を行いＬ−ＳＰＥを行った。６０分の
熱処理の結果（１１０）方向には０．３μｍ，（０１
０）方向には０．７μｍ成長した。続いて、本ウエハに
レジストを塗布し、エッチバックにより第２の絶縁膜上
のアモルファスシリコンを除去した（１５４１、１５４
２）。Then, in a diffusion furnace, 600 ° C., N 2
Heat treatment was performed in the atmosphere to perform L-SPE. As a result of heat treatment for 60 minutes, 0.3 μm in the (110) direction, (01
0.7 μm was grown in the 0) direction. Subsequently, a resist was applied to this wafer and the amorphous silicon on the second insulating film was removed by etchback (1541, 154).
2).
【０１９６】続いて、第２の絶縁膜、及び、Ｓｉ3 Ｎ4
膜を除去し、単結晶シリコンの島を形成できた。Subsequently, the second insulating film and Si 3 N 4 are formed.
The film was removed and single crystal silicon islands could be formed.
【０１９７】この後の工程は第８実施例と同様であり、
第８実施例と同等の特性を持つＭＯＳＦＥＴを形成する
ことができた。The subsequent steps are the same as in the eighth embodiment,
It was possible to form a MOSFET having the same characteristics as the eighth embodiment.
【０１９８】本実施例においては、Ｌ−ＳＰＥによる単
結晶シリコン部分が、第２の絶縁層の除去部分、すなわ
ち、ＭＯＳＦＥＴの各要素を配置する領域と同一にする
ことが望ましい。In this embodiment, it is desirable that the single crystal silicon portion formed by L-SPE be the same as the removed portion of the second insulating layer, that is, the region where each element of the MOSFET is arranged.
【０１９９】なぜならば、Ｌ−ＳＰＥが第２の絶縁層の
除去部分に達しない場合は、当然、ＭＯＳＦＥＴ各要素
における結晶性が劣悪になることは理解できることであ
る。また、Ｌ−ＳＰＥが第２の絶縁層の除去部分を越え
て、第２の絶縁膜上に達した場合は、第２の絶縁膜の側
壁部分に双晶など、劣悪な結晶を形成する可能性がある
ことが挙げられる。It is understandable that if the L-SPE does not reach the removed portion of the second insulating layer, the crystallinity of each MOSFET element is naturally deteriorated. Further, when the L-SPE reaches the second insulating film beyond the removed portion of the second insulating layer, it is possible to form a poor crystal such as a twin crystal on the side wall of the second insulating film. There is a property.
【０２００】（実施例１１）本発明の第１１の実施例を
図５４を用いて説明する。前実施例と同様、同等の箇所
は同一の番号を付記し、説明は省略する。(Embodiment 11) An eleventh embodiment of the present invention will be described with reference to FIG. Similar to the previous embodiment, the same parts are designated by the same reference numerals and the description thereof is omitted.
【０２０１】本実施例では、第２の絶縁膜を除去した
後、第１の絶縁膜上に、アモルファスシリコンを堆積
し、第１の絶縁膜上に成長する単結晶シリコンの結晶性
を良好なものにするためのものである。In this embodiment, after removing the second insulating film, amorphous silicon is deposited on the first insulating film, and the crystallinity of single crystal silicon grown on the first insulating film is improved. It is for making things.
【０２０２】以下、順を追って、第１１実施例の製造方
法を説明する。The manufacturing method of the eleventh embodiment will be described below step by step.
【０２０３】第２の絶縁膜のパターニングにより、ＭＯ
ＳＦＥＴの各要素が配置される領域を決定するところま
では、第１実施例と同様である。この後、プラズマＣＶ
Ｄによりアモルファスシリコンを２５ｎｍ堆積した。こ
の時の条件は、温度２５０℃、圧力０．５Ｔｏｒｒ、使
用ガスＳｉＨ4 ，Ｈ2 、パワー１０Ｗであった。続い
て、レジストを塗布し、第２の絶縁膜上のアモルファス
シリコンを除去した後（図５４（ｂ））１５５１、ＳＥ
Ｇのシード部分、即ち、ＭＯＳＦＥＴのチャネル部分の
アモルファスシリコン、及び、第１の絶縁膜であるＳｉ
Ｏ2 膜をドライエッチングにより除去した。By patterning the second insulating film, MO
The process is the same as that of the first embodiment up to the point where the area where each element of the SFET is arranged is determined. After this, plasma CV
Amorphous silicon was deposited by D to 25 nm. The conditions at this time were a temperature of 250 ° C., a pressure of 0.5 Torr, used gases SiH 4 and H 2 , and power of 10 W. Subsequently, a resist is applied to remove the amorphous silicon on the second insulating film (FIG. 54 (b)) 1551, SE
Seed portion of G, that is, amorphous silicon in the channel portion of MOSFET, and Si that is the first insulating film
The O 2 film was removed by dry etching.
【０２０４】次に、第８実施例と同様にＳＥＧを行い、
単結晶シリコンを形成した。この工程以降は、第８実施
例と同様の工程を行うことにより、第８実施例と同様の
ＭＯＳＦＥＴを形成することができた。Next, SEG is performed in the same manner as in the eighth embodiment,
Single crystal silicon was formed. After this step, a MOSFET similar to that of the eighth embodiment could be formed by performing the same steps as those of the eighth embodiment.
【０２０５】本実施例により形成した単結晶シリコン
は、第１の絶縁膜側壁付近１５５２では多少の欠陥が生
じているが、ＭＯＳＦＥＴのチャネル付近には欠陥は生
じておらず、使用上の問題は無視できるレベルであっ
た。The single crystal silicon formed according to this example has some defects near the first insulating film sidewall 1552, but no defects near the channel of the MOSFET. It was a level that can be ignored.
【０２０６】（実施例１２）本発明における本実施例で
は図５５に示すように、ＭＯＳＦＥＴの各要素が配置さ
れる単結晶シリコンの領域が２つ以上のシードからのＳ
ＥＧにより形成されるものである。(Embodiment 12) In the present embodiment of the present invention, as shown in FIG. 55, the region of the single crystal silicon in which each element of the MOSFET is arranged is an S from a seed having two or more.
It is formed by EG.
【０２０７】これにより、２つ以上のＭＯＳＦＥＴのソ
ース、ドレインを共通化することが可能であり、回路設
計上、集積度を向上させることが可能であり、設計上の
自由度が向上する。As a result, the sources and drains of two or more MOSFETs can be made common, the degree of integration can be improved in terms of circuit design, and the degree of freedom in design is improved.
【０２０８】図５５において１５５１、１５６１はＳＥ
Ｇのシード部分、１０２３、１０２３′はゲート配線、
１０１８はドレイン配線、１０１８′１０１８′′はソ
ース配線である。１５６２は１つのシリコン領域であ
る。In FIG. 55, 1551 and 1561 are SE.
G seed portion, 1023, and 1023 'are gate wirings,
Reference numeral 1018 is a drain wiring, and 1018'1018 '' is a source wiring. 1562 is one silicon region.
【０２０９】（実施例１３）本実施例は第１２実施例の
応用であり、図５６に示すように、ＭＯＳＦＥＴの各要
素を配置するシリコン領域が２つ以上の四角形から形成
されており、かつ、ＳＥＧＮＯシードを１つのシリコン
領域１５６３に対し、設計の自由度は、更に向上し、高
集積、高性能化が実現可能である。(Embodiment 13) This embodiment is an application of the twelfth embodiment, and as shown in FIG. 56, the silicon region for arranging each element of the MOSFET is formed of two or more quadrangles, and , SEGNO seed for one silicon region 1563, the degree of freedom in design is further improved, and high integration and high performance can be realized.
【０２１０】（実施例１４）本発明では、ゲート電極の
少なくとも１つ以上が基板に対し、垂直に位置している
ＭＯＳＦＥＴについて、その製造方法を説明してきた
が、本実施例の図５７に示すように、前記構造以外のＭ
ＯＳＦＥＴの製造方法にも応用可能であり、ＭＯＳＦＥ
Ｔの形を限定するものではない。すなわち、すべてのＳ
ＯＩ型ＭＯＳＦＥＴに応用可能である。(Embodiment 14) In the present invention, the manufacturing method of the MOSFET in which at least one of the gate electrodes is positioned perpendicular to the substrate has been described, but it is shown in FIG. 57 of the present embodiment. Such as M other than the above structure
It can be applied to the manufacturing method of OSFET.
The shape of T is not limited. That is, all S
It is applicable to OI type MOSFET.
【０２１１】ここで、（ａ）は（ｂ）のＹＹ′線による
断面図である。Here, (a) is a sectional view taken along line YY 'of (b).
【０２１２】以上説明した実施例８〜１４によれば、Ｓ
ＯＩ型ＭＯＳＦＥＴの製造時に、ＳＥＧ等により形成さ
れる単結晶半導体領域を同一膜、あるいは２つ以上の種
類の膜により形成される２層以上の絶縁膜により限定す
ることにより、自己整合的にＳＯＩ型ＭＯＳＦＥＴを形
成可能である。According to the eighth to fourteenth embodiments described above, S
At the time of manufacturing the OI type MOSFET, the single crystal semiconductor region formed by SEG or the like is limited to the same film or two or more insulating films formed of two or more kinds of films, so that the SOI is self-aligned. Type MOSFET can be formed.
【０２１３】更に、本発明によれば、ＳＥＧのシード、
あるいは、半導体基板との接触領域以外の、絶縁層と、
ＳＥＧ等により形成される単結晶半導体領域の間に、多
結晶、或は、アモルファス半導体層を挟むことにより、
上記半導体領域に形成されるトランジスタのリーク電流
等を抑えることができ、高性能なトランジスタを形成す
ることが可能となった。Furthermore, according to the present invention, a seed of SEG,
Alternatively, an insulating layer other than the contact region with the semiconductor substrate,
By sandwiching a polycrystalline or amorphous semiconductor layer between single crystal semiconductor regions formed by SEG or the like,
Leakage current of the transistor formed in the semiconductor region can be suppressed, and a high-performance transistor can be formed.
【０２１４】（実施例１５）本発明による第１５実施例
について、図５８を用いて詳細に説明する。図５８は本
発明の第１５実施例のメモリセルの上面図である。１０
０１、１００１′はワード線、１００２、１００２′は
ビット線、１００３、１００３′は電源ライン、１００
４はメモリセル内のスイッチングトランジスタとして動
作する活性領域を提供するＳｉ単結晶体、１００５は電
源ラインとドレイン層とのコンタクト領域、１００６は
トランジスタのドレイン層、１００７はトランジスタの
ゲート部分、１００８はトランジスタのソース層、１０
０９はソース層とビット線間に設けられた電気的に破壊
可能なＰＮ接合を提供する為のＰ型半導体層である。図
５８に示したＸ1 Ｘ1 ′，Ｘ2 Ｘ2 ′，Ｘ3 Ｘ3 ′，Ｙ
Ｙ′断面図をそれぞれ図５９、図６０、図６１、図６２
に示す。図５９において、１０１２はＰ型Ｓｉ基板でた
とえば、数Ωｃｍの抵抗率のものを使用する。１０１３
はｐ+ 型埋め込み層、１０１４は、フィールド酸化膜、
１０１５は、層間絶縁膜で、ＰＳＧ、ＢＰＳＧ、Ｓｉ
Ｎ、ＳｉＯＮ等が使用可能である。１０１６はドレイン
直下に設けられたＰ型層、１０１７はドレインｎ+ 高濃
度層、１０１８はドレイン電源用配線で、図の１０１９
のコンタクト部を介して、ドレイン層１０１７に接続し
ている。図５８とこの図５９との対応は図５８ドレイン
層１００６が、図５９の１０１７に、図５８のコンタク
ト部１００５が、図５９の１０１９に対応する。図５９
では、パシベーション膜は省略した。(Fifteenth Embodiment) The fifteenth embodiment of the present invention will be described in detail with reference to FIG. FIG. 58 is a top view of a memory cell according to the fifteenth embodiment of the present invention. 10
01 and 1001 'are word lines, 1002 and 1002' are bit lines, 1003 and 1003 'are power supply lines, 100
4 is a Si single crystal that provides an active region that operates as a switching transistor in a memory cell, 1005 is a contact region between a power supply line and a drain layer, 1006 is a drain layer of a transistor, 1007 is a gate portion of the transistor, and 1008 is a transistor. Source layer of 10
Reference numeral 09 is a P-type semiconductor layer provided between the source layer and the bit line to provide an electrically destructible PN junction. X 1 X 1 ′, X 2 X 2 ′, X 3 X 3 ′, Y shown in FIG.
Y ′ cross-sectional views are shown in FIGS. 59, 60, 61, and 62, respectively.
Shown in. In FIG. 59, 1012 is a P-type Si substrate having a resistivity of, for example, several Ωcm. 1013
Is a p + type buried layer, 1014 is a field oxide film,
Reference numeral 1015 denotes an interlayer insulating film, which is PSG, BPSG, Si.
N, SiON, etc. can be used. Reference numeral 1016 denotes a P-type layer provided immediately below the drain, 1017 denotes a drain n + high-concentration layer, 1018 denotes a drain power source wiring, and 1019 in the figure.
The drain layer 1017 is connected to the drain layer 1017 via the contact portion. The correspondence between FIG. 58 and FIG. 59 corresponds to the drain layer 1006 of FIG. 58, 1017 of FIG. 59, and the contact portion 1005 of FIG. 58 to 1019 of FIG. FIG. 59.
Then, the passivation film was omitted.
【０２１５】図６０は、メモリセル部のトランジスタの
ゲート部の断面図である。FIG. 60 is a sectional view of the gate portion of the transistor in the memory cell portion.
【０２１６】図６０において、１０２１はチャネル領域
でたとえば、不純物濃度として５×１０14〜５×１０16
ｃｍ-3の半導体よりなる。１０２２はゲート絶縁膜で、
ゲート長によりその酸化膜厚は、変更する必要がある
が、約６０Å〜２５０Å程度である。In FIG. 60, reference numeral 1021 denotes a channel region, for example, an impurity concentration of 5 × 10 14 to 5 × 10 16.
It consists of a cm -3 semiconductor. 1022 is a gate insulating film,
The oxide film thickness needs to be changed depending on the gate length, but is about 60 Å to 250 Å.
【０２１７】これは、Ｓｉ酸化膜のみならず、ＳｉＯ
Ｎ、又は、ＳｉＯ2とＳｉＯＮとの積層膜でも良い。１
０２３はゲート電極である。たとえば、下地がｐ+ 型ポ
リシリコンで上層がＷX Ｓｉ1-Xのポリサイド構造等、
低抵抗でかつ、トランジスタのしきい値が所望のものに
なる仕事と関数を有するものを選択する。１０２４はド
レイン電源用配線の断面で、図５８の１００３に、１０
２５はビット線配線の断面で、図５８の１００２に対応
する。図６０からわかるように、チャネル領域１０２１
は、ゲート絶縁膜１０２２と、ｐ層１０１６とに規定さ
れている。したがって、本トランジスタのチャネル幅
は、ｄ1 ，ｄ3 の加算値即ち２ｄ1 ＋ｄ3 となる。フィ
ールド酸化工程により、このチャネル領域１０２１下部
のゲート絶縁膜厚は、図６０の１０２６に示すように変
化し、その値を制御することは比較的難しい。しかしな
がら、本トランジスタにおいては、実際動作するチャネ
ル領域は、下地のｐ領域で規定されているので膜厚ゆら
ぎの影響を受けず、各トランジスタのバラツキは極めて
少ないものとなる。Not only the Si oxide film but also the SiO
It may be N or a laminated film of SiO 2 and SiON. 1
Reference numeral 023 is a gate electrode. For example, a polycide structure in which the underlying layer is p + type polysilicon and the upper layer is W x Si 1-x ,
A material having a low resistance and a work and a function that make the threshold value of the transistor desired is selected. Reference numeral 1024 denotes a cross section of the drain power supply wiring.
Reference numeral 25 is a cross section of the bit line wiring, which corresponds to 1002 in FIG. As can be seen from FIG. 60, the channel region 1021
Are defined in the gate insulating film 1022 and the p layer 1016. Therefore, the channel width of this transistor is the sum of d 1 and d 3 , that is, 2d 1 + d 3 . By the field oxidation step, the gate insulating film thickness under the channel region 1021 changes as shown by 1026 in FIG. 60, and it is relatively difficult to control the value. However, in this transistor, since the channel region in which the transistor actually operates is defined by the p region of the base, it is not affected by the film thickness fluctuation, and the variation of each transistor is extremely small.
【０２１８】図６１はメモリセル部のトランジスタのソ
ース領域の断面図である。図６１において、１０３０は
ソース層であるｎ+ −Ｓｉ領域、１０３１′はそのソー
ス上に設けられた薄膜で、この薄膜の破壊、非破壊によ
リメモリの導通、非導通状態を規定する。その薄層に、
コンタクト領域１０３３を介して、ビット線配線１０３
２に接続している。上記履薄層としては、ここではＰ型
半導体層を挙げて説明しているがたとえば、ＳｉＯ2 ，
ＳｉＯＮ，ＳｉＯ2 とＳｉＮとの積層構造、酸化アルミ
ニウム、酸化タンタル等の絶縁層を用いることもでき
る。FIG. 61 is a sectional view of the source region of the transistor in the memory cell section. In FIG. 61, reference numeral 1030 denotes an n + -Si region which is a source layer, and 1031 ′ is a thin film provided on the source, which defines the conduction or non-conduction state of the memory by breaking or not breaking the thin film. In that thin layer,
Bit line wiring 103 via contact region 1033
Connected to 2. As the above-mentioned thin layer, a P-type semiconductor layer has been described here as an example, but, for example, SiO 2 ,
It is also possible to use SiON, a laminated structure of SiO 2 and SiN, or an insulating layer of aluminum oxide, tantalum oxide, or the like.
【０２１９】次に、図５８のＹＹ′断面である図６２に
ついて説明する。Next, FIG. 62 which is a section taken along the line YY 'of FIG. 58 will be described.
【０２２０】図６２においても前回と同様、同等箇所は
同一記号で記し、説明は省略する。図６２に示すよう
に、２０００で示されるＭＯＳのドレイン領域は２つの
ＭＯＳの共通ドレイン構造となっており、本図で示す通
り２つのセルが共通の電源ラインをもつことにより、本
メモリの集積度をアップすることが可能となっている。
また、この断面でのゲート電極構造は通常のＭＯＳＦＥ
Ｔと同等の構造であるが、図６０に示すようにこの断面
と直交する断面で見ると、側壁部に対向するようにゲー
ト電極が配置されている。In FIG. 62, like in the previous time, the same portions are denoted by the same symbols, and the description thereof will be omitted. As shown in FIG. 62, the drain region of the MOS indicated by 2000 has a common drain structure of two MOSs, and as shown in this figure, the two cells have a common power supply line, which results in integration of the present memory. It is possible to increase the degree.
In addition, the gate electrode structure in this cross section is a normal MOSFE.
Although it has the same structure as T, the gate electrode is arranged so as to face the side wall when viewed in a cross section orthogonal to this cross section as shown in FIG.
【０２２１】又、上部にもゲート電極は設けられてはい
るものの、図６０に示すｄ1 、ｄ3の関係を ｄ3 ＜ｄ1 …式（１） とすれば、ゲート電圧をあげても、そのポテンシャルが
両側から持ち上げられるため、チャネル領域の電界は通
常のＭＯＳＦＥＴに比べて緩和される。又、さらにポテ
ンシャルの変化の仕方がチャネル領域全体で変化するた
め、この両者の効果によりトランジスタＯＮに大電流を
通すことが実現でき、駆動能力が高い良好な特性が得ら
れる。Although the gate electrode is also provided on the upper portion, if the relationship between d 1 and d 3 shown in FIG. 60 is d 3 <d 1 (1), the gate voltage can be increased. Since the potential is raised from both sides, the electric field in the channel region is relaxed as compared with a normal MOSFET. Further, since the way of changing the potential further changes throughout the channel region, a large current can be passed through the transistor ON due to the effects of both, and good characteristics with high driving capability can be obtained.
【０２２２】図６３は実施例１５による、３×３セルの
半導体メモリを示す回路図である。FIG. 63 is a circuit diagram showing a 3 × 3 cell semiconductor memory according to the fifteenth embodiment.
【０２２３】１つのセルはアドレス用トランジスタ１０
４０とメモリ要素１０４１とを有している。１０４１′
は破壊前はＰＮ接合を形成するので整流性をもつが破壊
後は整流性をもたない。One cell is the address transistor 10
40 and a memory element 1041. 1041 '
Has a rectifying property because it forms a PN junction before breaking, but does not have a rectifying property after breaking.
【０２２４】１００１、１００１′、１００１′′、１
００１′′′はＦＥＴの各ゲートに接続されたワード線
である。1001, 1001 ', 1001'', 1
001 '''is a word line connected to each gate of the FET.
【０２２５】１００２、１００２′、１００２′′は各
メモリ要素の一方に接続されたビット線である。Reference numerals 1002, 1002 ', 1002 "are bit lines connected to one of the memory elements.
【０２２６】１００３、１００３′、１００３′′は電
源線である。又、メモリの周辺回路として、ビット線の
電圧を基準電圧にセットするビット線電圧セット回路１
０４２、ワード線電圧セット回路１０４３、ビット線を
順次選択する信号を発生する信号発生回路１０４４、ビ
ット線選択スイッチ１０４５、１０４５′、１０４
５′′ビット線読出しライン１０４８をリセットするス
イッチ１０４６、アンプ１０４７を有する。Reference numerals 1003, 1003 'and 1003 "are power lines. Also, as a peripheral circuit of the memory, a bit line voltage setting circuit 1 for setting the voltage of the bit line to a reference voltage.
042, a word line voltage setting circuit 1043, a signal generation circuit 1044 for generating a signal for sequentially selecting bit lines, and bit line selection switches 1045, 1045 ', 104.
A switch 1046 for resetting the 5 ″ bit line read line 1048 and an amplifier 1047 are provided.
【０２２７】以下、上述した半導体メモリの動作につい
て説明する。The operation of the above-mentioned semiconductor memory will be described below.
【０２２８】まず始めに、書き込み動作について説明す
る。この動作は次の４つの主動作を含む。First, the write operation will be described. This operation includes the following four main operations.
【０２２９】 （１）書き込み動作その１：（ビット線プリチャージ） ビット線を１０４２の電圧セット回路により、基準電圧
ＶDDに設定する。これにより、電源ラインとビット線間
には、電位差がなくなり、ワード線にいかなる電圧が印
加されようが、 ＦＥＴのソース・ドレイン間には、電
位の発生もしくは電流は流れず上記１０４１に示す絶縁
膜は破壊されない。このビット線のプリチャージ電圧
は、電源電圧と同等でもよいが、同等でなくともその時
は上記絶縁膜領域が破壊し、導通状態にならないように
する。ＶDDの値としてはたとえば、１〜５Ｖ程度で可能
である。(1) Write Operation Part 1: (Bit Line Precharge) The bit line is set to the reference voltage V DD by the voltage setting circuit 1042. As a result, there is no potential difference between the power supply line and the bit line, no matter what voltage is applied to the word line, no potential is generated or no current flows between the source and drain of the FET, and the insulating film 1041 is used. Is not destroyed. The precharge voltage of the bit line may be equal to the power supply voltage, but if it is not equal to the power supply voltage, the insulating film region is destroyed and the conductive state is prevented. The value of V DD can be about 1 to 5 V, for example.
【０２３０】（２）書き込み動作その２：（ワード線デ
ィスチャージ） 全ワード線の電圧を第１グランド電位ＶGND1に固定す
る。たとえば、ＯＶとすれば良い。これは、書き込み動
作を行うワード線に隣接するワード線にクロストークに
より信号の混入を防ぐために行う。(2) Write Operation Part 2: (Word Line Discharge) The voltage of all word lines is fixed to the first ground potential V GND1 . For example, it may be OV. This is performed in order to prevent a signal from being mixed into a word line adjacent to a word line which performs a write operation due to crosstalk.
【０２３１】（３）書き込み動作その３：（書き込みワ
ード線の選択） 今回の書き込みビットが、図６３における左上のセルを
原点として、２行２列目のセルの場合には、書き込みビ
ットのあるワード線は図６３の１００１′となる。した
がってこのワード線の電位をＶG とする。ただし、この
時ＶG は ＶGND1＜ＶG ＜ＶGB…式（２） である。ＶGBは、ゲート絶縁膜破壊電圧である。(3) Write Operation Part 3: (Selection of Write Word Line) If the write bit this time is the cell in the second row and second column with the upper left cell in FIG. 63 as the origin, there is a write bit. The word line is 1001 'in FIG. Therefore, the potential of this word line is set to V G. However, at this time, V G is V GND1 <V G <V GB (2) V GB is a gate insulating film breakdown voltage.
【０２３２】 （４）書き込み動作その４：（ビット線選択） 選択されたラインに存在する書き込みセルに対応したビ
ット線電位をグランド電位に設定する。すると、選択さ
れているラインのＦＥＴはすべてオン状態になっている
ため、ビット線電位をグランド電位にすることにより、
絶縁膜に高電圧が印加され、絶縁膜が破壊され導通状態
になる。この書き込み動作は、書き込み完了によりビッ
ト線とワード線間に電流が流れるため、ビット線選択を
順次やることが望ましいが、複数のビット線を同時に書
き込むことも可能である。(4) Write Operation Part 4: (Selection of Bit Line) The bit line potential corresponding to the write cell existing in the selected line is set to the ground potential. Then, since all the FETs on the selected line are in the ON state, by setting the bit line potential to the ground potential,
When a high voltage is applied to the insulating film, the insulating film is destroyed and becomes conductive. In this write operation, since a current flows between the bit line and the word line upon completion of the write, it is desirable to sequentially select the bit lines, but it is also possible to write a plurality of bit lines at the same time.
【０２３３】次に読出し動作について説明する。この動
作は次の４つの主動作を含む。Next, the read operation will be described. This operation includes the following four main operations.
【０２３４】 （１）読出し動作その１（ビット線プリチャージ） 書き込み時と同様の動作により行う。これは、読出し動
作により書き込まれていないビットに書き込まないため
である。その時の電圧は電源電圧ＶDDと同等レベルで良
い。(1) Read Operation Part 1 (Bit Line Precharge) The same operation as that at the time of writing is performed. This is because the read operation does not write to the unwritten bits. The voltage at that time may be at the same level as the power supply voltage V DD .
【０２３５】 （２）読出し動作その２（ワード線ディスチャージ） 全ワード線の電圧を第２グランド電位ＶGND2に固定す
る。ただし、第２のグランド電位ＶGND2と第１のグラン
ド電位ＶGND1とは、 ＶGND1＜ＶGND2…式（３） との関係を有する。(2) Read Operation Part 2 (Word Line Discharge) The voltage of all word lines is fixed to the second ground potential V GND2 . However, the second ground potential V GND2 and the first ground potential V GND1 have a relationship of V GND1 <V GND2 (Equation (3)).
【０２３６】 （３）読出し動作その３（読出すラインの選択） 読出しを行うラインのワード線の電位を式（２）で定め
られた範囲のＶGに固定する。これにより上記ラインの
ＦＥＴはＯＮ状態となる。(3) Read Operation Part 3 (Selection of Line to Read) The potential of the word line of the line to be read is fixed to V G within the range defined by the equation (2). As a result, the FET on the above line is turned on.
【０２３７】（４）読出し動作その４（ビット線読出し
ラインリセット） ビット線読出しライン１０４８をスイッチ１０４６によ
りリセットする。そのリセット電位は、上記スイッチ１
０４６に接続されている電源により決定するが、その電
位をＶGND2とする。その後、１０４６のスイッチをＯＦ
Ｆし、ビット線読出しラインをフローティング状態にす
る。(4) Read Operation Part 4 (Bit Line Read Line Reset) The bit line read line 1048 is reset by the switch 1046. The reset potential is the above switch 1
It is determined by the power source connected to 046, and its potential is V GND2 . After that, switch 1046 to OF
Then, the bit line read line is set to the floating state.
【０２３８】 （５）読出し動作その５（ビット線の選択） ビット線順次選択信号発生回路１０４４により、選択ビ
ット選択スイッチのゲートを高レベルとし、スイッチを
ＯＮ状態にし、ビット線読出しラインと接続する。今、
選択セルが書き込まれない場合、ビット線の容量をＣ
BIT 、読出しラインの容量をＣOUT とすると読出しライ
ンの電圧は(5) Read Operation No. 5 (Selection of Bit Line) The bit line sequential selection signal generation circuit 1044 sets the gate of the selected bit selection switch to the high level, turns the switch ON, and connects it to the bit line read line. .. now,
If the selected cell is not written, change the capacitance of the bit line to C
If the capacitance of BIT and the read line is C OUT , the voltage of the read line is
【０２３９】[0239]
【外２】 に収束する。[Outside 2] Converge to.
【０２４０】一方、選択セルが書き込まれており、絶縁
膜導通状態になっている場合は、この読出しラインはト
ランジスタを介して電源ＶDDと接続された状態にある。
したがって、読出しラインの電圧はＶDDに収束する。こ
の差により、書き込まれたセル（ビット）か書き込まれ
ていないかが判明する。この電圧は、アンプ１０４７に
より検出する。以上の動作により読出しを行うわけであ
るが、書き込み状態の場合、読出しラインの電位がＶDD
に収束する時間が読出しスピードを決定する。大容量メ
モリになればなる程、ビット線及びビット線読出しライ
ンの容量は増大する。したがって、この大きな容量をい
かにドライブできるかがカギとなり微細でかつ高駆動能
力をもつ前出のトランジェスタ構造が極めて、有効とな
る。On the other hand, when the selected cell is written and the insulating film is in the conductive state, this read line is connected to the power source V DD through the transistor.
Therefore, the voltage on the read line converges on V DD . This difference reveals whether the cell (bit) was written or not written. This voltage is detected by the amplifier 1047. Reading is performed by the above operation, but in the writing state, the potential of the reading line is V DD.
The time to converge to determines the read speed. The larger the capacity of the memory, the larger the capacity of the bit line and the bit line read line. Therefore, how to drive this large capacity is the key, and the above-mentioned fine structure and high driving capability of the above-mentioned transistor structure is extremely effective.
【０２４１】本実施例で、グランド電位を２種類設け、
動作を行ったのは読出し動作時に、絶縁膜が破壊されな
いためである。つまり読出し動作時に絶縁膜の両端に印
加される電位差を書き込み時より小さく設定している。In this embodiment, two types of ground potential are provided,
The operation is performed because the insulating film is not destroyed during the read operation. That is, the potential difference applied to both ends of the insulating film during the read operation is set smaller than that during the write operation.
【０２４２】次に、本発明の実施例１５の製造方法につ
いて図６４乃至図６８を用いて説明する。図６４、図６
５、図６６、図６７は図６０に相当する断面図、図６８
は図６２に対応する。Next, a manufacturing method of Embodiment 15 of the present invention will be described with reference to FIGS. 64 to 68. 64 and 6
5, FIG. 66, and FIG. 67 are sectional views corresponding to FIG.
Corresponds to FIG. 62.
【０２４３】まず、準備されたＰ型シリコン基板１０１
２表面にボロンのイオン注入を行い、約９００℃でイオ
ン注入層の不純物の活性化を行う。ｐ+高濃度層１０１
３形成後、本ウエハを洗浄し、エピタキシャル成長装置
に入れ、シランの還元により、表面に形成されている自
然酸化膜を除去し、８５０℃という低温によりＰ層が２
μｍ、Ｐ- 層１０２１が０．５μｍになるように連続的
に成長させる。低温エピにより不純物のわき上がりは抑
制され、ｐ+ −Ｐ、Ｐ−Ｐ- は急峻な結合が得られ、ｐ
+ 層の濃度は１０19ｃｍ-3、Ｐ層の濃度は１０17ｃ
ｍ-3、Ｐ- 層の濃度は１０16ｃｍ-3程となる。本ウエハ
を熱酸化し、約２５０Åのシリコン酸化膜１０６０を形
成し、さらにその上部に気相化学堆積法（ＣＶＤ）によ
り、２５０Åのシリコン窒化膜１０６１を堆積した（図
６４）。First, the prepared P-type silicon substrate 101.
2 Boron is ion-implanted on the surface, and impurities in the ion-implanted layer are activated at about 900 ° C. p + high concentration layer 101
3 After the formation, this wafer is washed and put in an epitaxial growth apparatus to reduce the natural oxide film formed on the surface by the reduction of silane.
μm, P − layer 1021 is continuously grown to 0.5 μm. The low temperature epitaxy suppresses the rise of impurities, and ap + -P and P-P - have a steep coupling.
The concentration of the + layer is 10 19 cm -3 , and the concentration of the P layer is 10 17 c
The concentration of the m −3 and P − layers is about 10 16 cm −3 . This wafer was thermally oxidized to form a silicon oxide film 1060 of about 250 Å, and a silicon nitride film 1061 of 250 Å was further deposited on the silicon oxide film 1060 by vapor phase chemical vapor deposition (CVD) (FIG. 64).
【０２４４】次に、このウエハをトランジスタ形成領域
を残して、レジストをマスクとして、上記シリコン窒化
膜１０６１、上記シリコン酸化膜１０６０更にはＰ- 層
１０２１、Ｐ層１０１６の各Ｓｉエピ層まで、反応性異
方性エッチングにより、垂直にエッチング除去する。エ
ッチングによる溝の終端はＰ層もしくは、Ｐ+ 層中であ
れば良く、その制御は、デバイス特性上厳密には要求さ
れない。これも、本構造の１つの利点の１つとなってい
る。次に、パターニングに使用したレジストをハクリ
し、洗浄後、再度Ｓｉが露出している表面に約２５０Å
のシリコン酸化膜１０６２を形成する。その後、ＣＶＤ
により、上記表面全体にシリコン窒化膜を堆積させ、異
方性シリコン窒化膜エッチにより図６５に示すように底
面１０６３シリコン窒化膜のみ除去する。この場合柱状
Ｓｉの上部のシリコン窒化膜１０６４は２層から形成さ
れているため残されることになる（図６５）。Next, with this wafer leaving a transistor formation region, using the resist as a mask, the silicon nitride film 1061, the silicon oxide film 1060, and the Si epilayers of the P − layer 1021 and the P layer 1016 are reacted. It is vertically removed by anisotropic etching. The end of the groove by etching may be in the P layer or the P + layer, and its control is not strictly required in terms of device characteristics. This is also one of the advantages of this structure. Next, after peeling off the resist used for patterning and cleaning, about 250 Å is again on the surface where Si is exposed.
A silicon oxide film 1062 is formed. Then CVD
Thus, a silicon nitride film is deposited on the entire surface, and only the bottom surface 1063 silicon nitride film is removed by anisotropic silicon nitride film etching, as shown in FIG. In this case, the silicon nitride film 1064 on the columnar Si is left because it is formed of two layers (FIG. 65).
【０２４５】次に、約９００℃でパイロジェネリック酸
化を行い、シリコン窒化膜が形成されていない表面のみ
選択的に酸化する。このプロセスにより図６６に示すよ
うにフィールド酸化膜１０１４が形成される。このフィ
ールド酸化工程により、シリコン柱下部は１０６５に示
すように変形するが、変形した領域は、Ｐ層１０１６も
しくは、ｐ+ 層１０１３から成り、この変形の影響はな
い（図６６）。Next, pyrogeneric oxidation is performed at about 900 ° C. to selectively oxidize only the surface on which the silicon nitride film is not formed. By this process, a field oxide film 1014 is formed as shown in FIG. By this field oxidation step, the lower part of the silicon pillar is deformed as shown by 1065, but the deformed region is composed of the P layer 1016 or the p + layer 1013, and there is no influence of this deformation (FIG. 66).
【０２４６】次に、選択酸化に用いたシリコン窒化膜１
０６６と、その下地のパッド酸化膜１０６７を除去し、
露出したＳｉ表面を洗浄後、ゲート酸化膜１０２２を熱
酸化により形成する。さらにＰｏｌｙＳｉ及びＷ（タン
グステン）を連続的に堆積し、その後Ｗ表面より、ボロ
ンのイオン注入及びアニールによりｐ+ 型ポリシリコン
とＷ1-X ＳｉX とＷとからなるゲート電極を形成する。
このタイプのトランジスタ動作は、対応するゲート間距
離が０．１μｍとなっているためチャネル部のポテンシ
ャルを全体的にゲート電位によりコントロールし、ＯＮ
−ＯＦＦさせるものである。したがって、従来のＭＯＳ
ＦＥＴよりもしきい値が低くなるがｐ+層１０６８によ
り、しきい値を高めている。又ゲート電極上部がＷメタ
ル１０６９からなりワード線の低抵抗化を実現してい
る。Next, the silicon nitride film 1 used for the selective oxidation.
066 and the underlying pad oxide film 1067 are removed,
After cleaning the exposed Si surface, a gate oxide film 1022 is formed by thermal oxidation. Further, PolySi and W (tungsten) are continuously deposited, and thereafter, a gate electrode composed of p + -type polysilicon, W 1 -X Si X and W is formed from the W surface by ion implantation of boron and annealing.
In this type of transistor operation, since the corresponding gate-to-gate distance is 0.1 μm, the channel potential is controlled entirely by the gate potential and turned on.
-OFF. Therefore, conventional MOS
Although the threshold value is lower than that of the FET, the p + layer 1068 raises the threshold value. Further, the upper part of the gate electrode is made of W metal 1069 to realize the low resistance of the word line.
【０２４７】このゲート電極をパターニング後、このゲ
ートをマスクにｎ+ 層を拡散し、ソース層１０３０、ド
レイン層１０１７を形成する。After patterning this gate electrode, the n + layer is diffused using this gate as a mask to form a source layer 1030 and a drain layer 1017.
【０２４８】次に図６７に示すように、層間絶縁層１０
１５が平坦化し形成される。この平坦化はたとえばテト
ラエチルオルソシリケート（ＴＥＯＳ）の堆積とエッチ
バックとを組み合わすことによって実現できる。Next, as shown in FIG. 67, the interlayer insulating layer 10 is formed.
15 is flattened and formed. This planarization can be accomplished, for example, by combining tetraethyl orthosilicate (TEOS) deposition and etch back.
【０２４９】次に、図６８に示すようにソース領域１０
３０のみコンタクト穴１０７０をあける。このコンタク
ト穴のみＳｉ表面が露出しており、ＬＰＣＶＤでこのコ
ンタクト穴の領域のみｐ+ 層４００Å〜８００Åを形成
する。その後、電源用及びビット線用配線を成膜し、パ
ターニングし、パシベーション膜を形成し、本セル構造
が形成される。本図に示す通り、電源の取り出しは、ｎ
+ ドレイン領域：１０１７より取り出され、これはこの
ドレイン領域左右にあるメモリセル２つ分を共有してい
るものである。Next, as shown in FIG. 68, the source region 10
Only 30 is provided with a contact hole 1070. The Si surface is exposed only in this contact hole, and p + layers 400Å to 800Å are formed only in the region of this contact hole by LPCVD. Then, power supply and bit line wirings are formed, patterned, and a passivation film is formed to form the present cell structure. As shown in this figure, the
+ Drain region: Taken out from 1017, which shares two memory cells on the left and right sides of this drain region.
【０２５０】この説明においては、ｎ型ＭＯＳＦＥＴに
対して説明したが、ｐ型ＭＯＳＦＥＴに対しても導電型
を考慮し、同様の工程で作製可能なので説明は省略す
る。したがって周辺回路はｎ型ＭＯＳＦＥＴとｐ型ＭＯ
ＳＦＥＴより成るＣＭＯＳ構成により作製できる。In this description, the n-type MOSFET has been described, but the p-type MOSFET can be manufactured in the same process in consideration of the conductivity type, and therefore the description thereof will be omitted. Therefore, the peripheral circuits are n-type MOSFET and p-type MO.
It can be manufactured by a CMOS structure including SFET.
【０２５１】以上、説明したように本発明の実施例はｐ
ｎ接合の破壊、非破壊状態により、導通、非導通状態を
形成し、従来のＤＲＡＭやＥ2 ＰＲＯＭと異なり、わず
かな蓄積されたチャージを読出す方式ではないため、微
細化が進んだ場合でも高Ｓ／Ｎの読出しが可能になる。
又、この読出しには新構造のトランジスタを採用し、微
細でかつ高い駆動能力特性をもっているため、高集積、
高速読出しが実現できる。As described above, the embodiment of the present invention is p
Unlike the conventional DRAM or E 2 PROM, which is conductive or non-conductive depending on the breakdown or non-destructive state of the n-junction, it is not a method of reading a small amount of accumulated charge. High S / N can be read.
In addition, a transistor with a new structure is used for this reading, and because it has a fine and high driving ability characteristic, it is highly integrated,
High-speed reading can be realized.
【０２５２】さらに、２メモリセルで１電源を有する形
のメモリセル構造をとっているため、さらなる高集積化
が実現できる。Further, since the memory cell structure is such that there are two memory cells and one power source, further high integration can be realized.
【０２５３】（実施例１６）次に本発明の実施例１６に
ついて図６９を用いて説明する。図５８と同等の箇所に
関しては同一番号で示し説明は省略する。Example 16 Next, Example 16 of the present invention will be described with reference to FIG. The same parts as those in FIG. 58 are indicated by the same numbers and the description thereof is omitted.
【０２５４】実施例１５の構成と異なる点は、図６９に
示されるようにメモリセルの電源の取り出しを電源ライ
ン１００３の左右に配置し、２メモリセルで１電源ライ
ンを有する構造から、４メモリセルで１電源ラインを有
する構造に変えた点である。The difference from the structure of the fifteenth embodiment is that, as shown in FIG. 69, the power supply for the memory cells is arranged on the right and left sides of the power supply line 1003, and two memory cells have one power supply line. The point is that the cell is changed to a structure having one power supply line.
【０２５５】したがって今までセル個数が２ｎ個に対し
て電源ライン１ラインを配置していたものがセル個数が
４ｎ個に対して電源ライン１ラインを配置すれば良く、
電源ラインに必要とした配線を省くことが可能となる。
これにより、このメモリセルの小チップ化、高集積化が
実現できる。また、ここでの電源ライン１００３、１０
０３′はＡ１系配線で形成されており、本メモリセルの
配線抵抗も十分低くできる。Therefore, one power supply line is arranged for 2n cells, but one power line may be arranged for 4n cells.
It is possible to omit the wiring required for the power supply line.
As a result, the memory cell can be made smaller and highly integrated. Also, the power supply lines 1003, 10 here
Reference numeral 03 'is formed of an A1 system wiring, and the wiring resistance of this memory cell can be made sufficiently low.
【０２５６】（実施例１７）次に本発明の実施例１７に
ついて図７０乃至図７２を用いて説明する。図５８及び
図６２と同等の箇所については同一番号で示し、説明は
省略する。Example 17 Next, Example 17 of the present invention will be described with reference to FIGS. 70 to 72. 58 and 62 are denoted by the same reference numerals, and description thereof will be omitted.
【０２５７】ここで、１０８０は電源ラインのＡ１系配
線、１０８１は基板ｎ+ 層とのコンタクト部、１０８２
は基板ｎ+ 層と電源ラインであるＡ１系配線とのコンタ
クト部、１０８３は基板上に形成されたＳｉ酸化膜であ
る。１０８４は基板に形成されたｎ+ 層である。Here, 1080 is an A1 system wiring of the power supply line, 1081 is a contact portion with the substrate n + layer, and 1082.
Is a contact portion between the substrate n + layer and the A1 system wiring which is the power supply line, and 1083 is a Si oxide film formed on the substrate. Reference numeral 1084 is an n + layer formed on the substrate.
【０２５８】本実施例においては図７０、図７２に示す
ように電源ライン１００３はｎ+ 層１０８４により形成
され、最終的にコンタクト１０８２によりＡ１配線に引
き出される。ここにおいてｎ+ 層により電源ラインを設
けることにより実施例１のようにＡ１系配線を電源ライ
ンとして設けることが必要がなくなり、そのＡ１配線分
だけパターンレイアウトを省くことができ、高集積化が
可能となる。また任意のメモリセルを１単価として電源
をＡ１系配線で引き出すことが可能となり、パターン設
計の自由度を増すことができる。In this embodiment, as shown in FIGS. 70 and 72, the power supply line 1003 is formed by the n + layer 1084, and finally drawn out to the A1 wiring by the contact 1082. By providing the power supply line by the n + layer here, it is not necessary to provide the A1 system wiring as the power supply line as in the first embodiment, and the pattern layout can be omitted by the amount corresponding to the A1 wiring, and high integration is possible. Becomes In addition, it becomes possible to draw out the power source by the A1 system wiring with an arbitrary memory cell as one unit price, and the degree of freedom in pattern design can be increased.
【０２５９】さらに、図７２に示すようにドレイン領域
１０１７にＡ１配線を接続し、電源ラインに接続するこ
とも可能である。本図の場合、電源ライン１０１８は酸
化膜１０８３の存在により配線容量が低減でき、および
配線抵抗を低減させることができ、メモリトランジスタ
の高速化が実現できる。Further, as shown in FIG. 72, it is possible to connect the A1 wiring to the drain region 1017 and connect it to the power supply line. In the case of this figure, the power supply line 1018 can reduce the wiring capacitance and the wiring resistance due to the presence of the oxide film 1083, and the speedup of the memory transistor can be realized.
【０２６０】（実施例１８）次に、本発明実施例１８に
ついて図７３を用いて説明する。図６２と同等の箇所に
ついては同一記号で示し、説明は省略する。(Embodiment 18) Next, an embodiment 18 of the invention will be described with reference to FIG. The same parts as in FIG. 62 are indicated by the same symbols, and the description thereof will be omitted.
【０２６１】ここで、１０８１は基板ｎ+ 層とのコンタ
クト部、１０８４は基板に形成されたｎ+ 層、１０８５
は電源ラインに通じるＡ１配線、１０８６は電源ライン
のＡ１系配線である。１０８７はメモリセルドレインと
電源ラインＡ１とのコンタクト部。Here, 1081 is a contact portion with the substrate n + layer, 1084 is an n + layer formed on the substrate, and 1085.
Is an A1 wiring leading to the power supply line, and 1086 is an A1 system wiring of the power supply line. Reference numeral 1087 is a contact portion between the memory cell drain and the power supply line A1.
【０２６２】本実施例においては、図７３に示すように
メモリセルのドレイン部１０１７はＡ１系金属によって
埋め込まれ、最終的に電源ライン１０８６に引き出され
る。本実施例の特徴は、各メモリセルトランジスタの各
々のドレインを共通Ａ１配線で接続し、そのＡ１配線を
電源ラインとして引き出すことにより、電源ラインをＡ
１系配線のみで形成し、それにより電源ラインの配線抵
抗を最小限にすることが可能となったことである。ここ
で特記すべきことは、電源ラインに通じるＡ１配線１０
８５、及び電源ラインのＡ１配線を形成するとき、ジメ
チルアルミニウムハイドライドとＨ2 とを用いたＣＶＤ
法を使用し、Ａ１系配線材料を埋め込んで配線形成して
いる点である。In the present embodiment, as shown in FIG. 73, the drain portion 1017 of the memory cell is filled with A1 system metal and finally drawn out to the power supply line 1086. The feature of this embodiment is that the drains of the memory cell transistors are connected by a common A1 wiring, and the A1 wiring is pulled out as a power supply line to connect the power supply line to the A
It is possible to minimize the wiring resistance of the power supply line by using only the 1-system wiring. What should be noted here is that the A1 wiring 10 connected to the power supply line
85 and CVD using dimethyl aluminum hydride and H 2 when forming the A1 wiring of the power supply line
That is, the wiring is formed by embedding an A1 system wiring material by using the method.
【０２６３】以上のように電源ライン形成時にＡ１−Ｃ
ＶＤ技術を使用することにより、電源ラインの配線抵抗
を最小限にとどめることが可能となり、メモリセルトラ
ンジスタの高速化が実現できる。As described above, when the power supply line is formed, A1-C
By using the VD technique, the wiring resistance of the power supply line can be minimized, and the speed of the memory cell transistor can be increased.
【０２６４】以上説明した実施例１５〜１８によれば、
ｐｎ接合等メモリ要素の破壊、非破壊状態により導通、
非導通状態を形成し、高いＳ／Ｎで書き込まれた信号を
読み出すことができ、低エラーレート、信頼性の高いメ
モリが実現できる。According to Examples 15 to 18 described above,
Conduction due to destruction or non-destruction of memory elements such as pn junction
A non-conductive state can be formed, a signal written with a high S / N can be read, and a memory with a low error rate and high reliability can be realized.
【０２６５】さらに、電源ラインを複数のメモリセルト
ランジスタで共通化することにより、また配線材料に低
抵抗の材料を使用することにより、本メモリの高集積
化、高速化が実現できる効果を有する。Furthermore, by making the power supply line common to a plurality of memory cell transistors and using a low resistance material for the wiring material, there is an effect that high integration and high speed operation of the present memory can be realized.
【図１】従来の半導体メモリの一例を説明する為の模式
図である。FIG. 1 is a schematic diagram for explaining an example of a conventional semiconductor memory.
【図２】従来の半導体メモリの別の例を説明する為の模
式図である。FIG. 2 is a schematic diagram for explaining another example of a conventional semiconductor memory.
【図３】従来のトランジスタの一例を説明する為の模式
的断面図である。FIG. 3 is a schematic cross-sectional view for explaining an example of a conventional transistor.
【図４】従来のトランジスタの一例を説明する為の模式
的斜視図である。FIG. 4 is a schematic perspective view for explaining an example of a conventional transistor.
【図５】従来のトランジスタの一例を説明する為の模式
的上面図である。FIG. 5 is a schematic top view for explaining an example of a conventional transistor.
【図６】従来のトランジスタの一例を説明する為の模式
的断面図である。FIG. 6 is a schematic cross-sectional view for explaining an example of a conventional transistor.
【図７】従来のトランジスタの一例を説明する為の模式
的断面図である。FIG. 7 is a schematic cross-sectional view for explaining an example of a conventional transistor.
【図８】本発明の参考例１による半導体メモリの模式的
上面図である。FIG. 8 is a schematic top view of a semiconductor memory according to a first reference example of the present invention.
【図９】図８におけるＸ1 Ｘ1 ′線による模式的断面で
ある。9 is a schematic cross section taken along line X 1 X 1 ′ in FIG.
【図１０】図８におけるＸ2 Ｘ2 ′線による模式的断面
である。10 is a schematic cross section taken along line X 2 X 2 ′ in FIG.
【図１１】図８におけるＸ3 Ｘ3 ′線による模式的断面
である。11 is a schematic cross section taken along line X 3 X 3 ′ in FIG.
【図１２】図８におけるＹＹ′線による模式的断面であ
る。FIG. 12 is a schematic cross section taken along line YY ′ in FIG.
【図１３】参考例１による半導体メモリの回路構成図で
ある。FIG. 13 is a circuit configuration diagram of a semiconductor memory according to a reference example 1.
【図１４】参考例１による半導体メモリの製造工程を説
明する為の模式図である。FIG. 14 is a schematic view for explaining the manufacturing process of the semiconductor memory according to the first reference example.
【図１５】参考例１による半導体メモリの製造工程を説
明する為の模式図である。FIG. 15 is a schematic diagram for explaining a manufacturing process of the semiconductor memory according to the first reference example.
【図１６】参考例１による半導体メモリの製造工程を説
明する為の模式図である。FIG. 16 is a schematic diagram for explaining a manufacturing process of the semiconductor memory according to the first reference example.
【図１７】参考例１による半導体メモリの製造工程を説
明する為の模式図である。FIG. 17 is a schematic diagram for explaining a manufacturing process of the semiconductor memory according to the first reference example.
【図１８】参考例１による半導体メモリの製造工程を説
明する為の模式図である。FIG. 18 is a schematic view for explaining the manufacturing process of the semiconductor memory according to the first reference example.
【図１９】本発明の参考例２による半導体メモリの模式
的断面図である。FIG. 19 is a schematic cross-sectional view of a semiconductor memory according to Reference Example 2 of the present invention.
【図２０】参考例２による半導体メモリの模式的断面図
である。20 is a schematic cross-sectional view of a semiconductor memory according to Reference Example 2. FIG.
【図２１】参考例２による半導体メモリの模式的断面図
である。FIG. 21 is a schematic cross-sectional view of a semiconductor memory according to Reference Example 2.
【図２２】参考例２による半導体メモリの模式的断面図
である。22 is a schematic cross-sectional view of a semiconductor memory according to Reference Example 2. FIG.
【図２３】本発明の参考例３による半導体メモリの模式
的断面図である。FIG. 23 is a schematic cross-sectional view of a semiconductor memory according to Reference Example 3 of the present invention.
【図２４】本発明の参考例４による半導体メモリの模式
的上面図である。FIG. 24 is a schematic top view of a semiconductor memory according to Reference Example 4 of the present invention.
【図２５】図２４におけるＸ1 Ｘ1 ′線による模式的断
面である。25 is a schematic cross section taken along line X 1 X 1 ′ in FIG.
【図２６】図２４におけるＹ1 Ｙ1 ′線による模式的断
面である。26 is a schematic cross section taken along line Y 1 Y 1 ′ in FIG.
【図２７】本発明の参考例５による半導体メモリの模式
的上面図である。FIG. 27 is a schematic top view of a semiconductor memory according to Reference Example 5 of the present invention.
【図２８】図２７におけるＸ1 Ｘ1 ′線による模式的断
面である。28 is a schematic cross section taken along line X 1 X 1 ′ in FIG.
【図２９】図２７におけるＸ3 Ｘ3 ′線による模式的断
面である。29 is a schematic cross section taken along line X 3 X 3 ′ in FIG.
【図３０】本発明の参考例６による半導体装置の製造工
程を説明する為の模式図である。FIG. 30 is a schematic diagram for explaining a manufacturing process for a semiconductor device according to Reference Example 6 of the present invention.
【図３１】参考例６による半導体装置の製造工程を説明
する為の模式図である。FIG. 31 is a schematic view for explaining the manufacturing process for the semiconductor device according to the reference example 6.
【図３２】本発明の実施例１によるトランジスタの模式
的上面図である。FIG. 32 is a schematic top view of the transistor according to the first embodiment of the present invention.
【図３３】本発明の実施例１によるトランジスタの模式
的断面図である。FIG. 33 is a schematic cross-sectional view of the transistor according to the first embodiment of the present invention.
【図３４】実施例１によるトランジスタの製造工程を説
明する為の模式図である。FIG. 34 is a schematic view for explaining the manufacturing process of the transistor according to the first embodiment.
【図３５】実施例２によるトランジスタの模式的断面図
である。FIG. 35 is a schematic cross-sectional view of the transistor according to the second embodiment.
【図３６】実施例３によるトランジスタの模式的断面図
である。FIG. 36 is a schematic cross-sectional view of a transistor according to Example 3.
【図３７】本発明の実施例４による半導体装置の模式的
上面図である。FIG. 37 is a schematic top view of a semiconductor device according to a fourth embodiment of the present invention.
【図３８】本発明の実施例４による半導体装置の模式的
断面図である。FIG. 38 is a schematic sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図３９】本発明の実施例５による半導体メモリの回路
構成図である。FIG. 39 is a circuit configuration diagram of a semiconductor memory according to a fifth embodiment of the present invention.
【図４０】実施例５による半導体メモリの模式的断面図
である。FIG. 40 is a schematic sectional view of a semiconductor memory according to a fifth embodiment.
【図４１】実施例６による半導体メモリの上面図であ
る。FIG. 41 is a top view of the semiconductor memory according to the sixth embodiment.
【図４２】実施例６による半導体メモリの断面図であ
る。FIG. 42 is a sectional view of the semiconductor memory according to the sixth embodiment.
【図４３】実施例６による半導体メモリの断面図であ
る。FIG. 43 is a sectional view of a semiconductor memory according to a sixth embodiment.
【図４４】本発明による半導体メモリの一例を示す回路
構成図である。FIG. 44 is a circuit configuration diagram showing an example of a semiconductor memory according to the present invention.
【図４５】本発明の実施例７による半導体メモリの模式
的断面図である。FIG. 45 is a schematic sectional view of a semiconductor memory according to Example 7 of the present invention.
【図４６】本発明の実施例８による半導体装置の製造方
法を説明する為の模式的断面図である。FIG. 46 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device according to the eighth embodiment of the present invention.
【図４７】実施例８による半導体装置の模式的断面図で
ある。FIG. 47 is a schematic cross-sectional view of a semiconductor device according to Example 8.
【図４８】実施例８による半導体装置の模式的上面図で
ある。48 is a schematic top view of the semiconductor device according to Example 8. FIG.
【図４９】実施例８による半導体装置の模式的断面図で
ある。FIG. 49 is a schematic cross-sectional view of a semiconductor device according to Example 8.
【図５０】実施例８による半導体装置の模式的断面図で
ある。FIG. 50 is a schematic cross-sectional view of a semiconductor device according to Example 8.
【図５１】実施例９による半導体装置の製造工程を説明
する為の模式図である。FIG. 51 is a schematic view for explaining the manufacturing process for the semiconductor device according to the ninth embodiment.
【図５２】本発明の実施例１０による半導体装置の製造
工程を説明する為の模式図である。FIG. 52 is a schematic view for explaining the manufacturing process for the semiconductor device according to the tenth embodiment of the present invention.
【図５３】実施例１０による半導体装置の模式的上面図
である。53 is a schematic top view of the semiconductor device according to Example 10. FIG.
【図５４】実施例１１による半導体装置の製造工程を説
明する為の模式図である。FIG. 54 is a schematic view for explaining the manufacturing process for the semiconductor device according to the eleventh embodiment.
【図５５】実施例１２による半導体装置の模式的上面図
である。55 is a schematic top view of the semiconductor device according to Example 12; FIG.
【図５６】本発明の実施例１３による半導体装置の模式
的上面図である。FIG. 56 is a schematic top view of a semiconductor device according to Example 13 of the present invention.
【図５７】本発明の実施例１４による半導体装置を説明
する為の模式図である。FIG. 57 is a schematic diagram for explaining a semiconductor device according to a fourteenth embodiment of the present invention.
【図５８】本発明の実施例１５による半導体メモリの模
式的上面図である。FIG. 58 is a schematic top view of the semiconductor memory according to example 15 of the present invention.
【図５９】図５８におけるＸ1 Ｘ1 ′線による模式的断
面である。59 is a schematic cross section taken along line X 1 X 1 ′ in FIG.
【図６０】図５８におけるＸ2 Ｘ2 ′線による模式的断
面である。FIG. 60 is a schematic cross section taken along line X 2 X 2 ′ in FIG.
【図６１】図５８におけるＸ3 Ｘ3 ′線による模式的断
面である。61 is a schematic cross section taken along line X 3 X 3 ′ in FIG.
【図６２】図５８におけるＹＹ′線による模式的断面で
ある。FIG. 62 is a schematic cross section taken along line YY ′ in FIG. 58.
【図６３】実施例１５による半導体メモリの回路構成図
である。FIG. 63 is a circuit configuration diagram of a semiconductor memory according to a fifteenth embodiment.
【図６４】実施例１５による半導体メモリの製造工程を
説明する為の模式図である。FIG. 64 is a schematic view for explaining the manufacturing process of the semiconductor memory according to the fifteenth embodiment.
【図６５】実施例１６による半導体メモリの製造工程を
説明する為の模式図である。FIG. 65 is a schematic view for explaining the manufacturing process of the semiconductor memory according to the sixteenth embodiment.
【図６６】実施例１６による半導体メモリの製造工程を
説明する為の模式図である。FIG. 66 is a schematic view for explaining the manufacturing process of the semiconductor memory according to the sixteenth embodiment.
【図６７】実施例１６による半導体メモリの製造工程を
説明する為の模式図である。FIG. 67 is a schematic view for explaining the manufacturing process of the semiconductor memory according to the sixteenth embodiment.
【図６８】実施例１６による半導体メモリの製造工程を
説明する為の模式図である。FIG. 68 is a schematic view for explaining the manufacturing process of the semiconductor memory according to the sixteenth embodiment.
【図６９】本発明の実施例１６による半導体メモリの模
式的上面図である。FIG. 69 is a schematic top view of a semiconductor memory according to Example 16 of the present invention.
【図７０】本発明の実施例１７による半導体メモリの模
式的上面図である。70 is a schematic top view of the semiconductor memory according to Example 17 of the present invention. FIG.
【図７１】実施例１７による半導体メモリの模式的断面
図である。71 is a schematic cross-sectional view of a semiconductor memory according to Example 17. FIG.
【図７２】実施例１７による半導体メモリの模式的断面
図である。72 is a schematic sectional view of the semiconductor memory according to the seventeenth embodiment. FIG.
【図７３】本発明の実施例１８による半導体装置の模式
的断面図である。FIG. 73 is a schematic sectional view of a semiconductor device according to Example 18 of the present invention.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４３１ 8831−4Ｍ 27/115 29/784 29/788 29/792 8225−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｘ ３７１ (72)発明者 光地 哲伸 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内 (72)発明者 宮脇 守 東京都大田区下丸子３丁目30番２号キヤノ ン株式会社内─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 5 Identification code Internal reference number FI Technical display location H01L 27/10 431 8831-4M 27/115 29/784 29/788 29/792 8225-4M H01L 29 / 78 301 X 371 (72) Inventor Tetsunobu Mitsuchi 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Inc. (72) Inventor Mamoru Miyawaki 3-30-2 Shimomaruko, Ota-ku, Tokyo Canon Within the corporation
Claims (14)
たチャネル領域と、前記チャネル領域に対してゲート絶
縁膜を介して設けられたゲート電極と、前記チャネル領
域に接して設けられた該チャネル領域と同じ導電型で且
つ該チャネル領域より不純物濃度の高い半導体領域とを
有し、前記ゲート電極は互いに対向する２つの対向部分
を少なくとも有しており、前記複数の主電極領域が下地
絶縁層上に設けられ、前記半導体領域が所定の電位に保
持された状態で動作する、絶縁ゲート型トランジスタ。1. A plurality of main electrode regions, a channel region provided between the main electrode regions, a gate electrode provided on the channel region via a gate insulating film, and a gate electrode provided in contact with the channel region. A semiconductor region having the same conductivity type as the channel region and having an impurity concentration higher than that of the channel region, the gate electrode has at least two facing portions facing each other, and the plurality of main electrode regions are ground insulating layers. An insulated gate transistor which is provided on a layer and operates in a state where the semiconductor region is held at a predetermined potential.
たチャネル領域と、前記チャネル領域に対してゲート絶
縁膜を介して設けられたゲート電極と、前記チャネル領
域に接して設けられた該チャネル領域と同じ導電型で且
つ該チャネル領域より不純物濃度の高い半導体領域とを
有し、前記ゲート電極は互いに対向する２つの対向部分
を少なくとも有しており、前記複数の主電極領域が下地
絶縁層上に設けられ、前記半導体領域が所定の電位に保
持された状態で動作する絶縁ゲート型トランジスタと、 前記主電極領域の一方に設けられた電気的に破壊可能な
メモリ要素と、 を具備することを特徴とする半導体装置。2. A plurality of main electrode regions, a channel region provided between the main electrode regions, a gate electrode provided on the channel region via a gate insulating film, and a gate electrode provided in contact with the channel region. A semiconductor region having the same conductivity type as the channel region and having an impurity concentration higher than that of the channel region, the gate electrode has at least two facing portions facing each other, and the plurality of main electrode regions are ground insulating layers. An insulated gate transistor provided on a layer and operating in a state in which the semiconductor region is held at a predetermined potential; and an electrically destructible memory element provided in one of the main electrode regions. A semiconductor device characterized by the above.
報の記憶を行うことを特徴とする請求項２に記載の半導
体装置。3. The semiconductor device according to claim 2, wherein information is stored by destroying the memory element.
記主電極領域と前記チャネル領域とを結ぶ方向に沿った
少なくとも４つの面を囲んでいることを特徴とする請求
項２に記載の半導体装置。4. The semiconductor device according to claim 2, wherein the gate electrode and the semiconductor region surround at least four surfaces along a direction connecting the main electrode region and the channel region. .
域と対向する側には、該チャネル領域と同じ導電型で且
つ該チャネル領域より不純物濃度の高い第２の半導体領
域が設けられていることを特徴とする請求項２に記載の
半導体装置。5. A second semiconductor region having the same conductivity type as that of the channel region and having an impurity concentration higher than that of the channel region is provided on a side facing the semiconductor region with the channel region interposed therebetween. The semiconductor device according to claim 2, wherein the semiconductor device is a semiconductor device.
間に前記主電極領域と同じ導電型で且つ該主電極領域よ
り不純物濃度の低い第３の半導体領域が設けられている
ことを特徴とする請求項２に記載の半導体装置。6. A third semiconductor region having the same conductivity type as that of the main electrode region and a lower impurity concentration than that of the main electrode region is provided between the main electrode region and the channel region. The semiconductor device according to claim 2.
ドレイン方向に長く配設されていることを特徴とする請
求項２に記載の半導体装置。7. The power source wiring is a source of the transistor.
The semiconductor device according to claim 2, wherein the semiconductor device is arranged long in the drain direction.
・ドレイン方向と交差する方向に長く配設されているこ
とを特徴とする請求項１に記載の半導体装置。8. The semiconductor device according to claim 1, wherein the power supply wiring is long in a direction crossing the source / drain direction of the transistor.
出させる開孔と該開孔の口径よりも大きな凹部とを有す
る絶縁領域を形成し、該開孔内及び該凹部内に単結晶半
導体領域を形成し、該単結晶半導体領域の少なくとも一
部を活性領域とする半導体素子を形成することを特徴と
する半導体装置の製造方法。9. An insulating region having an opening for exposing the surface of the base and a recess having a diameter larger than that of the opening is formed on the single crystal semiconductor base, and the single crystal is formed in the opening and in the recess. A method of manufacturing a semiconductor device, comprising forming a semiconductor region and forming a semiconductor element having at least a part of the single crystal semiconductor region as an active region.
出した単結晶半導体基体表面をシードとする気相エピタ
キシャル成長法により形成することを特徴とする請求項
９に記載の半導体装置の製造方法。10. The method of manufacturing a semiconductor device according to claim 9, wherein the semiconductor region is formed by a vapor phase epitaxial growth method using a surface of the single crystal semiconductor substrate exposed from the opening as a seed.
部内に非単結晶半導体領域を形成し、固相エピタキシャ
ル成長法により形成することを特徴とする請求項１１に
記載の半導体装置の製造方法。11. The manufacturing of a semiconductor device according to claim 11, wherein the semiconductor region is formed by a solid phase epitaxial growth method by forming a non-single crystal semiconductor region in the opening and the recess. Method.
設けられたチャネル領域と、前記チャネル領域に対して
ゲート絶縁膜を介して設けられたゲート電極と、前記チ
ャネル領域に接して設けられた該チャネル領域と同じ導
電型で且つ該チャネル領域より不純物濃度の高い半導体
領域とを有し、前記ゲート電極は互いに対向する２つの
対向部分を少なくとも有しており、前記ソース及びドレ
イン領域が絶縁層上に設けられ前記半導体領域が所定の
電位に保持された状態で動作する絶縁ゲート型トランジ
スタが複数設けられ、前記ソース領域に電気的に破壊可
能なメモリ要素が設けられており、前記ドレイン領域が
前記複数のトランジスタにおいて共通に構成されている
ことを特徴とする半導体装置。12. A source and drain region, a channel region provided between the source and drain regions, a gate electrode provided to the channel region via a gate insulating film, and the channel provided in contact with the channel region. A semiconductor region having the same conductivity type as that of the region and having an impurity concentration higher than that of the channel region, the gate electrode has at least two facing portions facing each other, and the source and drain regions are formed on an insulating layer. A plurality of insulated gate transistors that are provided and operate in a state where the semiconductor region is held at a predetermined potential are provided, an electrically destructible memory element is provided in the source region, and the drain region has a plurality of A semiconductor device in which the transistors are commonly configured.
と、それらの間にある第１のチャネル領域と、該第１の
チャネル領域に対して第１のゲート絶縁膜を介して設け
られた第１のゲート電極と、第３主電極領域と、第２及
び第３主電極領域間にある第２のチャネル領域と、該第
２のチャネル領域に対して第２のゲート絶縁膜を介して
設けられた第２のゲート電極と、を有し、 前記第１、第２、第３主電極領域と第１、第２チャネル
領域とが半導体基板表面部分に設けられた半導体島領域
に形成され、前記第１及び第２のゲート電極はそれぞれ
前記第１及び第２のチャネル領域を挟持する対向部分を
有しているトランジスタを具備することを特徴とする半
導体装置。13. A first main electrode region, a second main electrode region, a first channel region between them, and a first gate insulating film with respect to the first channel region. A first gate electrode, a third main electrode region, a second channel region between the second and third main electrode regions, and a second gate insulating film for the second channel region. A second gate electrode provided through the semiconductor island region provided on the surface portion of the semiconductor substrate, and the first, second and third main electrode regions and the first and second channel regions are provided on the semiconductor island region. A semiconductor device comprising the transistor having the first and second gate electrodes formed and having opposing portions sandwiching the first and second channel regions, respectively.
数設けられており、所定の行の前記第１のゲート電極を
共通に接続する第１行線と、所定の行の前記第２のゲー
ト電極を共通に接続する第２行線と、所定の列の前記第
２主電極領域を共通に接続する第１列線と、所定の列の
第１及び第３主電極領域を共通に接続する第２列線と、
を有する請求項１３に記載の半導体装置。14. A plurality of the transistors are provided in a matrix, and a first row line commonly connecting the first gate electrodes of a predetermined row and a second gate electrode of a predetermined row are common. To a second row line, a first column line that commonly connects the second main electrode regions of a predetermined column, and a second column that commonly connects the first and third main electrode regions of a predetermined column. Lines and,
The semiconductor device according to claim 13, further comprising:
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