JPH05166752A - Method for forming titanium silicide layer - Google Patents
Method for forming titanium silicide layerInfo
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- JPH05166752A JPH05166752A JP35399691A JP35399691A JPH05166752A JP H05166752 A JPH05166752 A JP H05166752A JP 35399691 A JP35399691 A JP 35399691A JP 35399691 A JP35399691 A JP 35399691A JP H05166752 A JPH05166752 A JP H05166752A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体基板上にチタン
シリサイド層を形成する方法に関する。FIELD OF THE INVENTION The present invention relates to a method for forming a titanium silicide layer on a semiconductor substrate.
【０００２】[0002]
【従来の技術】近年、０．３５ミクロンレベル以下のデ
ザインルールによる半導体装置の製造技術の確立が進め
られている。このような半導体装置においては、トラン
ジスタのソース／ドレイン領域の接合深さが更に浅くな
るために種々の問題が生じているが、その１つにソース
／ドレイン領域のシート抵抗の増大が挙げられる。2. Description of the Related Art In recent years, the establishment of a semiconductor device manufacturing technique based on a design rule of 0.35 micron level or less has been promoted. In such a semiconductor device, various problems occur because the junction depth of the source / drain regions of the transistor becomes shallower. One of them is an increase in sheet resistance of the source / drain regions.
【０００３】ソース／ドレイン領域を配線として用いる
例えばＡＳＩＣ等の半導体装置では、ソース／ドレイン
領域における配線抵抗を低抵抗化する必要がある。ソー
ス／ドレイン領域におけるシート抵抗及びコンタクト抵
抗が増加することに対処するために、ゲートアレイ等に
おいて接続孔を多数開口して、接続孔の内部に堆積させ
た金属配線材料とソース／ドレイン領域との接触面積を
大きくし、これらの抵抗値を低くする方法が取られてい
る。In a semiconductor device such as an ASIC that uses the source / drain regions as wiring, it is necessary to reduce the wiring resistance in the source / drain regions. In order to deal with the increase in sheet resistance and contact resistance in the source / drain regions, a large number of connection holes are formed in the gate array or the like, and the metal wiring material deposited inside the connection holes and the source / drain regions are A method of increasing the contact area and reducing the resistance value of these is taken.
【０００４】しかしながら、このような方法は半導体素
子の微細化を妨げる結果となる。そのため、ソース／ド
レイン領域に選択的にシリサイドを形成する所謂サリサ
イド（SALICIDE, Self-Aligned-Silicide）化プロセス
の研究が盛んに行われている。例えば「Characterizati
on and Implementation of Self-Aligned TiSi2 in Sub
micrometer CMOS Technology」, N. S. Parekh, et al,
IEEE Transactions on Electron Device, Vol 38, No.
2, February, 1991 （以下、文献−１という）を参照
のこと。サリサイド化に用いられるシリサイドとして
は、シリサイド中最も抵抗率の低いＴｉＳｉ2が有望と
考えられている。However, such a method hinders miniaturization of semiconductor devices. Therefore, a so-called salicide (SALICIDE, Self-Aligned-Silicide) process for selectively forming silicide in the source / drain regions has been actively researched. For example, "Characterizati
on and Implementation of Self-Aligned TiSi 2 in Sub
micrometer CMOS Technology ", NS Parekh, et al,
IEEE Transactions on Electron Device, Vol 38, No.
2, February, 1991 (hereinafter referred to as Reference-1). As the silicide used for salicide, TiSi 2 having the lowest resistivity among silicides is considered to be promising.
【０００５】チタンシリサイドを用いた従来のサリサイ
ド化プロセスを、半導体素子の模式的な一部断面図であ
る図４及び図５を参照して説明する。A conventional salicide process using titanium silicide will be described with reference to FIGS. 4 and 5, which are schematic partial sectional views of a semiconductor device.
【０００６】［工程−１０］半導体基板１０に素子分離
領域１２を形成し、ゲート酸化処理を行いゲート酸化膜
１４を形成する。次いで多結晶シリコン１６及びタング
ステンシリサイド（ＷＳｉ2）１８を堆積させた後パタ
ーニングを行い、多結晶シリコン１６及びＷＳｉ2１８
の２層構造から成るゲート電極領域２０を形成する。次
にＬＤＤ（Lightly Doped Drain）構造形成のためのイ
オン注入処理を行い、低濃度の浅いソース／ドレイン領
域２２を形成する。（図４の（Ａ）参照）。[Step-10] An element isolation region 12 is formed on the semiconductor substrate 10, and a gate oxidation process is performed to form a gate oxide film 14. Then, after depositing the polycrystalline silicon 16 and the tungsten silicide (WSi 2 ) 18, patterning is performed to deposit the polycrystalline silicon 16 and the WSi 2 18
Forming a gate electrode region 20 having a two-layer structure. Next, an ion implantation process for forming an LDD (Lightly Doped Drain) structure is performed to form shallow source / drain regions 22 of low concentration. (See FIG. 4A).
【０００７】［工程−２０］次に、全面にシリコン酸化
膜を堆積させた後、シリコン酸化膜をエッチバックする
ことにより、ゲート電極領域２０の側部にシリコン酸化
膜から成るサイドウォール２４を形成する。次いで、イ
オン注入処理を行うことでソース／ドレイン領域２２を
形成し、更に活性化アニール処理を行う（図４の（Ｂ）
参照）。[Step-20] Next, after depositing a silicon oxide film on the entire surface, the silicon oxide film is etched back to form sidewalls 24 of the silicon oxide film on the side portions of the gate electrode region 20. To do. Next, an ion implantation process is performed to form the source / drain regions 22, and an activation annealing process is further performed (FIG. 4B).
reference).
【０００８】［工程−３０］次に、全面にチタン（Ｔ
ｉ）層２８を堆積させる（図４の（Ｃ）参照）。その後
６００゜Ｃ、３０秒間の条件下で熱処理（第１回目の熱
処理）を行い、薄い酸化膜を通してチタン層２８をシリ
サイド化する。この条件下では、一般にチタンはバルク
のシリコン酸化物と反応しない。その後、アンモニア及
び過酸化水素の混合水溶液（アンモニア過水）等で素子
分離領域１２等の上の未反応のチタンを選択的にエッチ
ングして除去する。これによって、ソース／ドレイン領
域２２及びゲート電極領域２０上にチタンシリサイド層
が残される。次いで、８００乃至９００゜Ｃ、３０秒間
の条件下で熱処理（第２回目の熱処理）を行い、安定し
たチタンシリサイド層３０を形成する（図５の（Ａ）参
照）。[Step-30] Next, titanium (T
i) Deposit layer 28 (see FIG. 4C). Thereafter, heat treatment (first heat treatment) is performed under the condition of 600 ° C. for 30 seconds to silicify the titanium layer 28 through a thin oxide film. Under these conditions, titanium generally does not react with bulk silicon oxide. After that, unreacted titanium on the element isolation regions 12 and the like is selectively etched and removed with a mixed aqueous solution of ammonia and hydrogen peroxide (ammonia / hydrogen peroxide mixture) or the like. As a result, the titanium silicide layer is left on the source / drain region 22 and the gate electrode region 20. Then, heat treatment (second heat treatment) is performed under the conditions of 800 to 900 ° C. for 30 seconds to form a stable titanium silicide layer 30 (see FIG. 5A).
【０００９】［工程−４０］その後、全面に層間絶縁層
３４を堆積させ、開口部３６を形成する（図５の（Ｂ）
参照）。これによって、チタンシリサイド層３０の一部
分が露出する。[Step-40] After that, an interlayer insulating layer 34 is deposited on the entire surface to form an opening 36 (FIG. 5B).
reference). As a result, a part of the titanium silicide layer 30 is exposed.
【００１０】［工程−５０］次いで、金属配線材料を堆
積させ、金属配線層（例えば、Ａｌ−１％Ｓｉ／ＴｉＯ
Ｎ／Ｔｉ構造）を形成する。その後、レジストパターニ
ングを行い、ドライエッチングを行うことによって、金
属配線部を形成する（図５の（Ｃ）参照）。尚、図５の
（Ｃ）において、３８はＴｉＯＮ／Ｔｉ層、４０はＡｌ
−１％Ｓｉ層である。こうして、開口部３６内に金属配
線材料が堆積された接続孔が完成する。[Step-50] Next, a metal wiring material is deposited to form a metal wiring layer (for example, Al-1% Si / TiO 2).
N / Ti structure) is formed. After that, resist patterning is performed and dry etching is performed to form a metal wiring portion (see FIG. 5C). In FIG. 5C, 38 is a TiON / Ti layer and 40 is Al.
-1% Si layer. In this way, the connection hole in which the metal wiring material is deposited in the opening 36 is completed.
【００１１】チタンシリサイド層の形成方法として、Ｓ
ＩＴＯＸ（Silicidationthrough oxide）法が、「New S
ilicidation Technology by SITOX (Silicidation Thro
ughOxide) and Its Impact on Sub-half Micron MOS De
vices」, H. Sumi, et al,1990, IEDM Technical Diges
t, pp. 249-252（以下、文献−２という）から知られて
いる。このＳＩＴＯＸ法は、下地の上に５ｎｍ厚さの熱
酸化膜を形成した後、かかる熱酸化膜の上にチタン層を
堆積させる。チタン層は、６５０゜Ｃの第１回目の熱処
理、及び９００゜Ｃの第２回目の熱処理によってシリサ
イド化される。As a method of forming the titanium silicide layer, S
The ITOX (Silicidation through oxide) method is used for "New S
ilicidation Technology by SITOX (Silicidation Thro
ughOxide) and Its Impact on Sub-half Micron MOS De
vices '', H. Sumi, et al, 1990, IEDM Technical Diges
t, pp. 249-252 (hereinafter referred to as Reference-2). In the SITOX method, a thermal oxide film having a thickness of 5 nm is formed on a base, and then a titanium layer is deposited on the thermal oxide film. The titanium layer is silicidized by the first heat treatment at 650 ° C. and the second heat treatment at 900 ° C.
【００１２】[0012]
【発明が解決しようとする課題】このような従来のサリ
サイド化プロセスで作製した半導体装置において、チタ
ンシリサイド層と下地であるシリコンの間のコンタクト
抵抗は１００〜２００Ω程度ある。通常、ＭＯＳトラン
ジスタが作動した場合、ＯＮ電流はチャンネル領域等を
流れるが、図６に示す抵抗が低ければ低い程、トランジ
スタの駆動能力は向上する。それ故、チャンネル抵抗を
Ｒ1、チタンシリサイド層と下地のシリコンとの間のコ
ンタクト抵抗をＲ2、金属配線層とチタンシリサイド層
との間のコンタクト抵抗をＲ3とした場合、Ｒ1、Ｒ2及
びＲ3の値を小さくする必要がある。In the semiconductor device manufactured by such a conventional salicide process, the contact resistance between the titanium silicide layer and the underlying silicon is about 100 to 200Ω. Normally, when the MOS transistor operates, the ON current flows through the channel region or the like. However, the lower the resistance shown in FIG. 6, the higher the driving capability of the transistor. Therefore, if the channel resistance is R 1 , the contact resistance between the titanium silicide layer and the underlying silicon is R 2 , and the contact resistance between the metal wiring layer and the titanium silicide layer is R 3 , then R 1 , R It is necessary to reduce the values of 2 and R 3 .
【００１３】チャンネル幅が０．５μｍ程度の場合、チ
ャンネル抵抗Ｒ1は１ｋΩ程度である。金属配線層とチ
タンシリサイド層との間のコンタクト抵抗Ｒ3は数Ω程
度であり、従って、チャンネル抵抗Ｒ1と比較して無視
できる程度の大きさである。ところが、チタンシリサイ
ド層と下地のシリコン（拡散層）との間のコンタクト抵
抗Ｒ2は、チャンネル抵抗Ｒ1の１／１０以上あり、無視
できないレベルにある。従って、トランジスタの駆動能
力を向上させるためには、チタンシリサイド層と下地の
シリコンとの間のコンタクト抵抗Ｒ2を一層低抵抗化す
る必要がある。When the channel width is about 0.5 μm, the channel resistance R 1 is about 1 kΩ. The contact resistance R 3 between the metal wiring layer and the titanium silicide layer is about several Ω, and is therefore negligible as compared with the channel resistance R 1 . However, the contact resistance R 2 between the titanium silicide layer and the underlying silicon (diffusion layer) is 1/10 or more of the channel resistance R 1 and is at a level that cannot be ignored. Therefore, in order to improve the driving capability of the transistor, it is necessary to further reduce the contact resistance R 2 between the titanium silicide layer and the underlying silicon.
【００１４】上記の従来の方法で形成したチタンシリサ
イド層３０の第２回目の熱処理を９００゜Ｃ以上で行う
と、安定したチタンシリサイド層を形成する事ができ
ず、高抵抗のチタンシリサイド層が形成され、チタンシ
リサイド層と下地の拡散層との間のコンタクト抵抗Ｒ2
を低下させることができない。When the second heat treatment of the titanium silicide layer 30 formed by the above-mentioned conventional method is performed at 900 ° C. or higher, a stable titanium silicide layer cannot be formed and a titanium silicide layer having a high resistance is formed. Contact resistance R 2 formed between the titanium silicide layer and the underlying diffusion layer
Can not be lowered.
【００１５】上記の文献−２に記載されたＳＩＴＯＸ法
によって形成されたチタンシリサイド層は、２回目の熱
処理によって安定したチタンシリサイド層が形成された
後には、１１００゜Ｃ、１０秒間といった高い温度の熱
処理に耐えられる。しかしながら、形成されたチタンシ
リサイド層と下地とのコンタクト抵抗Ｒ2は１００〜２
００Ωと高く、満足できるものではない。The titanium silicide layer formed by the SITOX method described in the above-mentioned Document-2 is heated at a high temperature of 1100 ° C. for 10 seconds after the stable titanium silicide layer is formed by the second heat treatment. Can withstand heat treatment. However, the contact resistance R 2 between the formed titanium silicide layer and the base is 100 to 2
It is as high as 00Ω, which is not satisfactory.
【００１６】従って、本発明の目的は、単結晶シリコン
や拡散層領域又はゲート領域（以下、下地領域ともい
う）上に低抵抗のチタンシリサイド層を形成し、チタン
シリサイド層と下地領域との間のコンタクト抵抗を低減
させ得るチタンシリサイド層の形成方法を提供すること
にある。Therefore, an object of the present invention is to form a low resistance titanium silicide layer on single crystal silicon, a diffusion layer region or a gate region (hereinafter, also referred to as a base region), and to provide a titanium silicide layer between the titanium silicide layer and the base region. Another object of the present invention is to provide a method for forming a titanium silicide layer capable of reducing the contact resistance of the above.
【００１７】[0017]
【課題を解決するための手段】上記の目的は、半導体基
板上にシリコン酸化膜を形成した後、該シリコン酸化膜
上にチタン層を堆積させ、次いで低温度の熱処理を行っ
てチタン層のチタンをシリサイド化し、更に、９００゜
Ｃ以上１１００゜Ｃ以下の高温度の熱処理を行うことを
特徴とするチタンシリサイド層の形成方法によって達成
することができる。The above object is to form a titanium oxide film on a semiconductor substrate, deposit a titanium layer on the silicon oxide film, and then heat-treat it at a low temperature to form a titanium layer containing titanium. Can be silicidized, and a heat treatment at a high temperature of 900 ° C. or more and 1100 ° C. or less can be performed to achieve a titanium silicide layer forming method.
【００１８】シリコン酸化膜は、シリコンの熱酸化、Ｃ
ＶＤ法（例えば条件として、ＳｉＨ4／Ｏ2／Ｎ2＝２５
０／２５０／１００ｓｃｃｍ、圧力１３．３Ｐａ、温度
４２０゜Ｃ）による堆積、ＲＦスパッタ法（例えば条件
として、ＲＦパワー２ｋＷ、圧力０．４Ｐａ）による堆
積等によって形成することができる。The silicon oxide film is formed by thermal oxidation of silicon, C
VD method (for example, as a condition, SiH 4 / O 2 / N 2 = 25
It can be formed by deposition by 0/250/100 sccm, pressure 13.3 Pa, temperature 420 ° C., RF sputtering method (for example, RF power 2 kW, pressure 0.4 Pa).
【００１９】シリコン酸化膜の厚さは１０ｎｍ以下であ
ることが望ましい。厚さが１０ｎｍを越えると、チタン
と下地領域のシリコンとの反応がシリコン酸化膜によっ
て妨害される。また、ＳｉＯ2が分解される前に酸素が
チタン中に拡散し、コンタクト抵抗の低下が図れなくな
る。シリコン酸化膜の厚さが１０ｎｍ以下の場合、チタ
ンはシリコン酸化膜を通して下地領域のシリコンと容易
に反応することができ、シリコン酸化膜のないシリコン
基板上に形成されると同様のチタンシリサイドを形成す
ることができる。The thickness of the silicon oxide film is preferably 10 nm or less. If the thickness exceeds 10 nm, the reaction between titanium and silicon in the underlying region is hindered by the silicon oxide film. Further, oxygen diffuses into titanium before SiO 2 is decomposed, so that the contact resistance cannot be lowered. When the thickness of the silicon oxide film is 10 nm or less, titanium can easily react with the silicon in the underlying region through the silicon oxide film, forming titanium silicide similar to that formed on a silicon substrate without the silicon oxide film. can do.
【００２０】低温度の熱処理は、５００゜Ｃ以上７００
゜Ｃ以下であることが望ましい。５００゜Ｃ未満では、
チタンとシリコンとの反応量が乏しくなるからである。
また、７００゜Ｃを越えると、チタンと素子分離領域等
のＳｉＯ2とが反応してサリサイド化しなくなるからで
ある。熱処理の方法は、ＲＴＡ（Rapid Thermal Anneal
ing）法が望ましい。処理時間は、０．５〜３０秒が好
ましい。Heat treatment at a low temperature is 500 ° C or higher and 700
It is desirable that the temperature is below ° C. Below 500 ° C,
This is because the amount of reaction between titanium and silicon becomes poor.
On the other hand, if the temperature exceeds 700 ° C., titanium reacts with SiO 2 in the element isolation region to prevent salicide. The heat treatment method is RTA (Rapid Thermal Anneal).
ing) method is preferred. The processing time is preferably 0.5 to 30 seconds.
【００２１】高温度の熱処理は、９００゜Ｃ以上１１０
０゜Ｃ以下である必要がある。９００゜Ｃ未満では、チ
タンシリサイド層と下地の間で低コンタクト抵抗を得る
ことができず、また、チタンとシリコンとの反応が均一
に至らないためＴｉＳｉ2のバルクとしてのシート抵抗
が高くなりしかもオーミックコンタクトが非オーミック
性を示すようになるからである。１１００゜Ｃを越える
と、ＴｉＳｉ2が凝集しシート抵抗が１００Ω以上にな
る。熱処理の方法は、ＲＴＡ法が望ましい。処理時間
は、０．５〜３０秒が好ましい。High temperature heat treatment is performed at 900 ° C. or higher 110
It must be 0 ° C or less. If the temperature is less than 900 ° C, a low contact resistance cannot be obtained between the titanium silicide layer and the base, and the reaction between titanium and silicon is not uniform, so that the sheet resistance of TiSi 2 as a bulk becomes high. This is because the ohmic contact becomes non-ohmic. When the temperature exceeds 1100 ° C, TiSi 2 aggregates and the sheet resistance becomes 100Ω or more. The heat treatment method is preferably the RTA method. The processing time is preferably 0.5 to 30 seconds.
【００２２】[0022]
【作用】本発明においては、チタン層の下にシリコン酸
化膜が存在する。これによって、９００゜Ｃ以上の高温
度の熱処理によっても、安定したチタンシリサイド層を
形成することができる。従来のチタンシリサイド形成方
法においては、このようなシリコン酸化膜を形成するこ
とがないため、９００゜Ｃ以上の熱処理を行うと、安定
したチタンシリサイド層を形成することができない。In the present invention, the silicon oxide film exists under the titanium layer. As a result, a stable titanium silicide layer can be formed even by heat treatment at a high temperature of 900 ° C. or higher. In the conventional titanium silicide formation method, since such a silicon oxide film is not formed, a stable titanium silicide layer cannot be formed when heat treatment is performed at 900 ° C. or higher.
【００２３】また、高温度の熱処理を９００゜Ｃ以上で
行うことによって、チタンシリサイド層と下地領域のシ
リコンとの界面に存在する酸素等の汚染物質を昇華させ
ることができ、その結果、かかる界面が滑らかになり、
チタンシリサイド層と下地領域とのコンタクト抵抗の低
下を図ることができる。Further, by performing the high temperature heat treatment at 900 ° C. or higher, the contaminants such as oxygen existing at the interface between the titanium silicide layer and the silicon of the underlying region can be sublimated, and as a result, such interface can be obtained. Becomes smooth,
The contact resistance between the titanium silicide layer and the underlying region can be reduced.
【００２４】[0024]
【実施例】以下、本発明の接続孔の形成方法を、図面を
参照して、実施例に基づき説明する。尚、図面は、半導
体素子の一部断面図を模式的に示している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A method of forming a connection hole according to the present invention will be described below based on embodiments with reference to the drawings. The drawings schematically show a partial cross-sectional view of the semiconductor element.
【００２５】（実施例−１） ［工程−１１０］先に説明した従来のサリサイド化プロ
セスの［工程−１０］と同様に、半導体基板１０に素子
分離領域１２を形成し、ゲート酸化処理を行いゲート酸
化膜１４を形成する。次いで多結晶シリコン１６及びタ
ングステンシリサイド（ＷＳｉ2）１８を堆積させた後
パターニングを行い、多結晶シリコン１６及びＷＳｉ2
１８の２層構造から成るゲート電極領域２０を形成す
る。次にＬＤＤ構造形成のためのイオン注入処理を行
い、低濃度の浅いソース／ドレイン領域２２を形成す
る。（図１の（Ａ）参照）。(Example-1) [Step-110] Similar to [Step-10] of the conventional salicide process described above, the element isolation region 12 is formed in the semiconductor substrate 10, and the gate oxidation process is performed. A gate oxide film 14 is formed. Next, after depositing the polycrystalline silicon 16 and the tungsten silicide (WSi 2 ) 18, patterning is performed to form the polycrystalline silicon 16 and the WSi 2
A gate electrode region 20 having a two-layer structure 18 is formed. Next, an ion implantation process for forming an LDD structure is performed to form low-concentration shallow source / drain regions 22. (See FIG. 1A).
【００２６】［工程−１２０］次に、全面に厚さ約４０
０ｎｍのシリコン酸化膜を堆積させた後、異方性ドライ
エッチングを行うことによって、ゲート電極領域２０の
側部にシリコン酸化膜から成るサイドウォール２４を形
成する。[Step-120] Next, the entire surface has a thickness of about 40.
After depositing a 0 nm silicon oxide film, anisotropic dry etching is performed to form sidewalls 24 made of a silicon oxide film on the sides of the gate electrode region 20.
【００２７】［工程−１２１］次いで、厚さ３ｎｍのシ
リコン膜を全面に堆積させた後、熱酸化によってシリコ
ン酸化膜２６を形成する。熱酸化の条件を、酸素ガス流
量１０リットル／分、温度８５０゜Ｃ、時間５分とする
ことができる。[Step-121] Then, after depositing a silicon film having a thickness of 3 nm on the entire surface, a silicon oxide film 26 is formed by thermal oxidation. The conditions for thermal oxidation can be an oxygen gas flow rate of 10 liters / minute, a temperature of 850 ° C., and a time of 5 minutes.
【００２８】［工程−１３０］次いで、全面に厚さ約３
０ｎｍのチタン（Ｔｉ）層２８を堆積させる（図１の
（Ｂ）参照）。堆積条件を、例えば、ＲＦバイアス−５
０Ｗ、ＤＣスパッタパワー１ｋＷ、Ａｒ流量４０ｓｃｃ
ｍ、圧力０．４Ｐａ、温度２００゜Ｃ、６０ｎｍ／分と
することができる。[Step-130] Next, a thickness of about 3 is applied to the entire surface.
A 0 nm titanium (Ti) layer 28 is deposited (see FIG. 1B). The deposition conditions are, for example, RF bias -5.
0W, DC sputter power 1kW, Ar flow rate 40scc
m, pressure 0.4 Pa, temperature 200 ° C., 60 nm / min.
【００２９】［工程−１３１］その後不活性ガス中で６
５０゜Ｃ、３０秒の条件にて低温度の熱処理であるＲＴ
Ａ（Rapid Thermal Annealing）を行い、チタン層２８
をチタンシリサイド化する。次いで、アンモニア及び過
酸化水素の混合水溶液（アンモニア過水）に１０分間浸
漬してシリサイド化しなかったチタンを選択的にエッチ
ングして除去する。[Step-131] Then, in an inert gas, 6
RT, which is a low temperature heat treatment at 50 ° C for 30 seconds
A (Rapid Thermal Annealing) is performed to form the titanium layer 28.
Is converted to titanium silicide. Then, it is immersed in a mixed aqueous solution of ammonia and hydrogen peroxide (ammonia hydrogen peroxide) for 10 minutes to selectively etch and remove titanium that has not been silicidized.
【００３０】［工程−１３２］次に、窒素ガス等の不活
性ガス中で１０００゜Ｃ、１０秒間の高温度の熱処理を
行う。これによって、低抵抗の安定したチタンシリサイ
ド（ＴｉＳｉ2）層３０が、ソース／ドレイン領域２２
上及びゲート電極領域２０上に形成される。尚、これら
の工程を通じて、チタンシリサイド層３０の表面には、
Ｔｉ−Ｓｉ−ＯX系の薄い酸化膜３２が生成する場合が
ある（図１の（Ｃ）参照）。[Step-132] Next, high temperature heat treatment is performed at 1000 ° C. for 10 seconds in an inert gas such as nitrogen gas. As a result, the stable titanium silicide (TiSi 2 ) layer 30 having a low resistance is formed in the source / drain region 22.
It is formed on the top and the gate electrode region 20. In addition, through these steps, the surface of the titanium silicide layer 30 is
A thin oxide film 32 of Ti—Si—O x system may be formed (see FIG. 1C).
【００３１】［工程−１３３］次いで、イオン注入処理
を行い、ソース／ドレイン領域２２を形成する。[Step-133] Next, an ion implantation process is performed to form the source / drain regions 22.
【００３２】［工程−１４０］その後、ＣＶＤ法にて全
面に厚さ約５００ｎｍのＳｉＯ2から成る層間絶縁層３
４を堆積させる。次いで、窒素ガス中で、１１００゜
Ｃ、１０秒間の条件にて、活性化アニール処理を施す。
これによって、Ｓｉ及びＴｉＳｉ2が活性化されると同
時に、ソース／ドレイン領域２２における不純物が拡散
され、接合領域が形成される。ソース／ドレイン領域２
２上及びゲート電極領域２０上には、選択的に均一なＴ
ｉＳｉ2層が形成され、チタンシリサイド層と下地領域
との間のシート抵抗の低減化（例えば、８オーム／ｓ
ｑ）を実現することができる。[Step-140] After that, the interlayer insulating layer 3 made of SiO 2 and having a thickness of about 500 nm is formed on the entire surface by the CVD method.
4 is deposited. Then, activation annealing is performed in nitrogen gas at 1100 ° C. for 10 seconds.
As a result, Si and TiSi 2 are activated, and at the same time, impurities in the source / drain regions 22 are diffused to form a junction region. Source / drain region 2
2 on the gate electrode region 20 and on the gate electrode region 20.
The iSi 2 layer is formed to reduce the sheet resistance between the titanium silicide layer and the underlying region (for example, 8 ohm / s).
q) can be realized.
【００３３】［工程−１４１］次に、層間絶縁層３４に
レジストパターニングを施し、Ｃ4Ｆ8等のフッ素系のガ
スを使用して層間絶縁層３４をドライエッチングし、開
口部３６を形成する（図２の（Ａ）参照）。これによっ
て、開口部の底部ではチタンシリサイド層３０の一部分
が露出する。このドライエッチングによって、露出した
チタンシリサイド層３０の表面にはＴｉＦ3等のチタン
のフッ化物３２Ａが生成する。[Step-141] Next, resist patterning is performed on the interlayer insulating layer 34, and the interlayer insulating layer 34 is dry-etched using a fluorine-based gas such as C 4 F 8 to form an opening 36. (See FIG. 2A). As a result, a part of the titanium silicide layer 30 is exposed at the bottom of the opening. By this dry etching, titanium fluoride 32A such as TiF 3 is generated on the exposed surface of the titanium silicide layer 30.
【００３４】［工程−１４２］次いで、後の工程で形成
する金属配線層とチタンシリサイド層３０との間の良好
なるコンタクトを形成するために、露出したチタンシリ
サイド層３０をアンモニア過水に１０分間浸漬する。ア
ンモニア過水は、例えば、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏ＝
１：２：７から成る。これによって、ドライエッチング
によって開口部３６を形成したときに生成したＴｉＦ3
等のチタンのフッ化物３２Ａを除去することができる
（図２の（Ｂ）参照）。[Step-142] Next, in order to form a good contact between the metal wiring layer formed in a later step and the titanium silicide layer 30, the exposed titanium silicide layer 30 is exposed to ammonia-hydrogen peroxide mixture for 10 minutes. Soak. Ammonia hydrogen peroxide is, for example, NH 4 OH: H 2 O 2 : H 2 O =
It consists of 1: 2: 7. As a result, TiF 3 generated when the opening 36 is formed by dry etching
It is possible to remove the titanium fluoride 32A such as (see FIG. 2B).
【００３５】［工程−１４３］次いで、スパッタ装置を
使用して、開口部の底部に露出したチタンシリサイド層
３０に不活性ガスイオンによる衝撃処理を施す。不活性
ガスとしてアルゴンガスを使用することができる。この
イオン衝撃処理の条件は、例えば、Ａｒ流量５０ｓｃｃ
ｍ、圧力０．４Ｐａ、ＲＦパワー１０００Ｗ、処理時間
２５秒とすることができる。これによって、開口部３６
の底部に露出しているチタンシリサイド層３０の表面に
存在するＴｉ−Ｓｉ−ＯX系の薄い酸化膜を除去するこ
とができる（図２の（Ｃ）参照）。[Step-143] Next, using a sputtering apparatus, the titanium silicide layer 30 exposed at the bottom of the opening is subjected to impact treatment with inert gas ions. Argon gas can be used as the inert gas. The condition of this ion bombardment treatment is, for example, Ar flow rate 50 scc.
m, pressure 0.4 Pa, RF power 1000 W, processing time 25 seconds. As a result, the opening 36
It can be removed Ti-Si-O X thin oxide film based on the surface of the titanium silicide layer 30 exposed in the bottom (of the (C) see Figure 2).
【００３６】［工程−１５０］次いで、イオン衝撃処理
に使用したスパッタ装置を使用して、従来技術と同様
に、金属配線材料をスパッタリングによって堆積させ、
金属配線層（例えば、Ａｌ−１％Ｓｉ／ＴｉＯＮ／Ｔｉ
構造）を形成する。その後、レジストパターニングを行
い、金属配線層をドライエッチングを行うことによっ
て、ＴｉＯＮ／Ｔｉ層３８及びＡｌ−１％Ｓｉ層４０か
ら成る金属配線部を形成する（図３参照）。こうして、
開口部３６内に金属配線材料が堆積された接続孔が完成
する。[Step-150] Next, using the sputtering apparatus used for the ion bombardment treatment, a metal wiring material is deposited by sputtering in the same manner as in the prior art,
Metal wiring layer (for example, Al-1% Si / TiON / Ti
Structure) is formed. After that, resist patterning is performed, and the metal wiring layer is dry-etched to form a metal wiring portion including the TiON / Ti layer 38 and the Al-1% Si layer 40 (see FIG. 3). Thus
A connection hole in which the metal wiring material is deposited is completed in the opening 36.
【００３７】以上の本発明の方法により作製した半導体
装置のチタンシリサイド層と下地領域である拡散層との
間のコンタクト抵抗Ｒ2を測定したところ、約３０Ωで
あった。また、チタンシリサイド層と金属配線層との間
のコンタクト抵抗Ｒ3は約５Ωであった。高温度の熱処
理を９００゜Ｃとした以外は同様の工程で作製した半導
体装置のチタンシリサイド層と下地領域である拡散層と
の間のコンタクト抵抗Ｒ2を測定したところ、１００〜
２００Ωであった。When the contact resistance R 2 between the titanium silicide layer of the semiconductor device manufactured by the above method of the present invention and the diffusion layer which is the base region was measured, it was about 30 Ω. The contact resistance R 3 between the titanium silicide layer and the metal wiring layer was about 5Ω. The contact resistance R 2 between the titanium silicide layer and the diffusion layer as the base region of the semiconductor device manufactured in the same process except that the high temperature heat treatment was performed at 900 ° C.
It was 200Ω.
【００３８】（実施例−２）実施例−１では、［工程−
１４２］において、開口部の底部に露出したチタンシリ
サイド層３０をアンモニア過水に１０分間浸漬して、ド
ライエッチングによって開口部３６を形成したときに生
成したＴｉＦ3等のチタンのフッ化物３２Ａを除去す
る。その後、［工程−１４３］において、露出したチタ
ンシリサイド層３０にアルゴンイオン衝撃処理を施して
いる。実施例−２においては、これらの工程の間に、更
に露出したチタンシリサイド層３０をフッ酸水溶液に浸
漬する工程を加える。(Example-2) In Example-1, [Process-
142], the titanium silicide layer 30 exposed at the bottom of the opening is immersed in ammonia-hydrogen peroxide mixture for 10 minutes to remove the titanium fluoride 32A such as TiF 3 generated when the opening 36 is formed by dry etching. To do. After that, in [Step-143], the exposed titanium silicide layer 30 is subjected to argon ion bombardment treatment. In Example-2, a step of immersing the exposed titanium silicide layer 30 in a hydrofluoric acid aqueous solution is added between these steps.
【００３９】即ち、実施例−１の［工程−１４２］の
後、露出したチタンシリサイド層３０をＨＦ：Ｈ2Ｏ＝
１：２００の希釈フッ酸水溶液中に５秒間浸漬する。こ
れによって、チタンシリサイド層３０の表面に存在し、
実施例−１の［工程−１４２］のアンモニア過水浸漬処
理では取り切れない、チタンシリサイド層２８の表面に
存在するシリコン酸化物系の酸化物を完全に除去するこ
とができる。かかるフッ酸水溶液への浸漬によっても除
去できない、チタンシリサイド層表面に存在するＴｉ−
Ｓｉ−ＯX系の酸化膜は、次のアルゴン等によるイオン
衝撃処理によって除去することができる。That is, after the [Step-142] of Example-1, the exposed titanium silicide layer 30 was HF: H 2 O =
Immerse in a 1: 200 dilute aqueous hydrofluoric acid solution for 5 seconds. As a result, the titanium silicide layer 30 exists on the surface,
It is possible to completely remove the silicon oxide-based oxide present on the surface of the titanium silicide layer 28, which cannot be removed by the ammonia-hydrogen peroxide dipping treatment of [Step-142] of Example-1. Ti-present on the surface of the titanium silicide layer, which cannot be removed even by immersion in the hydrofluoric acid aqueous solution.
Si-O X based oxide film can be removed by ion bombardment treatment with the next, such as argon.
【００４０】フッ酸水溶液浸漬処理の後、実施例−１の
［工程１４３］以降の工程を実施する。After the hydrofluoric acid aqueous solution immersion treatment, the steps after [Step 143] of Example-1 are carried out.
【００４１】以上、本発明の接続孔の形成方法を実施例
に基づき説明したが、本発明はこれらの実施例に限定さ
れるものではない。本発明の方法を、ゲート電極領域に
設ける接続孔の形成に適用することができる。Although the method for forming the connection hole of the present invention has been described above based on the embodiments, the present invention is not limited to these embodiments. The method of the present invention can be applied to the formation of connection holes provided in the gate electrode region.
【００４２】[0042]
【発明の効果】本発明においては、チタン層の下にシリ
コン酸化膜が存在する。これによって、９００゜Ｃ以上
の高温度の熱処理によっても、安定したチタンシリサイ
ド層を形成することができる。According to the present invention, the silicon oxide film exists under the titanium layer. As a result, a stable titanium silicide layer can be formed even by heat treatment at a high temperature of 900 ° C. or higher.
【００４３】また、高温度の熱処理を９００゜Ｃ以上で
行うことによって、チタンシリサイド層と下地領域のシ
リコンとの界面に存在する酸素等の汚染物質を昇華させ
ることができる。その結果、かかる界面が滑らかにな
り、チタンシリサイド層と下地領域とのコンタクト抵抗
の低下を図ることができ、より良好なオーミックコンタ
クトを得ることができる。それ故、トランジスタの駆動
能力を向上させることができる。By performing the high temperature heat treatment at 900 ° C. or higher, contaminants such as oxygen existing at the interface between the titanium silicide layer and the silicon in the underlying region can be sublimated. As a result, the interface becomes smooth, the contact resistance between the titanium silicide layer and the underlying region can be reduced, and a better ohmic contact can be obtained. Therefore, the driving ability of the transistor can be improved.
【図１】本発明の接続孔の形成方法の各工程を示すため
の、半導体素子の模式的な一部断面図である。FIG. 1 is a schematic partial cross-sectional view of a semiconductor element for showing each step of a method for forming a connection hole of the present invention.
【図２】図１に引き続き、本発明の接続孔の形成方法の
各工程を示すための、半導体素子の模式的な一部断面図
である。FIG. 2 is a schematic partial cross-sectional view of a semiconductor element for showing each step of the method for forming a connection hole of the present invention, following FIG.
【図３】図２に引き続き、本発明の接続孔の形成方法の
各工程を示すための、半導体素子の模式的な一部断面図
である。FIG. 3 is a schematic partial cross-sectional view of the semiconductor element for showing each step of the method for forming a connection hole of the present invention, following FIG. 2;
【図４】従来の接続孔の形成方法の各工程を示すため
の、半導体素子の模式的な一部断面図である。FIG. 4 is a schematic partial cross-sectional view of a semiconductor element for showing each step of a conventional method of forming a connection hole.
【図５】図４に引き続き、従来の接続孔の形成方法の各
工程を示すための、半導体素子の模式的な一部断面図で
ある。FIG. 5 is a schematic partial cross-sectional view of the semiconductor element, showing the respective steps of the conventional method for forming a connection hole, following FIG. 4;
【図６】半導体素子の各領域の間の抵抗を示すための、
半導体素子の模式的な一部断面図である。FIG. 6 is a graph showing resistance between regions of a semiconductor device,
It is a typical partial cross section figure of a semiconductor element.
１０ 半導体基板 １２ 素子分離領域 １４ ゲート酸化膜 １６ 多結晶シリコン １８ タングステンシリサイド ２０ ゲート電極領域 ２２ ソース／ドレイン領域 ２４ サイドウォール ２６ シリコン酸化層 ２８ チタン層 ３０ チタンシリサイド層 ３２ Ｔｉ−Ｓｉ−ＯX系の酸化膜 ３２Ａ チタンのフッ化物 ３４ 層間絶縁層 ３６ 開口部 ３８ ＴｉＯＮ／Ｔｉ層 ４０ Ａｌ−１％Ｓｉ層10 Semiconductor Substrate 12 Element Isolation Region 14 Gate Oxide Film 16 Polycrystalline Silicon 18 Tungsten Silicide 20 Gate Electrode Region 22 Source / Drain Region 24 Sidewall 26 Silicon Oxide Layer 28 Titanium Layer 30 Titanium Silicide Layer 32 Ti—Si—O X Based Oxide film 32A Titanium fluoride 34 Interlayer insulating layer 36 Opening 38 TiON / Ti layer 40 Al-1% Si layer
Claims (1)
する方法であって、半導体基板上にシリコン酸化膜を形
成した後、該シリコン酸化膜上にチタン層を堆積させ、
次いで低温度の熱処理を行ってチタン層のチタンをシリ
サイド化し、更に、９００゜Ｃ以上１１００゜Ｃ以下の
高温度の熱処理を行うことを特徴とするチタンシリサイ
ド層の形成方法。1. A method of forming a titanium silicide layer on a semiconductor substrate, comprising forming a silicon oxide film on the semiconductor substrate, and then depositing a titanium layer on the silicon oxide film,
Next, a low-temperature heat treatment is performed to silicify titanium in the titanium layer, and further a high-temperature heat treatment of 900 ° C. or more and 1100 ° C. or less is performed to form a titanium silicide layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35399691A JPH05166752A (en) | 1991-12-19 | 1991-12-19 | Method for forming titanium silicide layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35399691A JPH05166752A (en) | 1991-12-19 | 1991-12-19 | Method for forming titanium silicide layer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166752A true JPH05166752A (en) | 1993-07-02 |
Family
ID=18434617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35399691A Pending JPH05166752A (en) | 1991-12-19 | 1991-12-19 | Method for forming titanium silicide layer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166752A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567652A (en) * | 1994-10-14 | 1996-10-22 | Nec Corporation | Method for manufacturing semiconductor device comprising cobalt silicide film |
| JP2001358089A (en) * | 2001-05-10 | 2001-12-26 | Oki Electric Ind Co Ltd | Method of manufacturing semiconductor device |
| KR100634222B1 (en) * | 1999-03-18 | 2006-10-16 | 마츠시타 덴끼 산교 가부시키가이샤 | Method of manufacturing a semiconductor device |
| JP2008522434A (en) * | 2004-12-01 | 2008-06-26 | ラム リサーチ コーポレーション | Wet cleaning of electrostatic chuck |
-
1991
- 1991-12-19 JP JP35399691A patent/JPH05166752A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567652A (en) * | 1994-10-14 | 1996-10-22 | Nec Corporation | Method for manufacturing semiconductor device comprising cobalt silicide film |
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| JP2008522434A (en) * | 2004-12-01 | 2008-06-26 | ラム リサーチ コーポレーション | Wet cleaning of electrostatic chuck |
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