JPH05166751A - Semiconductor integrated circuit device and manufacture thereof - Google Patents

Abstract

PURPOSE:To assure connecting reliability when W (tungsten) interconnections through a connecting hole opened it an insulating film are connected to a diffused layer of a semiconductor substrate. CONSTITUTION:W interconnections 13 connected to an n<+> type semiconductor region 5b of an n-channel MISFET Qn and a p<+> type semiconductor region of a p-channel MISFET Qp are formed in a laminated interconnection structure in which a WSix film 13b is laid on a lower layer of a W film 13a thereby effectively preventing invasion of W into a semiconductor substrate 1.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、Ｗ（タングステン）な
どの高融点金属を配線材料に用いた半導体集積回路装置
に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and a manufacturing technique thereof, and more particularly to a technique effectively applied to a semiconductor integrated circuit device using a refractory metal such as W (tungsten) as a wiring material. ..

【０００２】[0002]

【従来の技術】従来、シリコン基板上に形成されるＬＳ
Ｉの配線材料としては、アルミニウム（Ａｌ）合金や、
Ａｌ合金と高融点金属シリサイドとを積層したものなど
が使用されてきたが、近年、これらに代わる配線材料と
して、マイグレーション耐性の高いＷ（タングステン）
などの高融点金属が注目されている。2. Description of the Related Art Conventionally, an LS formed on a silicon substrate
As the wiring material of I, aluminum (Al) alloy,
A laminate of Al alloy and refractory metal silicide has been used, but in recent years, W (tungsten) having high migration resistance has been used as an alternative wiring material.
High melting point metals such as are attracting attention.

【０００３】なお、Ｗ配線については、日経ＢＰ社、１
９９１年１０月１日発行の「日経マイクロデバイス」Ｐ
５９〜Ｐ６０などにおいて論じられている。Regarding W wiring, Nikkei BP, 1
"Nikkei Microdevice" P, issued October 1, 991
59-P60, etc.

【０００４】[0004]

【発明が解決しようとする課題】Ｗを配線に用いる場合
の問題点として、Ｗは、絶縁膜との密着性が悪く、かつ
基板の拡散層に接続すると基板に侵入して接合を破壊す
るという問題がある。そのため、Ｗを配線に用いる場合
は、その下層にＴｉＮ（チタンナイトライド）やＴｉＷ
（チタンタングステン）などの密着層を設ける必要があ
る。A problem with using W for wiring is that W has poor adhesion to the insulating film and, when connected to the diffusion layer of the substrate, W penetrates into the substrate and breaks the junction. There's a problem. Therefore, when W is used for the wiring, TiN (titanium nitride) or TiW is formed in the lower layer.
It is necessary to provide an adhesion layer such as (titanium tungsten).

【０００５】ところが、ＴｉＮやＴｉＷは、スパッタ法
を用いて堆積するため、接続孔（コンタクトホール）内
部のカバレージが低下し易い。そのため、ＴｉＮやＴｉ
Ｗからなる密着層の上部にＷを堆積すると、特にアスペ
クト比が高い接続孔の内部では、カバレージが極端に低
下し、Ｗが基板に侵入して接合を破壊する結果、接合リ
ークを引き起こすという問題がある。However, since TiN and TiW are deposited by the sputtering method, the coverage inside the connection hole (contact hole) is likely to decrease. Therefore, TiN and Ti
When W is deposited on the upper part of the adhesion layer made of W, the coverage is extremely reduced especially in the inside of the connection hole having a high aspect ratio, and W penetrates into the substrate and destroys the junction, resulting in a junction leak. There is.

【０００６】その対策として、拡散層の全面をシリサイ
ド化する、いわゆるシリサイデーション技術が提案され
ているが、工程数が増加するという問題や、シリサイデ
ーションプロセスが不安定であるという問題がある。As a countermeasure, a so-called silicidation technique has been proposed in which the entire surface of the diffusion layer is silicidized, but there are problems that the number of steps increases and that the silicidation process is unstable. ..

【０００７】そこで、本発明の目的は、絶縁膜に開孔し
た接続孔を通じてＷ配線を基板の拡散層に接続する際の
接続信頼性を確保することのできる技術を提供すること
にある。Therefore, an object of the present invention is to provide a technique capable of ensuring connection reliability when connecting a W wiring to a diffusion layer of a substrate through a connection hole formed in an insulating film.

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００９】[0009]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.

【００１０】本発明の半導体集積回路装置は、Ｗ配線を
シリコン基板の拡散層に接続する際、前記Ｗ配線の下層
にＣＶＤ法で堆積させた高融点金属シリサイドの密着層
を設けたものである。In the semiconductor integrated circuit device of the present invention, when the W wiring is connected to the diffusion layer of the silicon substrate, an adhesion layer of refractory metal silicide deposited by the CVD method is provided under the W wiring. ..

【００１１】[0011]

【作用】ＷＳｉ_X （タングステンシリサイド）などの高
融点金属シリサイドは、絶縁膜との密着性が良好である
ため、Ｗ配線の密着層として好適な材料である。The refractory metal silicide such as WSi _x (tungsten silicide) has a good adhesion to the insulating film and is therefore a suitable material for the adhesion layer of the W wiring.

【００１２】また、ＣＶＤ法で堆積した高融点金属シリ
サイドは、接続孔内部のカバレージが良好であるため、
これをＷ配線の下層に設けることにより、Ｗの基板への
侵入を確実に防止することができる。Further, since the refractory metal silicide deposited by the CVD method has good coverage inside the contact hole,
By providing this under the W wiring, it is possible to reliably prevent W from entering the substrate.

【００１３】また、高融点金属シリサイドは、従来より
ゲート材料として、あるいはＡｌ系配線の積層材料とし
て用いられているため、プロセス、デバイスとの互換性
も高い。Further, since the refractory metal silicide has been conventionally used as a gate material or a laminated material of Al-based wiring, it has high compatibility with processes and devices.

【００１４】さらに、本発明の配線構造は、拡散層の全
面をシリサイド化するシリサイデーション技術に比べて
工程数の増加もないので、プロセスの簡素化の点でも有
利である。Further, the wiring structure of the present invention has no increase in the number of steps as compared with the silicidation technique in which the entire surface of the diffusion layer is silicidized, and is therefore advantageous in terms of process simplification.

【００１５】[0015]

【実施例】図１は、本発明の一実施例である半導体集積
回路装置を示す半導体基板の要部断面図である。この半
導体集積回路装置は、ｎチャネル形ＭＩＳＦＥＴとｐチ
ャネル形ＭＩＳＦＥＴとを同一半導体基板上に形成した
相補形ＭＩＳＦＥＴを有する。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a cross-sectional view of essential parts of a semiconductor substrate showing a semiconductor integrated circuit device according to an embodiment of the present invention. This semiconductor integrated circuit device has a complementary MISFET in which an n-channel MISFET and a p-channel MISFET are formed on the same semiconductor substrate.

【００１６】図１に示すように、例えばｐ^- 形のシリコ
ン単結晶からなる半導体基板１には、ｐ形のウエル２ａ
およびｎ形のウエル２ｂが形成されている。また、ウエ
ル２ａ，２ｂの主面には、酸化珪素膜からなる素子分離
用のフィールド絶縁膜３が形成されている。ｐ形のウエ
ル２ａの主面に形成されたフィールド絶縁膜３の下に
は、ｐ^- 形のチャネルストッパ領域４が形成されてい
る。[0016] As shown in FIG. 1, for example, p ^- the semiconductor substrate 1 made of the form of a silicon single crystal, p-type wells 2a
And an n-type well 2b are formed. A field insulating film 3 for element isolation made of a silicon oxide film is formed on the main surfaces of the wells 2a and 2b. A p ^{− type} channel stopper region 4 is formed under the field insulating film 3 formed on the main surface of the p type well 2a.

【００１７】上記フィールド絶縁膜３によって囲まれた
ウエル２ａのアクティブ領域には、ｎチャネル形ＭＩＳ
ＦＥＴ（Ｑｎ）が形成されている。また、ウエル２ｂの
アクティブ領域には、ｐチャネル形ＭＩＳＦＥＴ（Ｑ
ｐ）が形成されている。In the active region of the well 2a surrounded by the field insulating film 3, an n-channel type MIS is formed.
The FET (Qn) is formed. In the active region of the well 2b, a p-channel type MISFET (Q
p) has been formed.

【００１８】上記ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）お
よびｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）は、ＬＤＤ(Lig
htly Doped Drain) 構造を有している。すなわち、ｎチ
ャネル形ＭＩＳＦＥＴ（Ｑｎ）のソース、ドレインは、
ウエル２ａの主面に形成されたｎ^- 半導体領域５ａおよ
びｎ⁺ 半導体領域５ｂからなり、ｐチャネル形ＭＩＳＦ
ＥＴ（Ｑｐ）のソース、ドレインは、ウエル２ｂの主面
に形成されたｐ^- 半導体領域６ａおよびｐ⁺ 半導体領域
６ｂからなる。The n-channel type MISFET (Qn) and the p-channel type MISFET (Qp) are LDD (Lig
htly Doped Drain) structure. That is, the source and drain of the n-channel type MISFET (Qn) are
The p-channel MISF is composed of an n ⁻ semiconductor region 5a and an n ⁺ semiconductor region 5b formed on the main surface of the well 2a.
The source and drain of ET (Qp) are composed of p ⁻ semiconductor region 6a and p ⁺ semiconductor region 6b formed on the main surface of well 2b.

【００１９】ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）は、上
記ｎ^- 半導体領域５ａおよびｎ⁺ 半導体領域５ｂと、酸
化珪素膜からなるゲート絶縁膜７と、多結晶シリコン膜
上にタングステンシリサイド（ＷＳｉ_X ) 膜を積層した
ポリサイド構造のゲート電極８とからなり、ｐチャネル
形ＭＩＳＦＥＴ（Ｑｐ）は、上記ｐ^- 半導体領域６ａお
よびｐ⁺ 半導体領域６ｂと、ゲート絶縁膜７と、ゲート
電極８とからなる。[0019] n-channel type MISFET (Qn) is the n ^- semiconductor region 5a and n ⁺ semiconductor region 5b, a gate insulating film 7 made of silicon oxide film, a polycrystalline silicon film of tungsten silicide on (WSi _X) film The p-channel type MISFET (Qp) is composed of the p ⁻ semiconductor region 6a and the p ⁺ semiconductor region 6b, the gate insulating film 7, and the gate electrode 8.

【００２０】ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）、ｐチ
ャネル形ＭＩＳＦＥＴ（Ｑｐ）のそれぞれのゲート電極
８の側壁には、酸化珪素膜からなるサイドウォールスペ
ーサ９が形成されており、ゲート電極８の上面には、酸
化珪素膜からなる絶縁膜１０が形成されている。Sidewall spacers 9 made of a silicon oxide film are formed on the side walls of the gate electrodes 8 of the n-channel type MISFET (Qn) and the p-channel type MISFET (Qp), respectively, and are formed on the upper surface of the gate electrode 8. Is formed with an insulating film 10 made of a silicon oxide film.

【００２１】ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）および
ｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）の上層には、酸化珪
素膜からなる絶縁膜１１が形成されており、さらにその
上層には、ＢＰＳＧ(Boro Phospho Silicate Glass) 膜
からなる層間絶縁膜１２が形成されている。上記層間絶
縁膜１２の上層には、例えばＷ膜１３ａの下層にＷＳｉ
_X 膜１３ｂを敷いたＷ配線１３が形成されている。An insulating film 11 made of a silicon oxide film is formed on an upper layer of the n-channel type MISFET (Qn) and the p-channel type MISFET (Qp), and a BPSG (Boro Phospho Silicate Glass) layer is further formed on the insulating film 11. An interlayer insulating film 12 made of a film is formed. As an upper layer of the interlayer insulating film 12, for example, a lower layer of W film 13a is made of WSi.
_The W wiring 13 laid with the _X film 13b is formed.

【００２２】ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）の一方
のｎ⁺ 半導体領域５ｂ、ｐチャネル形ＭＩＳＦＥＴ（Ｑ
ｐ）の一方のｐ⁺ 半導体領域６ｂのそれぞれの上には、
上記層間絶縁膜１２、絶縁膜１１およびゲート絶縁膜７
を開孔して形成した接続孔１４が形成されており、この
接続孔１４を通じてｎ⁺ 半導体領域５ｂとＷ配線１３と
が、またｐ⁺ 半導体領域６ｂとＷ配線１３とがそれぞれ
電気的に接続されている。One of the n ⁺ semiconductor regions 5b of the n-channel type MISFET (Qn), the p-channel type MISFET (Q
p) on each of the p ⁺ semiconductor regions 6b,
The interlayer insulating film 12, insulating film 11 and gate insulating film 7
A connection hole 14 formed by opening is formed. Through the connection hole 14, the n ⁺ semiconductor region 5b and the W wiring 13 are electrically connected, and the p ⁺ semiconductor region 6b and the W wiring 13 are electrically connected. Has been done.

【００２３】次に、図２〜図８を用いて上記した構造を
有する相補形ＭＩＳＦＥＴの製造方法を説明する。Next, a method of manufacturing the complementary MISFET having the above structure will be described with reference to FIGS.

【００２４】まず、図２に示すように、半導体基板１の
主面のｎチャネル形ＭＩＳＦＥＴ形成領域にＢＦ₂ イオ
ンを、また、ｐチャネル形ＭＩＳＦＥＴ形成領域にＡｓ
イオンをそれぞれ打ち込んでウエル２ａ，２ｂを形成し
た後、ＢＦ₂ イオンの打ち込みと選択酸化法（ＬＯＣＯ
Ｓ法）とによってフィールド絶縁膜３およびチャネルス
トッパ領域４を形成する。First, as shown in FIG. 2, BF ₂ ions are formed in the n-channel MISFET formation region on the main surface of the semiconductor substrate 1, and As is formed in the p-channel MISFET formation region.
After the wells 2a and 2b are formed by implanting ions respectively, BF ₂ ion implantation and selective oxidation (LOCO) are performed.
The field insulating film 3 and the channel stopper region 4 are formed by the S method).

【００２５】次に、半導体基板１を熱酸化してアクティ
ブ領域の表面に膜厚１２ｎｍ程度のゲート絶縁膜７を形
成した後、例えばＣＶＤ法を用いて半導体基板１上に膜
厚１００ｎｍ程度の多結晶シリコン膜および膜厚１００
ｎｍ程度のＷＳｉ_X 膜を順次堆積し、続いてフォトレジ
ストをマスクにしてこれらの膜をエッチングすることに
より、ゲート電極８を形成する（図３）。Next, the semiconductor substrate 1 is thermally oxidized to form a gate insulating film 7 having a film thickness of about 12 nm on the surface of the active region, and then a multi-layer having a film thickness of about 100 nm is formed on the semiconductor substrate 1 by using, for example, the CVD method. Crystal silicon film and film thickness 100
WSi _X films of about nm are sequentially deposited, and then these films are etched by using a photoresist as a mask to form the gate electrode 8 (FIG. 3).

【００２６】なお、上記多結晶シリコン膜には、Ｐ（リ
ン）などの不純物がドープされるが、この不純物のドー
プは、多結晶シリコン膜の堆積中に行うか、堆積後のリ
ン処理により行う。The polycrystalline silicon film is doped with impurities such as P (phosphorus). The doping of the impurities is performed during the deposition of the polycrystalline silicon film or by a phosphorus treatment after the deposition. ..

【００２７】次に、図４に示すように、半導体基板１を
熱酸化してゲート電極８の側壁および上面に絶縁膜１０
を形成した後、ｐチャネル形ＭＩＳＦＥＴ形成領域の半
導体基板１上にフォトレジストを堆積し、これをマスク
にしてｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板
１にＰイオンを５０ｋｅＶで１×１０¹³／cm² 程度注入
してｎ^- 半導体領域５ａを形成する。Next, as shown in FIG. 4, the semiconductor substrate 1 is thermally oxidized to form an insulating film 10 on the sidewall and upper surface of the gate electrode 8.
Then, a photoresist is deposited on the semiconductor substrate 1 in the p-channel type MISFET formation region, and using this as a mask, P ions are applied to the semiconductor substrate 1 in the n-channel type MISFET formation region at 1 × 10 ¹³ / cm 3 at 50 keV. ^{About 2 is} implanted to form the n ⁻ semiconductor region 5a.

【００２８】続いて、上記フォトレジストを除去した
後、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１
上にフォトレジストを堆積し、これをマスクにしてｐチ
ャネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ₂
イオンを６０ｋｅＶで５×１０¹²／cm² 程度注入してｐ
^- 半導体領域６ａを形成する。Subsequently, after removing the photoresist, the semiconductor substrate 1 in the n-channel type MISFET formation region is formed.
A photoresist is deposited on the upper surface, and using this as a mask, BF _{2 is} formed on the semiconductor substrate 1 in the p-channel MISFET formation region.
Ions are implanted at 60 keV at about 5 × 10 ¹² / cm ² and p
^- forming a semiconductor region 6a.

【００２９】次に、図５に示すように、ＣＶＤ法を用い
て半導体基板１上に膜厚３００ｎｍ程度の酸化珪素膜
（図示せず）を堆積した後、この酸化珪素膜を反応性イ
オンエッチング法でエッチングすることによって、ゲー
ト電極８の側壁にサイドウォールスペーサ９を形成した
後、ｐチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１
上にフォトレジストを堆積し、これをマスクにしてｎチ
ャネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＡｓイ
オンを５０ｋｅＶで５×１０¹⁵／cm² 程度注入してｎ⁺
半導体領域５ｂを形成する。Next, as shown in FIG. 5, a silicon oxide film (not shown) having a film thickness of about 300 nm is deposited on the semiconductor substrate 1 by the CVD method, and then this silicon oxide film is subjected to reactive ion etching. Side wall spacers 9 are formed on the side walls of the gate electrode 8 by etching by the etching method, and then the semiconductor substrate 1 in the p-channel type MISFET formation region is formed.
A photoresist is deposited on the above, and using this as a mask, As ions are implanted into the semiconductor substrate 1 in the n-channel MISFET formation region at 50 keV at about 5 × 10 ¹⁵ / cm ² and n ^+.
The semiconductor region 5b is formed.

【００３０】続いて、上記フォトレジストを除去した
後、ｎチャネル形ＭＩＳＦＥＴ形成領域の半導体基板１
上にフォトレジストを堆積し、これをマスクにしてｐチ
ャネル形ＭＩＳＦＥＴ形成領域の半導体基板１にＢＦ₂
イオンを６０ｋｅＶで２×１０¹⁵／cm² 程度注入してｐ
⁺ 半導体領域６ｂを形成する。Then, after removing the photoresist, the semiconductor substrate 1 in the n-channel type MISFET formation region is formed.
A photoresist is deposited on the upper surface, and using this as a mask, BF _{2 is} formed on the semiconductor substrate 1 in the p-channel MISFET formation region.
Ions are implanted at 60 keV to about 2 × 10 ¹⁵ / cm ² and p
^{+ The} semiconductor region 6b is formed.

【００３１】その後、半導体基板１を８５０℃程度で熱
酸化して上記ｎ⁺ 半導体領域５ｂおよびｐ⁺ 半導体領域
６ｂを活性化することにより、ｎチャネル形ＭＩＳＦＥ
Ｔ（Ｑｎ）およびｐチャネル形ＭＩＳＦＥＴ（Ｑｐ）を
形成する。Thereafter, the semiconductor substrate 1 is thermally oxidized at about 850 ° C. to activate the n ⁺ semiconductor region 5b and the p ⁺ semiconductor region 6b, whereby an n channel MISFE is formed.
T (Qn) and p-channel MISFET (Qp) are formed.

【００３２】次に、図６に示すように、ＣＶＤ法を用い
て半導体基板１上に膜厚５０ｎｍ程度の絶縁膜１１、膜
厚３００ｎｍ程度の層間絶縁膜１２を順次堆積した後、
フォトレジストをマスクにして層間絶縁膜１２、絶縁膜
１１およびゲート絶縁膜７をエッチングすることによ
り、ｎチャネル形ＭＩＳＦＥＴ（Ｑｎ）の一方のｎ⁺ 半
導体領域５ｂに達する接続孔１４、ｐチャネル形ＭＩＳ
ＦＥＴ（Ｑｐ）の一方のｐ⁺ 半導体領域６ｂに達する接
続孔１４をそれぞれ形成する。Next, as shown in FIG. 6, an insulating film 11 having a film thickness of about 50 nm and an interlayer insulating film 12 having a film thickness of about 300 nm are sequentially deposited on the semiconductor substrate 1 by the CVD method, and thereafter,
By etching the interlayer insulating film 12, the insulating film 11 and the gate insulating film 7 using the photoresist as a mask, the connection hole 14 reaching the one n ⁺ semiconductor region 5b of the n-channel type MISFET (Qn), the p-channel type MIS.
Connection holes 14 reaching one of the p ⁺ semiconductor regions 6b of the FET (Qp) are formed.

【００３３】次に、図７に示すように、半導体基板１を
９００℃程度で熱酸化して層間絶縁膜１２をリフローさ
せ、平坦化した後、ＣＶＤ法を用いて半導体基板１上に
ＷＳｉ_X 膜１３ｂを堆積する。Next, as shown in FIG. 7, the semiconductor substrate 1 is thermally oxidized to reflow the interlayer insulating film 12 at about 900 ° C., after planarizing, WSi _X on the semiconductor substrate 1 by CVD The film 13b is deposited.

【００３４】次に、図８に示すように、ＣＶＤ法を用い
て半導体基板１上にＷ膜１３ａを堆積する。その後、フ
ォトレジストをマスクにして上記Ｗ膜１３ａ、ＷＳｉ_X
膜１３ｂを順次エッチングしてＷ配線１３を形成するこ
とにより、前記図１に示す相補形ＭＩＳＦＥＴが完成す
る。Next, as shown in FIG. 8, a W film 13a is deposited on the semiconductor substrate 1 by using the CVD method. Then, using the photoresist as a mask, the W film 13a and WSi _X
By sequentially etching the film 13b to form the W wiring 13, the complementary MISFET shown in FIG. 1 is completed.

【００３５】なお、図示はしていないが、上記Ｗ配線１
３および層間絶縁膜１２の上部には、二層目の層間絶縁
膜および配線を形成し、多層配線を構成する。Although not shown, the W wiring 1
A second interlayer insulating film and wiring are formed on the upper portion of the wiring 3 and the interlayer insulating film 12 to form a multilayer wiring.

【００３６】このように、本実施例によれば、Ｗ膜１３
ａの下層にＷＳｉ_X 膜１３ｂを敷くことにより、Ｗ配線
１３と層間絶縁膜１２との密着性が向上する。As described above, according to this embodiment, the W film 13 is formed.
By laying the WSi _X film 13b under the layer a, the adhesion between the W wiring 13 and the interlayer insulating film 12 is improved.

【００３７】また、上記ＷＳｉ_X 膜１３ｂをＣＶＤ法で
堆積したことにより、接続孔１４内部におけるＷＳｉ_X
膜１３ｂのカバレージが良好となるので、Ｗ膜１３ａと
半導体領域５ｂ，６ｂとが直接接触することがない。Further, the WSi _X film 13b by the deposited by CVD, the connection hole 14 WSi inside _X
Since the film 13b has good coverage, the W film 13a and the semiconductor regions 5b and 6b do not come into direct contact with each other.

【００３８】これにより、Ｗの半導体基板１への侵入を
確実に防止することができるので、Ｗ配線１３と半導体
領域５ｂ，６ｂとの接続信頼性が向上する。As a result, the invasion of W into the semiconductor substrate 1 can be reliably prevented, so that the connection reliability between the W wiring 13 and the semiconductor regions 5b and 6b is improved.

【００３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the embodiments and can be variously modified without departing from the scope of the invention. Needless to say.

【００４０】Ｗ膜の下層に敷く高融点金属シリサイドと
して、上記ＷＳｉ_X の他、ＭｏＳｉ_X ，ＴｉＳｉ_X など
を使用することもできる。As the refractory metal silicide laid on the lower layer of the W film, MoSi _X , TiSi _X or the like can be used in addition to the above WSi _X.

【００４１】また、Ｗ膜に代えて、Ｍｏ膜やＴｉ膜など
を使用することもできる。Further, instead of the W film, a Mo film or a Ti film can be used.

【００４２】[0042]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
It is as follows.

【００４３】(1) Ｗ膜の下層にＷＳｉ_X 膜を敷いた積層
配線構造とすることにより、Ｗ配線と絶縁膜との密着性
が向上する。(1) Adhesion between the W wiring and the insulating film is improved by adopting a laminated wiring structure in which a WSi _X film is laid under the W film.

【００４４】(2) 上記ＷＳｉ_X 膜をＣＶＤ法で堆積する
ことにより、Ｗの半導体基板への侵入を確実に防止する
ことができるので、Ｗ配線と半導体基板との接続信頼性
が向上する。(2) By depositing the WSi _x film by the CVD method, it is possible to reliably prevent W from entering the semiconductor substrate, so that the connection reliability between the W wiring and the semiconductor substrate is improved.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の一実施例である半導体集積回路装置を
示す半導体基板の要部平面図である。FIG. 1 is a plan view of essential parts of a semiconductor substrate showing a semiconductor integrated circuit device according to an embodiment of the present invention.

【図２】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 2 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.

【図３】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.

【図４】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 4 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.

【図５】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 5 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.

【図６】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 6 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.

【図７】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 7 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.

【図８】この半導体集積回路装置の製造方法を示す半導
体基板の要部断面図である。FIG. 8 is a fragmentary cross-sectional view of a semiconductor substrate showing a method for manufacturing the semiconductor integrated circuit device.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ａ ウエル ２ｂ ウエル ３ フィールド絶縁膜 ４ チャネルストッパ領域 ５ａ ｎ^- 半導体領域 ５ｂ ｎ⁺ 半導体領域 ６ａ ｐ^- 半導体領域 ６ｂ ｐ⁺ 半導体領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ サイドウォールスペーサ １０ 絶縁膜 １１ 絶縁膜 １２ 層間絶縁膜 １３ Ｗ配線 １３ａ Ｗ膜 １３ｂ ＷＳｉ_X 膜 １４ 接続孔 Ｑｎ ｎチャネル形ＭＩＳＦＥＴ Ｑｐ ｐチャネル形ＭＩＳＦＥＴ1 semiconductor substrate 2a well 2b wells 3 field insulating film 4 channel stopper region 5a n ^- semiconductor region 5b n ⁺ semiconductor region 6a p ^- semiconductor regions 6b p ⁺ semiconductor region 7 the gate insulating film 8 the gate electrode 9 side wall spacer 10 insulating film 11 Insulating film 12 Interlayer insulating film 13 W wiring 13a W film 13b WSi _X film 14 Connection hole Qn n-channel type MISFET Qp p-channel type MISFET

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小池 淳義 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 大川 章 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 森田 精一 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Atsushi Koike 5-20-1, Josuihoncho, Kodaira-shi, Tokyo Inside the Musashi Factory, Hitachi, Ltd. (72) Inventor Akira Okawa 5 Mizumizumoto-cho, Kodaira-shi, Tokyo Hitachi Co., Ltd. Musashi Factory, No. 20-1 (72) Inventor Seiichi Morita 5-201-1, Kamimizuhoncho, Kodaira-shi, Tokyo Hirate Super L.S.E. Engineering Co., Ltd.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 シリコン基板の主面に接続される配線を
高融点金属とその下層の高融点金属シリサイドとの積層
構造で構成したことを特徴とする半導体集積回路装置。1. A semiconductor integrated circuit device characterized in that a wiring connected to a main surface of a silicon substrate has a laminated structure of a refractory metal and a refractory metal silicide thereunder. 【請求項２】 前記高融点金属は、タングステンである
ことを特徴とする請求項１記載の半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the refractory metal is tungsten. 【請求項３】 前記高融点金属をＣＶＤ法で堆積させる
ことを特徴とする請求項１または２記載の半導体集積回
路装置の製造方法。3. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the refractory metal is deposited by a CVD method.