JPH05166381A - Semiconductor memory - Google Patents
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- JPH05166381A JPH05166381A JP3353391A JP35339191A JPH05166381A JP H05166381 A JPH05166381 A JP H05166381A JP 3353391 A JP3353391 A JP 3353391A JP 35339191 A JP35339191 A JP 35339191A JP H05166381 A JPH05166381 A JP H05166381A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に、データ伝送用配線の途中にデータバッファリ
ング用のアンプを接続したメモリＩＣに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a memory IC in which a data buffering amplifier is connected in the middle of a data transmission wiring.
【０００２】[0002]
【従来の技術】半導体集積回路において、従来、メモリ
容量の増大による配線の増長化や高密度化によって、当
該配線に寄生する容量や抵抗が増大し、その結果、デー
タ伝送が遅延するという問題点あった。このような問題
は、特に、メモリＩＣにおけるメモリセル読み出しアン
プから出力回路までの配線において深刻であった。この
ため、従来より、データ伝送の高速化を図る種々の方法
が提案されている。2. Description of the Related Art In a semiconductor integrated circuit, conventionally, due to increase in wiring capacity and increase in density due to increase in memory capacity, capacitance and resistance parasitic on the wiring increase, resulting in delay of data transmission. there were. Such a problem is serious especially in the wiring from the memory cell read amplifier to the output circuit in the memory IC. Therefore, various methods for increasing the speed of data transmission have been conventionally proposed.
【０００３】図３には、従来のメモリＩＣの構成が示さ
れている。この回路は、メモリセル１０から出力回路１
２までを示し、メモリセル１０から供給されたデータを
バッファリングするために、メモリセル読み出しアンプ
１４と出力回路１２とのの伝送配線１６の途中にインバ
ータ１８を接続している。なお、図中、２０，２２はノ
ード、Ｒ0 ，Ｒ1 はそれぞれノード２０，２２の配線抵
抗、Ｃ0 ，Ｃ1 はそれぞれノード２０，２２の配線容量
を示す。FIG. 3 shows the structure of a conventional memory IC. This circuit includes a memory cell 10 to an output circuit 1
2 is shown, an inverter 18 is connected in the middle of the transmission wiring 16 between the memory cell read amplifier 14 and the output circuit 12 in order to buffer the data supplied from the memory cell 10. In the figure, 20 and 22 are nodes, R 0 and R 1 are wiring resistances of the nodes 20 and 22, respectively, and C 0 and C 1 are wiring capacitances of the nodes 20 and 22, respectively.
【０００４】上記のような回路においては、インバータ
１８の存在により、メモリセル読み出しアンプ１４が直
接駆動する配線容量が軽減される。また、インバータ１
８によるバッファリングによって、ノード２２の配線容
量Ｃ1 を駆動するスピードが速くなり、メモリセル読み
出しアンプ１４から出力回路１２間でのデータ伝送にお
ける配線遅延時間が短縮される。In the circuit as described above, the presence of the inverter 18 reduces the wiring capacity directly driven by the memory cell read amplifier 14. In addition, the inverter 1
The buffering by 8 increases the speed of driving the wiring capacitance C 1 of the node 22, and shortens the wiring delay time in data transmission between the memory cell read amplifier 14 and the output circuit 12.
【０００５】図４（Ａ）には、従来のメモリＩＣの回路
構成が示されている。図において、配線Ｄ１とＤ２はそ
れぞれ相反するデータを伝送する配線であり、必要なタ
イミングで短絡するためのトランジスタＱ0 が両配線Ｄ
１，Ｄ２間に接続されている。トランジスタＱ0 には、
データ変化を予告するＡＴＤ（アドレス遷移検知回路−
図示せず）からの制御信号φ0 が供給される。なお、符
号２８はインバータであり、トランジスタＱ0 と同様に
ＡＴＤより制御信号φ0 が供給される。FIG. 4A shows a circuit configuration of a conventional memory IC. In the figure, wirings D1 and D2 are wirings for transmitting mutually contradictory data, and a transistor Q 0 for short-circuiting at a necessary timing is provided on both wirings D0.
It is connected between 1 and D2. For transistor Q 0 ,
ATD (address transition detection circuit
A control signal φ 0 is supplied from (not shown). Reference numeral 28 is an inverter, and the control signal φ 0 is supplied from the ATD as in the transistor Q 0 .
【０００６】上記のように構成された回路において、図
４（Ｂ）に示されているように、ロウレベルの信号φ0
が供給される時間ｔ0 において、メモリセル読み出しア
ンプ１０から配線Ｄ1,Ｄ２に相反するデータが供給され
る。信号φ0 がハイレベルになるとトランジスタＱ0 に
より配線Ｄ１，Ｄ２が短絡し（ｔ1 ）、両者が中間レベ
ルにバランスされる。その後、伝送するデータが決定さ
れると、信号φ0 がハイレベルからロウレベルになり
（ｔ2 ）、メモリセル読み出しアンプ１４から供給され
たデータが出力回路１２に送られる。In the circuit configured as described above, as shown in FIG. 4B, a low-level signal φ 0
Is supplied at time t 0 , the memory cell read amplifier 10 supplies contradictory data to the wirings D1 and D2. When the signal φ 0 becomes high level, the wiring Q1, D2 is short-circuited by the transistor Q 0 (t 1 ), and both are balanced to the intermediate level. After that, when the data to be transmitted is determined, the signal φ 0 changes from high level to low level (t 2 ), and the data supplied from the memory cell read amplifier 14 is sent to the output circuit 12.
【０００７】以上のような回路においては、データ伝送
時に配線Ｄ１，Ｄ２が中間レベルからハイ又はロウレベ
ルに変化するため、フルスイング動作（ロウレベルから
ハイレベルに、又はハイレベルからロウレベルに変化す
る動作）を行う場合に比べてデータ伝送時間が短縮され
る。In the above circuit, since the wirings D1 and D2 change from the intermediate level to the high level or the low level during data transmission, a full swing operation (operation changing from the low level to the high level or from the high level to the low level). The data transmission time is shortened as compared with the case where
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記の
ような従来の回路構成においては、伝送データのバラン
スを採るために、伝送ビット数の２倍の配線を設けてい
るため、メモリＩＣのチップ面積が伝送ビット数に応じ
て大きくなるという問題点があった。また、１つのデー
タ伝送に２本の配線を充放電するため、消費電力も大き
いという不都合もあった。However, in the conventional circuit configuration as described above, in order to balance the transmission data, the wiring having twice the number of transmission bits is provided, so that the chip area of the memory IC is increased. However, there is a problem in that the number becomes larger according to the number of transmission bits. Further, since two wirings are charged and discharged for one data transmission, there is a disadvantage that power consumption is large.
【０００９】[0009]
【発明の目的】本発明の目的は、チップ面積が小さく、
且つデータ伝送のための消費電力の小さな半導体メモリ
装置を提供することにある。An object of the present invention is to reduce the chip area,
Another object of the present invention is to provide a semiconductor memory device with low power consumption for data transmission.
【００１０】[0010]
【課題を解決するための手段】本発明は上記目的を達成
するために、伝送データの遷移（伝送）を予告するため
の制御信号を出力する制御信号出力手段と、制御信号出
力手段からの制御信号に基づき、伝送データが伝送され
る以前にアンプの入力ノードと出力ノードを短絡させて
両ノードの電位を中間電位にバランスし、データの伝送
の開始時にノード間の短絡を開放する手段とを備えてい
る。In order to achieve the above object, the present invention provides a control signal output means for outputting a control signal for notifying a transition (transmission) of transmission data, and a control from the control signal output means. Based on the signal, the input node and the output node of the amplifier are short-circuited before the transmission data is transmitted, the potentials of both nodes are balanced to an intermediate potential, and a means for releasing the short circuit between the nodes at the start of data transmission is provided. I have it.
【００１１】[0011]
【作用】本発明に係る半導体メモリ装置においては、伝
送データのバランスを採るために、バッファリング用ア
ンプの入力ノードと出力ノードを短絡させる構成である
ため、１つのデータ伝送に対して配線は１本で足りるこ
とになる。In the semiconductor memory device according to the present invention, in order to balance the transmission data, the input node and the output node of the buffering amplifier are short-circuited. A book will suffice.
【００１２】[0012]
【実施例】以下、本発明の実施例を添付図面を参照しつ
つ詳細に説明する。図１（Ａ）には、本発明の第１の実
施例に係るメモリＩＣの回路構成が示されている。この
回路は、所定のデータをメモリセル１０から出力回路１
２に伝送する回路であり、バッファリング用のアンプと
してのクロックドインバータ３０と、当該インバータ３
０の入力ノード３２と出力ノード３４とを短絡するため
のトランジスタ（Ｎ型ＭＯＳトランジスタ）Ｑ0 とがデ
ータ伝送用の配線Ｄ０の途中に接続されている。トラン
ジスタＱ0 及びクロックドインバータ３０には、ＡＴＤ
（アドレス遷移検知回路）１００からの制御信号φ0 ，
φ1 がそれぞれ供給される。Embodiments of the present invention will now be described in detail with reference to the accompanying drawings. FIG. 1A shows a circuit configuration of a memory IC according to the first embodiment of the present invention. This circuit outputs predetermined data from the memory cell 10 to the output circuit 1
A clocked inverter 30 as a buffering amplifier, and
A transistor (N-type MOS transistor) Q 0 for short-circuiting the 0 input node 32 and the output node 34 is connected in the middle of the data transmission wiring D 0. The transistor Q 0 and the clocked inverter 30 have an ATD
(Address transition detection circuit) Control signal φ 0 from 100,
φ 1 is supplied respectively.
【００１３】なお、図中、Ｒ0 ，Ｒ1 はそれぞれノード
３２，３４の配線抵抗、Ｃ0 ，Ｃ1 はそれぞれノード３
２，３４の配線容量を示す。In the figure, R 0 and R 1 are the wiring resistances of the nodes 32 and 34, respectively, and C 0 and C 1 are the node 3 respectively.
The wiring capacitances of 2, 34 are shown.
【００１４】上記のように構成された回路において、図
１（Ｂ）に示されているように、時間ｔ0 で信号φ0 ，
φ1 は共にロウレベルにあり、クロックドインバータ３
０がオン、トランジスタＱ0 がオフ状態となり、メモリ
セル読み出しアンプ１４の出力がノード３２に供給され
る。これにより、ノード３２はハイレベル、ノード３４
はローレベルとなる。信号φ0 ，φ1 がハイレベルにな
ると、クロックドインバータ３０がオフ、トランジスタ
Ｑ0 がオン状態となる。これにより、ノード３２と３４
間が短絡し、当該ノード３２，３４の電位は寄生容量Ｃ
0 ，Ｃ1 で決定される中間電位にバランスされる。In the circuit configured as described above, as shown in FIG. 1B, at time t 0 , signals φ 0 ,
Both φ 1 are at low level and clocked inverter 3
0 is turned on, the transistor Q 0 is turned off, and the output of the memory cell read amplifier 14 is supplied to the node 32. As a result, the node 32 is at the high level and the node 34 is
Becomes low level. When the signals φ 0 and φ 1 become high level, the clocked inverter 30 is turned off and the transistor Q 0 is turned on. This allows nodes 32 and 34
Short circuit between them, and the potentials of the nodes 32 and 34 are parasitic capacitance C.
It is balanced to an intermediate potential determined by 0 and C 1 .
【００１５】その後、メモリセル読み出しアンプ１４の
出力が決定された時点（ｔ2 ）で、信号φ0 をローレベ
ルにすると、メモリセル読み出しアンプ１４の出力がノ
ード３２に供給される。そして、ｔ2 からΔｔだけ遅れ
て信号φ1 がローレベルになると、クロックドインバー
タ３０がオンになり、ノード３２の信号がバッファリン
グされてノード３４に伝送される。なお、この実施例に
おいては、ノード３２に配線遅延があるため、メモリセ
ル読み出しアンプ１４の出力がクロックドインバータ３
０の入力まで達する前に当該インバータ３０を活性化さ
せると、ノード３４に一瞬逆データが発生する可能性が
ある。このため、この逆データを除去するために時間Δ
ｔが必要となる。しかし、この時間Δｔは、動作速度の
高速化の障害となるため、寄生容量Ｃ0 ，Ｃ1 を同一値
に設定し、また、クロックドインバータ３０のしきい値
を１／２Ｖccにすることにより、できる限り短くしてい
る。After that, when the output of the memory cell read amplifier 14 is determined (t 2 ), the signal φ 0 is set to the low level, and the output of the memory cell read amplifier 14 is supplied to the node 32. When the signal φ 1 becomes low level after a delay of t 2 from t 2 , the clocked inverter 30 is turned on, the signal of the node 32 is buffered and transmitted to the node 34. In this embodiment, since the node 32 has a wiring delay, the output of the memory cell read amplifier 14 is output by the clocked inverter 3.
If the inverter 30 is activated before reaching 0 input, reverse data may occur at the node 34 for a moment. Therefore, it takes time Δ to remove this inverse data.
t is required. However, since this time Δt becomes an obstacle to speeding up of the operation speed, the parasitic capacitances C 0 and C 1 are set to the same value, and the threshold of the clocked inverter 30 is set to 1/2 Vcc. , As short as possible.
【００１６】図２には、本発明の第２の実施例に係るメ
モリＩＣの構成が示されている。この図では、メモリセ
ル１０から出力回路１２及び入力回路５０までの回路構
成が示されている。この実施例においては、入，出力の
相反する方向のデータ伝送を１本の配線Ｄ５で共用して
おり、メモリセル読み出し用のアンプ１４の他にメモリ
セル書込み用アンプ５２を、出力回路１２に並行して入
力回路５０をそれぞれ付設している。FIG. 2 shows the configuration of a memory IC according to the second embodiment of the present invention. In this figure, the circuit configuration from the memory cell 10 to the output circuit 12 and the input circuit 50 is shown. In this embodiment, data transmission in opposite directions of input and output is shared by one wiring D5, and in addition to the memory cell reading amplifier 14, the memory cell writing amplifier 52 is provided in the output circuit 12. The input circuits 50 are additionally provided in parallel.
【００１７】また、データ伝送用の配線Ｄ５の途中に
は、バッファリング用のアンプとしてのクロックドイン
バータ５４、５６と、ノード５８と６０とを短絡するた
めのトランジスタＱ0 とが接続されている。そして、ク
ロックドインバータ５４の入力端にノード５８，出力端
にノード６０が各々接続され、逆に、クロックドインバ
ータ５６の入力端にノード６０，出力端にノード５８が
各々接続されている。Further, in the middle of the data transmission wiring D5, clocked inverters 54 and 56 as amplifiers for buffering and a transistor Q 0 for short-circuiting the nodes 58 and 60 are connected. .. The input terminal of the clocked inverter 54 is connected to the node 58, and the output terminal thereof is connected to the node 60. Conversely, the input terminal of the clocked inverter 56 is connected to the node 60, and the output terminal thereof is connected to the node 58.
【００１８】トランジスタＱ0 及びクロックドインバー
タ５４，５６には、ＡＴＤ（アドレス遷移検知回路）１
００からの制御信号φ0 ，φ1 ，φ3 がそれぞれ供給さ
れる。また、メモリセル読み出しアンプ１４及び入力回
路の出力は制御信号φ2 ，φ4 によって制御される。な
お、図中、Ｒ0 ，Ｒ1 はそれぞれノード５８，６０の配
線抵抗、Ｃ0 ，Ｃ1 はそれぞれノード５８，６０の配線
容量を示す。The transistor Q 0 and the clocked inverters 54 and 56 have an ATD (address transition detection circuit) 1
Control signals φ 0 , φ 1 , and φ 3 from 00 are supplied, respectively. The outputs of the memory cell read amplifier 14 and the input circuit are controlled by control signals φ 2 and φ 4 . In the figure, R 0 and R 1 represent wiring resistances of the nodes 58 and 60, respectively, and C 0 and C 1 represent wiring capacitances of the nodes 58 and 60, respectively.
【００１９】上記のように構成された回路において、デ
ータの出力（読み出し）を行う場合には、ＡＴＤ１００
よりハイレベルの制御信号φ0 〜φ4 を出力し、ノード
５８と６０を短絡させてバランス状態にしておく。そし
て、データ伝送時にφ0 ，φ2 をローレベルにし、微小
なΔｔ時間だけ遅らせてφ1 をローレベルにする。これ
によって、メモリセル読み出しアンプ１４から出力回路
１２へのデータ伝送が行われる。When outputting (reading) data in the circuit configured as described above, the ATD100
The higher level control signals φ 0 to φ 4 are output, and the nodes 58 and 60 are short-circuited to keep them in a balanced state. Then, φ 0 and φ 2 are set to low level during data transmission, and φ 1 is set to low level after a slight delay Δt. As a result, data transmission from the memory cell read amplifier 14 to the output circuit 12 is performed.
【００２０】一方、入力回路５０からメモリセル書込み
アンプ５２へデータ伝送を行う場合には、φ0 〜φ4 を
ハイレベルの状態から、入力回路５０のデータ決定時に
φ0 ，φ4 をローレベルにし、微小なΔｔ時間だけ遅ら
せてφ3 をローレベルにする。これによって、入力回路
５０から入力されたデータがメモリセル書込みアンプ５
２へ伝送される。On the other hand, when data is transmitted from the input circuit 50 to the memory cell write amplifier 52, φ 0 to φ 4 are set to the high level state, and φ 0 and φ 4 are set to the low level when the data of the input circuit 50 is determined. Then, φ 3 is delayed by a minute Δt time to set φ 3 to a low level. As a result, the data input from the input circuit 50 is transferred to the memory cell write amplifier 5
2 is transmitted.
【００２１】[0021]
【発明の効果】以上説明したように本発明に係る半導体
メモリ装置は、伝送データの遷移（伝送）を予告するた
めの制御信号を出力する制御信号出力手段と、制御信号
出力手段からの制御信号に基づき、伝送データが伝送さ
れる以前にアンプの入力ノードと出力ノードを短絡させ
て両ノードの電位を中間電位にバランスし、データの伝
送の開始時にノード間の短絡を開放する手段とを備えて
いるため、１つのデータ伝送に対して１本の配線で足
り、チップ面積を小さくできるとともに、データ伝送の
ための消費電力を節約できるという効果がある。As described above, in the semiconductor memory device according to the present invention, the control signal output means for outputting the control signal for notifying the transition (transmission) of the transmission data, and the control signal from the control signal output means. Before the transmission of the transmission data, the input node and the output node of the amplifier are short-circuited to balance the potentials of both nodes to the intermediate potential, and the short circuit between the nodes is released at the start of the data transmission. Therefore, one wiring is sufficient for one data transmission, the chip area can be reduced, and the power consumption for data transmission can be saved.
【図１】本発明の第１実施例を示し、（Ａ）図が実施例
に係るメモリＩＣの構成を示す回路図であり、（Ｂ）図
がそのタイミングチャート図である。FIG. 1 shows a first embodiment of the present invention, FIG. 1A is a circuit diagram showing a configuration of a memory IC according to the embodiment, and FIG. 1B is a timing chart thereof.
【図２】本発明の第２実施例に係るメモリＩＣの構成を
示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a memory IC according to a second embodiment of the present invention.
【図３】従来のメモリＩＣの構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a conventional memory IC.
【図４】他の従来例を示し、（Ａ）図がメモリＩＣの構
成を示す回路図であり、（Ｂ）図がそのタイミングチャ
ート図である。FIG. 4 shows another conventional example, FIG. 4A is a circuit diagram showing a configuration of a memory IC, and FIG. 4B is a timing chart thereof.
１０ メモリセル １２ 出力回路 １４ メモリセル読み出しアンプ ３０，５４，５６ クロックドインバータ ３２，３４，５８，６０ ノード ５０ 入力回路 ５２ メモリセル書込みアンプ １００ ＡＴＤ（アドレス遷移検知回路） Ｄ０，Ｄ５ 伝送用配線 10 memory cell 12 output circuit 14 memory cell read amplifier 30, 54, 56 clocked inverter 32, 34, 58, 60 node 50 input circuit 52 memory cell write amplifier 100 ATD (address transition detection circuit) D0, D5 transmission wiring
Claims (2)
バッファリングするアンプを接続した半導体メモリ装置
において、 前記伝送データの遷移（伝送）を予告するための制御信
号を出力する制御信号出力手段と、 前記制御信号出力手段からの前記制御信号に基づき、前
記伝送データが伝送される以前に前記アンプの入力ノー
ドと出力ノードを短絡させて両ノードの電位を中間電位
にバランスし、前記データの伝送の開始時に前記ノード
間の短絡を開放する手段とを備えたことを特徴とする半
導体メモリ装置。1. A semiconductor memory device in which an amplifier for buffering transmission data is connected in the middle of a data transmission wiring, and a control signal output means for outputting a control signal for notifying a transition (transmission) of the transmission data. Based on the control signal from the control signal output means, the input node and the output node of the amplifier are short-circuited to balance the potentials of both nodes to an intermediate potential before the transmission of the transmission data to transmit the data. And a means for releasing a short circuit between the nodes at the start of the semiconductor memory device.
向の伝送を共用する配線であることを特徴とする請求項
１記載の半導体メモリ装置。2. The semiconductor memory device according to claim 1, wherein the data transmission line is a line that shares transmission in both directions of input and output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353391A JPH05166381A (en) | 1991-12-17 | 1991-12-17 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353391A JPH05166381A (en) | 1991-12-17 | 1991-12-17 | Semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166381A true JPH05166381A (en) | 1993-07-02 |
Family
ID=18430525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353391A Pending JPH05166381A (en) | 1991-12-17 | 1991-12-17 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166381A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7158439B2 (en) | 2003-08-11 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7319633B2 (en) | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US7750403B2 (en) | 2006-06-30 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd | Semiconductor device and manufacturing method thereof |
-
1991
- 1991-12-17 JP JP3353391A patent/JPH05166381A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7158439B2 (en) | 2003-08-11 | 2007-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7352604B2 (en) | 2003-08-11 | 2008-04-01 | Semiconductor Energy Laboratory Co., Ltd. | Memory and driving method of the same |
| US7319633B2 (en) | 2003-12-19 | 2008-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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