JPH05165551A - Output control circuit - Google Patents
Output control circuitInfo
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- JPH05165551A JPH05165551A JP3335207A JP33520791A JPH05165551A JP H05165551 A JPH05165551 A JP H05165551A JP 3335207 A JP3335207 A JP 3335207A JP 33520791 A JP33520791 A JP 33520791A JP H05165551 A JPH05165551 A JP H05165551A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、出力制御回路に関し、
特に電源電圧立ち上がり時に安定した出力制御信号を出
力する出力制御回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output control circuit,
In particular, the present invention relates to an output control circuit that outputs a stable output control signal when the power supply voltage rises.
【０００２】[0002]
【従来の技術】従来、この種の出力制御回路は、図３に
示す様に、第一の出力バッファ制御回路２０９と第二の
出力バッファ制御回路２１０の組み合わせにより構成さ
れており、出力バッファ２０６、２０７のゲートにこれ
らの出力制御回路を接続する場合、この出力制御回路は
出力信号として電源電位２０１を直接用い発生せしめ、
これにより出力バッファのオン・オフを制御していた。2. Description of the Related Art Conventionally, as shown in FIG. 3, an output control circuit of this type is constituted by a combination of a first output buffer control circuit 209 and a second output buffer control circuit 210 as shown in FIG. , 207, when these output control circuits are connected to the gates, this output control circuit directly uses the power supply potential 201 as an output signal to generate.
This controls the on / off of the output buffer.
【０００３】以下、従来の出力制御回路の電源立ち上が
り時の状態を図３を用い説明する。The state of the conventional output control circuit when the power is turned on will be described below with reference to FIG.
【０００４】図３に示す従来例はＰ−ｃｈ出力バッファ
２０６を制御する第一の出力制御信号２０２と、Ｎ−ｃ
ｈ出力バッファ２０７を制御する第二の出力制御信号２
０３が出力制御回路に入力されており、また電源電位２
０１が立ち上がり内部回路安定動作電圧に達した時、第
一の出力制御信号２０２は論理値“Ｌ”レベル（以下
“Ｌ”と記述する）に、第二の出力制御信号２０３は論
理値“Ｈ”レベル（以下“Ｈ”と記述する）に初期設定
される様になっている。In the conventional example shown in FIG. 3, the first output control signal 202 for controlling the P-ch output buffer 206 and N-c are used.
h Second output control signal 2 for controlling the output buffer 207
03 is input to the output control circuit, and the power supply potential 2
When 01 rises and reaches the stable operation voltage of the internal circuit, the first output control signal 202 is at a logical value “L” level (hereinafter referred to as “L”) and the second output control signal 203 is at a logical value “H”. It is adapted to be initialized to the "level" (hereinafter referred to as "H").
【０００５】以下、図６のタイミングチャートを用い電
源電位２０１の立ち上がり時における各部の動作につい
て説明する。電源電位２０１がＧＮＤ電位から内部動作
安定電圧に達する迄の間、第一の出力制御信号２０２及
び、第二の出力制御信号２０３の電位は不定である。The operation of each part when the power supply potential 201 rises will be described below with reference to the timing chart of FIG. The potentials of the first output control signal 202 and the second output control signal 203 are indefinite until the power supply potential 201 reaches the internal operation stable voltage from the GND potential.
【０００６】また、出力バッファ制御回路２０９，２１
０も正常なインバータ動作を行えず第一及び第二の出力
信号２０４，２０５も不定となるため、Ｐ，Ｎ−ｃｈ出
力バッファ２０６，２０７のドレインに接続された出力
端２０８の電位も不定となる。Further, the output buffer control circuits 209 and 21
Since 0 does not perform a normal inverter operation and the first and second output signals 204 and 205 are also indefinite, the potential of the output terminal 208 connected to the drains of the P, N-ch output buffers 206 and 207 is also indefinite. Become.
【０００７】さらに、電源電位：２０１が内部動作安定
電圧に達した後は、第一の出力制御信号２０２は“Ｌ”
となり、第一の出力信号２０４は“Ｈ”となり、Ｐ−ｃ
ｈ出力バッファ２０６はオフすると共に、第二の出力制
御信号２０３は“Ｈ”となる。これにより、第二の出力
信号２０５は“Ｌ”となり、Ｎ−ｃｈ出力バッファ２０
７はオフする。Further, after the power source potential: 201 reaches the internal operation stable voltage, the first output control signal 202 is "L".
, The first output signal 204 becomes "H", and P-c
The h output buffer 206 is turned off, and the second output control signal 203 becomes "H". As a result, the second output signal 205 becomes "L", and the N-ch output buffer 20
7 turns off.
【０００８】従って、Ｐ，Ｎ−ｃｈ出力バッファ２０
６，２０７のドレインに接続された出力端２０８はハイ
インピーダンスになる。Therefore, the P, N-ch output buffer 20
The output end 208 connected to the drains of 6, 207 becomes high impedance.
【０００９】[0009]
【発明が解決しようとする課題】ところで、上述した従
来の出力制御回路は、出力信号の状態が、電源立ち上げ
時における電源立ち上がり開始から回路の安定動作電圧
に達するまでの間、不安定かつ不定状態となった。この
ことは、出力回路に回路安定動作電圧以下で反応する周
辺部品・回路を接続する場合、致命的な問題点となる。By the way, in the above-mentioned conventional output control circuit, the state of the output signal is unstable and indefinite during the period from the start of the power source rise at the time of power source rise to the stable operation voltage of the circuit. It became a state. This is a fatal problem when connecting peripheral components / circuits that react below the circuit stable operating voltage to the output circuit.
【００１０】それ故、本発明の課題は、電源電位立ち上
がり時においても安定した出力制御信号を維持可能な出
力制御回路を得ることにある。Therefore, an object of the present invention is to obtain an output control circuit capable of maintaining a stable output control signal even when the power supply potential rises.
【００１１】[0011]
【課題を解決するための手段】本発明の出力制御回路
は、第一及び第二の電位によって生成される発振クロッ
ク信号を受け、出力制御信号がアクティブ状態の時のみ
該発振クロック信号を出力するゲートと、該ゲートより
出力される該発振クロック信号との容量結合により該第
一の電位を基準電位とし該第二の電位に向いチャージ電
位を押し上げ又は押し下げるチャージポンプ部と、該チ
ャージ電位と該第一の電位を両端とする容量より成り、
該チャージ電位を出力信号として出力する回路を有する
ことを特徴とする。The output control circuit of the present invention receives an oscillation clock signal generated by the first and second potentials and outputs the oscillation clock signal only when the output control signal is in an active state. A gate and a charge pump unit that pushes up or pushes down the charge potential toward the second potential with the first potential as a reference potential by capacitive coupling with the oscillation clock signal output from the gate; It consists of a capacitor with the first potential at both ends,
It is characterized in that it has a circuit for outputting the charge potential as an output signal.
【００１２】[0012]
【作用】出力制御御信号がアクティブのときのみ、発信
クロック信号によりＧＮＤを基準に電源電位へチャージ
電位を押し上げるチャージポンプ部と、チャージ電位と
ＧＮＤ間に容量を有する出力制御回路において、出力信
号をＮ―ｃｈ出力バッファのゲートに入力することによ
り、出力を制御して出力端の状態を決定させる。電源電
位が立ち上がり開始後、内部回路安定電圧に達するま
で、発信クロック信号が発生しないため、チャージポン
プ部が動作せず、チャージ電位に電荷が供給されない。
従って、出力制御信号が不定であってもチャージ電位お
よび出力信号は容量によりＧＮＤに保たれる。これによ
り、Ｎ―ｃｈ出力バッファは常にオフ状態となり、出力
端はハイインピーダンス状態を安定に保つことが可能と
なる。In the output control circuit having the capacitance between the charge potential and GND, and the charge pump unit that pushes up the charge potential to the power supply potential with reference to GND by the oscillation clock signal only when the output control signal is active, By inputting to the gate of the N-ch output buffer, the output is controlled to determine the state of the output end. Since the oscillation clock signal is not generated until the internal circuit stable voltage is reached after the power supply potential starts rising, the charge pump unit does not operate and no charge is supplied to the charge potential.
Therefore, even if the output control signal is indefinite, the charge potential and the output signal are kept at GND by the capacitance. As a result, the N-ch output buffer is always in the off state, and the output end can stably maintain the high impedance state.
【００１３】[0013]
【実施例】次に本発明の実施例について、図面を参照し
て説明をする。Embodiments of the present invention will now be described with reference to the drawings.
【００１４】図１は本発明の第一の実施例であり、図４
はタイミング図である。FIG. 1 shows a first embodiment of the present invention, and FIG.
Is a timing diagram.
【００１５】第一実施例は図１に示すように、発振クロ
ック信号１と出力制御信号２を入力とする２入力ＮＯＲ
ゲート３と、前記発振クロック信号１によりＧＮＤ電位
を基準に電源電位４へチャージ電位５を押し上げるチャ
ージポンプ部６と、前記チャージ電位５とＧＮＤ間に容
量７を備えており、前記チャージ電位５を出力信号８と
して、ソースをＧＮＤに、ドレインを出力端１０に接続
したＮ−ｃｈ出力バッファ９のゲートに入力する構成に
なっている。The first embodiment, as shown in FIG. 1, is a 2-input NOR which receives an oscillation clock signal 1 and an output control signal 2.
A gate 3, a charge pump unit 6 that pushes up the charge potential 5 to the power supply potential 4 based on the GND potential by the oscillation clock signal 1, and a capacitor 7 between the charge potential 5 and GND are provided. As the output signal 8, the source is input to GND and the drain is input to the gate of the N-ch output buffer 9 connected to the output terminal 10.
【００１６】また、電源電位４が立ち上がり、内部回路
安定動作電圧に達した時、出力制御信号２は“Ｈ”に、
初期設定される様になっている。When the power supply potential 4 rises and reaches the internal circuit stable operation voltage, the output control signal 2 becomes "H",
It is supposed to be initialized.
【００１７】以下、図４のタイミングチャートを用い電
源電位４の立ち上がり時における各部の動作について説
明する。電源電位４がＧＮＤ電位から内部動作安定電圧
に達する迄の間、発振回路が発振せず又発振クロックも
伝達されないため、発振クロック信号１にはチャージポ
ンプ部２の動作に必要なクロック信号が発生していな
い。The operation of each part when the power supply potential 4 rises will be described below with reference to the timing chart of FIG. Since the oscillation circuit does not oscillate and the oscillation clock is not transmitted until the power supply potential 4 reaches the internal operation stable voltage from the GND potential, a clock signal necessary for the operation of the charge pump unit 2 is generated in the oscillation clock signal 1. I haven't.
【００１８】従って、チャージポンプ部６は、例え出力
制御信号２が“Ｌ”であっても、チャージ電位５を押し
上げることができないため、チャージ電位５は容量７に
よりＧＮＤ電位が保持される。このため、出力信号８は
“Ｌ”を出力し、Ｎ−ｃｈ出力バッファ９は、オフ状態
を維持する。Therefore, the charge pump unit 6 cannot push up the charge potential 5 even if the output control signal 2 is "L", so that the charge potential 5 is held at the GND potential by the capacitor 7. Therefore, the output signal 8 outputs "L", and the N-ch output buffer 9 maintains the off state.
【００１９】さらに、電源電位４が内部動作安定電圧に
達した後は、発振回路が発振し発振クロックが伝達され
るが、本実施例の場合、出力制御信号２は“Ｈ”に初期
設定されるため、ＮＯＲゲート３の出力は“Ｌ”固定と
なりチャージポンプ部６は動作せず、Ｎ−ｃｈ出力バッ
ファは引き続きオフ状態を維持する。このため、出力端
１０は電源電位４の立ち上がり初期から安定してハイイ
ンピーダンス状態を維持することになる。After the power supply potential 4 reaches the internal operation stable voltage, the oscillation circuit oscillates and the oscillation clock is transmitted. In this embodiment, the output control signal 2 is initially set to "H". Therefore, the output of the NOR gate 3 is fixed to "L", the charge pump unit 6 does not operate, and the N-ch output buffer continues to be in the off state. Therefore, the output terminal 10 stably maintains the high impedance state from the initial rising of the power supply potential 4.
【００２０】また、この状態で出力制御信号を“Ｌ”に
すると、ＮＯＲゲート３はチャージポンプ部６の動作に
必要なクロック信号を出力するため、チャージポンプ部
６はチャージ電位５を押し上げる。そして、これにより
チャージ電位５は電源電位４に維持される。このため出
力信号８は“Ｈ”を出力し、Ｎ−ｃｈ出力バッファ９
は、オン状態となり、出力端１０はＧＮＤレベルを出力
する。このようにして電源電位４が内部動作安定電圧に
達した後は、出力制御信号２の内容に基づきＮ−ｃｈ出
力バッファ９を制御出来る。When the output control signal is set to "L" in this state, the NOR gate 3 outputs the clock signal necessary for the operation of the charge pump unit 6, so that the charge pump unit 6 pushes up the charge potential 5. As a result, the charge potential 5 is maintained at the power supply potential 4. Therefore, the output signal 8 outputs "H", and the N-ch output buffer 9
Turns on, and the output terminal 10 outputs the GND level. After the power supply potential 4 reaches the stable internal operation voltage in this way, the N-ch output buffer 9 can be controlled based on the content of the output control signal 2.
【００２１】図２は本発明の第二の実施例であり、図５
はタイミング図である。FIG. 2 shows a second embodiment of the present invention, and FIG.
Is a timing diagram.
【００２２】第二実施例は図２に示すように、出力制御
信号１０２と第二の出力制御信号１１２が“Ｌ”の時の
み発振クロック信号１０１を出力するＮＯＲゲート１０
３と第二のＮＯＲゲート１１３と、前記発振クロック信
号１０１によりＧＮＤ電位を基準に電源電位１０４へチ
ャージ電位１０５を押し上げるチャージポンプ部１０６
を有している。そして、電源電位１０４を基準にＧＮＤ
電位へ第二のチャージ電位１１５を押し下げる第二のチ
ャージポンプ部１１６と、チャージ電位１０５とＧＮＤ
間と、電源電位１０４間とチャージ電位１１５間に容量
１０７，１１７を備えており、前記チャージ電位１０５
を出力信号１０８として、ソースをＧＮＤに、ドレイン
を出力端１１０に接続したＮ−ｃｈ出力バッファ１０９
のゲートに入力し、また前記第二のチャージ電位１１５
を第二の出力信号１１８として、ソースを電源電位１０
４に、ドレインを出力端１１０に接続したＰ−ｃｈ出力
バッファ１１９のゲートに入力する構成になっている。In the second embodiment, as shown in FIG. 2, the NOR gate 10 outputs the oscillation clock signal 101 only when the output control signal 102 and the second output control signal 112 are "L".
3, the second NOR gate 113, and the charge pump unit 106 that pushes up the charge potential 105 to the power supply potential 104 based on the GND potential by the oscillation clock signal 101.
have. Then, GND with reference to the power supply potential 104
The second charge pump unit 116 that pushes the second charge potential 115 to the potential, the charge potential 105, and the GND.
Capacitors 107 and 117 between the power supply potential 104 and the charge potential 115.
As an output signal 108, an N-ch output buffer 109 having a source connected to GND and a drain connected to an output terminal 110.
Input to the gate of the second charge potential 115
Is the second output signal 118, and the source is the power supply potential 10
4, the drain is input to the gate of the P-ch output buffer 119 whose output terminal 110 is connected.
【００２３】また、電源電位１０４が立ち上がり、内部
回路安定動作電圧に達した時、出力制御信号１０２と第
二の出力制御信号１１２は“Ｈ”に初期設定される様に
なっている。When the power supply potential 104 rises and reaches the internal circuit stable operation voltage, the output control signal 102 and the second output control signal 112 are initialized to "H".
【００２４】図５に第二実施例のタイミングチャートを
示す。電源電位１０４の立ち上がりに際しチャージポン
プ部１０６，チャージ電位１０５，出力信号１０８及び
Ｎ−ｃｈ出力バッファ１０９は、第一の実施例で説明し
た各部と同様の動作を行い、Ｎ−ｃｈ出力バッファ１０
９はオフ状態を維持する。FIG. 5 shows a timing chart of the second embodiment. When the power supply potential 104 rises, the charge pump unit 106, the charge potential 105, the output signal 108, and the N-ch output buffer 109 perform the same operations as those of the units described in the first embodiment, and the N-ch output buffer 10
9 remains off.
【００２５】また、第二のチャージポンプ部１１６，第
二のチャージ電位１１５，第二の出力信号１１８及びＰ
−ｃｈ出力バッファ１１９は、第一の実施例で説明した
各部の電源電位４とＧＮＤ電位を逆転した構成であり、
動作は反極性で同様の動作を行い、Ｐ−ｃｈ出力バッフ
ァ１１９はオフ状態を維持する。Further, the second charge pump section 116, the second charge potential 115, the second output signal 118 and P
The −ch output buffer 119 has a configuration in which the power supply potential 4 and the GND potential of each part described in the first embodiment are reversed,
The operation is the same with the opposite polarity, and the P-ch output buffer 119 maintains the off state.
【００２６】このため、出力端１１０は電源電位１０４
の立ち上がり初期から安定してハイインピーダンス状態
を維持する事になる。Therefore, the output terminal 110 is connected to the power supply potential 104.
The high impedance state will be maintained stably from the beginning of rising.
【００２７】[0027]
【発明の効果】以上説明したように、本発明の出力制御
回路は電源電圧立ち上がり時に出力制御信号を安定した
状態に保つ事が可能である。これにより、出力に回路安
定動作電圧以下で反応する周辺部品・回路を容易に用い
ることが可能となる。As described above, the output control circuit of the present invention can keep the output control signal in a stable state when the power supply voltage rises. This makes it possible to easily use peripheral components / circuits that react to the output at a circuit stable operating voltage or lower.
【図１】本発明の第一実施例を示す回路図である。FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
【図２】本発明の第二実施例実施例を示す回路図であ
る。FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
【図３】従来技術を示す回路図である。FIG. 3 is a circuit diagram showing a conventional technique.
【図４】本発明の第一実施例のタイミング図である。FIG. 4 is a timing diagram of the first embodiment of the present invention.
【図５】本発明の第二実施例のタイミング図である。FIG. 5 is a timing diagram of the second embodiment of the present invention.
【図６】従来例のタイミング図である。 １…発振クロック信号 ２…出力制御信号 ３…ＮＯＲゲート ４…電源電位 ５…チャージ電位 ６…チャージポンプ部 ７…容量 ８…出力信号 ９…Ｎ−ｃｈ出力バッファ １０…出力端 １０１…発振クロック信号 １０２…出力制御信号 １０３…ＮＯＲゲート １０４…電源電位 １０５…チャージ電位 １０６…チャージポンプ部 １０７…容量 １０８…出力信号 １０９…Ｎ−ｃｈ出力バッファ １１０…出力端 １１２…第二の出力制御信号 １１３…第二のＮＯＲゲート １１５…第二のチャージ電位 １１６…第二のチャージポンプ部 １１７…容量 １１８…第二の出力信号 １１９…Ｐ−ｃｈ出力バッファ ２０１…電源電位 ２０２…第一の出力制御信号 ２０３…第二の出力制御信号 ２０４…第一の出力信号 ２０５…第二の出力信号 ２０６…Ｐ−ｃｈ出力バッファ ２０７…Ｎ−ｃｈ出力バッファ ２０８…出力端 ２０９…第一の出力バッファ制御回路 ２１０…第二の出力バッファ制御回路FIG. 6 is a timing chart of a conventional example. 1 ... Oscillation clock signal 2 ... Output control signal 3 ... NOR gate 4 ... Power supply potential 5 ... Charge potential 6 ... Charge pump unit 7 ... Capacitance 8 ... Output signal 9 ... N-ch output buffer 10 ... Output end 101 ... Oscillation clock signal 102 ... Output control signal 103 ... NOR gate 104 ... Power supply potential 105 ... Charge potential 106 ... Charge pump section 107 ... Capacitance 108 ... Output signal 109 ... N-ch output buffer 110 ... Output end 112 ... Second output control signal 113 ... Second NOR gate 115 ... Second charge potential 116 ... Second charge pump section 117 ... Capacitance 118 ... Second output signal 119 ... P-ch output buffer 201 ... Power supply potential 202 ... First output control signal 203 ... second output control signal 204 ... first output signal 205 ... second output signal 206 ... P- h output buffer 207 ... N-ch output buffer 208 ... output terminal 209 ... first output buffer control circuit 210 ... second output buffer control circuit
Claims (2)
体集積回路において、 上記第一及び第二の電位によって生成される発振クロッ
ク信号を受け、 出力制御信号がアクティブ状態の時のみ該発振クロック
信号を出力するゲートと、 上記ゲートより出力される上記発振クロック信号との容
量結合により上記第一の電位を基準電位として上記第二
の電位に向いチャージ電位を押し上げ又は押し下げるチ
ャージポンプ部と、 上記チャージ電位と上記第一の電位を両端とする容量よ
り成り、 該チャージ電位を出力信号として出力することを特徴と
する出力制御回路。1. A semiconductor integrated circuit which operates with first and second potentials, receives an oscillation clock signal generated by the first and second potentials, and outputs the oscillation clock signal only when an output control signal is in an active state. A charge pump unit that pushes up or pushes down a charge potential toward the second potential with the first potential as a reference potential by capacitive coupling of a gate outputting a signal and the oscillation clock signal output from the gate, An output control circuit comprising a charge potential and a capacitor having the first potential at both ends, and outputting the charge potential as an output signal.
体集積回路において、 上記第一及び第二の電位によって生成される発振クロッ
ク信号を受け、 出力制御信号がアクティブ状態の時のみ上記発振クロッ
ク信号を出力するゲートと、 上記ゲートより出力される上記発振クロック信号との容
量結合により上記第二の電位を基準電位とし上記第一の
電位に向い第二のチャージ電位を押し上げ又は押し下げ
る第二のチャージポンプ部と、 上記第二のチャージ電位と上記第二の電位を両端とする
第二の容量より成り、 上記第二のチャージ電位を出力信号として出力すること
を特徴とする出力制御回路。2. A semiconductor integrated circuit which operates at first and second potentials, receives the oscillation clock signal generated by the first and second potentials, and only when the output control signal is in an active state, the oscillation clock signal. The second charge potential is pushed up or pushed down toward the first potential with the second potential as a reference potential by capacitive coupling between the gate for outputting a signal and the oscillation clock signal output from the gate. An output control circuit comprising a charge pump unit, a second capacitor having a second charge potential and a second capacitor having the second potential at both ends, and outputting the second charge potential as an output signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335207A JP2853718B2 (en) | 1991-12-18 | 1991-12-18 | Output control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3335207A JP2853718B2 (en) | 1991-12-18 | 1991-12-18 | Output control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05165551A true JPH05165551A (en) | 1993-07-02 |
| JP2853718B2 JP2853718B2 (en) | 1999-02-03 |
Family
ID=18285963
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3335207A Expired - Fee Related JP2853718B2 (en) | 1991-12-18 | 1991-12-18 | Output control circuit |
Country Status (1)
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|---|---|
| JP (1) | JP2853718B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882175B2 (en) | 2002-07-11 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Inter-block interface circuit and system LSI |
-
1991
- 1991-12-18 JP JP3335207A patent/JP2853718B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882175B2 (en) | 2002-07-11 | 2005-04-19 | Matsushita Electric Industrial Co., Ltd. | Inter-block interface circuit and system LSI |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2853718B2 (en) | 1999-02-03 |
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981021 |
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