JPH05158062A - Liquid crystal display device - Google Patents
Liquid crystal display deviceInfo
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- JPH05158062A JPH05158062A JP12845892A JP12845892A JPH05158062A JP H05158062 A JPH05158062 A JP H05158062A JP 12845892 A JP12845892 A JP 12845892A JP 12845892 A JP12845892 A JP 12845892A JP H05158062 A JPH05158062 A JP H05158062A
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- Japan
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- bonding
- control circuit
- external control
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は小型携帯テレビの表示体
に関するものであり、アッセンブルの容易なＴＶディス
プレイを提供するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display unit for a small portable television, and provides a TV display which can be easily assembled.
【０００２】[0002]
【発明が解決しようとする課題】近年、小型携帯テレビ
の開発が盛んに行なわれている。例えば、現在もＴＶの
主流となっているＣＲＴを小型、薄型にしたフラットＣ
ＲＴや液晶マルチプレクス表示体の延長である多重マト
リックス型テレビがあげられる。フラットＣＲＴは電子
ビームの進行方向を途中で静電的に偏向することにより
電子銃の位置を画面の後方から側面に代えたものであ
り、サイズも大きく、また、高圧回路の必要性から超小
型テレビの実現は困難である。一方、多重マトリックス
表示は画質が荒く、コントラストも悪く、更に、多重化
によりパネル駆動回路数が増加し、実装コストが非常に
高いという欠点があった。In recent years, small portable televisions have been actively developed. For example, a flat C that is a compact and thin CRT that is still the mainstream of TV
An example is a multi-matrix television, which is an extension of an RT or liquid crystal multiplex display. The flat CRT is one in which the position of the electron gun is changed from the rear side of the screen to the side surface by electrostatically deflecting the traveling direction of the electron beam, and the size is large, and because of the necessity of a high voltage circuit, it is a very small size. Realization of TV is difficult. On the other hand, the multi-matrix display has the drawbacks that the image quality is poor and the contrast is poor, and the number of panel drive circuits is increased due to the multiplexing, resulting in a very high mounting cost.
【０００３】[0003]
【課題を解決するための手段】かかる欠点を鑑みて、本
発明は、ガラスエポキシ基板上に第１基板が配置され、
該第１基板上には液晶を駆動するスイッチングトランジ
スタ、該スイッチングトランジスタに接続されてなるド
ライバ回路、及び外部制御回路用ボンディングパットが
形成され、、該第１基板と相対向して第２基板が配置さ
れてなる液晶表示装置において、該第１基板上に形成さ
れた外部制御回路用ボンディングパットと該ガラスエポ
キシ基板上に形成されたボンディング用ランドとをワイ
ヤーボンディングによって接続したことを特徴とする。In view of the above drawbacks, the present invention provides a first substrate arranged on a glass epoxy substrate,
A switching transistor for driving a liquid crystal, a driver circuit connected to the switching transistor, and an external control circuit bonding pad are formed on the first substrate, and a second substrate faces the first substrate. In the arranged liquid crystal display device, the external control circuit bonding pad formed on the first substrate and the bonding land formed on the glass epoxy substrate are connected by wire bonding.
【０００４】図１は等価回路構成の単結晶ｓｉ基板を用
いるアクティブ・マトリックス表示体である。FIG. 1 shows an active matrix display using a single crystal si substrate having an equivalent circuit configuration.
【０００５】アクティブ・マトリックス用ＩＣ基板は、
表示部分のみで構成され、マトリックスの駆動部分はＩ
Ｃ基板とボンディング等により接続された外部のＣＭＯ
Ｓ−ＩＣチップにより構成されていた。The IC substrate for active matrix is
It consists of only the display part, and the driving part of the matrix is I
External CMO connected to C board by bonding, etc.
It was composed of an S-IC chip.
【０００６】図１はアクティブ・マトリックスの表示部
分を示し表示部分１は（ｎ×ｍ）コのセル２が配列され
ている。各セルにはゲート線Ｇｉとデータ線Ｄｊが配線
されており、この２つの信号線の交点となるセルを選択
してデータ線Ｄｊからデータを各セルに書き込む。各セ
ルはトランジスタＴｉｊとデータ保持用の容量Ｃｉｊか
ら構成されて、駆動点Ｖｉｊから液晶等の表示体を駆動
する。FIG. 1 shows a display portion of an active matrix. In the display portion 1, (n × m) cells 2 are arranged. A gate line Gi and a data line Dj are wired in each cell, and a cell at the intersection of these two signal lines is selected and data is written to each cell from the data line Dj. Each cell is composed of a transistor Tij and a capacitance Cij for holding data, and drives a display body such as a liquid crystal from a driving point Vij.
【０００７】例えばここにテレビの画面表示を行うとす
ると、テレビ用の映像信号が各タイミングに応じてデー
タ線から、その時の走査線位置にあたるゲート線を選択
することにより各セルに順次データを書いてゆく。この
ためには走査位置に合致したゲート線を選択する信号を
各ゲート線Ｇ1 〜Ｇn に与え、又その走査位置における
データを、横方向へ走査して書き込むためにデータ線に
送り込むための周辺回路が必要となる。For example, if a television screen is displayed here, the television video signal sequentially writes data to each cell by selecting the gate line corresponding to the scanning line position from the data line according to each timing. Go on. For this purpose, a signal for selecting a gate line matching the scanning position is given to each of the gate lines G 1 to G n, and the data at the scanning position is sent to the data line for lateral scanning. Peripheral circuits are required.
【０００８】ところが、この周辺回路と、このアクティ
ブ・マトリックス基板の接続は、（ｎ＋ｍ）の２倍必要
となり、実際には４００〜８００本とかなり大変であり
コスト的にも高くつく。又周辺駆動回路自体も通常消費
電力を低減する意味でＣＭＯＳ−ＬＳＩが用いられる
が、このために必要なチップ数が１０コ〜２０コで、や
はり、アセンブルが大変で、チップ自体のコストもかな
り過ぎる。従ってこの周辺回路をＩＣ基板に内蔵するこ
とが最もよい。However, it is necessary to connect this peripheral circuit and this active matrix substrate twice as much as (n + m), which is actually 400 to 800, which is very difficult and costly. Also, the peripheral drive circuit itself usually uses a CMOS-LSI in the sense of reducing power consumption, but the number of chips required for this is 10 to 20, and assembling is difficult, and the cost of the chip itself is considerably high. Pass. Therefore, it is best to incorporate this peripheral circuit in the IC substrate.
【０００９】本発明にて用いる周辺駆動回路はプートス
トラップ回路を利用した静止電流０のクロック入力を直
接スイッチング電源とするダイナミックシフトレジスタ
を中心に構成される。The peripheral drive circuit used in the present invention is mainly composed of a dynamic shift register using a bootstrap circuit and having a quiescent current 0 clock input as a direct switching power supply.
【００１０】[0010]
【実施例】図２は本発明で用いるゲート線側の駆動回路
の一例である。シフトレジスタセル５は４つのトランジ
スタ７〜１０と１つのプートストラップ容量６より構成
される。クロックはφ 1とφ2 の２相でありスタートパ
ルスＳＰ入力により”１”電位が順次クロックに同期し
て転送してゆく。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 2 shows an example of a gate line side drive circuit used in the present invention. The shift register cell 5 is composed of four transistors 7 to 10 and one putstrap capacitor 6. The clock has two phases of φ 1 and φ 2 , and the “1” potential is sequentially transferred by the start pulse SP input in synchronization with the clock.
【００１１】各シフトレジスタの出力Ｄ1 〜Ｄm がゲー
ト線に入力されて、この結果図３に示す如く、順次各ゲ
ート線を選択してゆく。このシフトレジスタに要求され
ることは、テレビの走査の場合フレーム周波数が１／６
０ＨZ であるので走査スピードが遅いので、通常のダイ
ナミック動作ではむずかしいことと、ゲート線には数＋
ＰＦの寄生容量があると同時に表示部のセル内のトラン
ジスタを完全にＯＮにするためにはデータ線の最大電圧
にバックゲート効果を考慮したシキイ値を加えた分より
更に大きな電圧を印加しなければならないことである。The outputs D 1 to D m of the shift registers are input to the gate lines, and as a result, the gate lines are sequentially selected as shown in FIG. This shift register is required to have a frame frequency of 1/6 when scanning a television.
Since it is 0H Z , the scanning speed is slow, which makes it difficult to perform normal dynamic operation.
In order to completely turn on the transistor in the cell of the display section while there is a parasitic capacitance of PF, a voltage larger than the sum of the maximum voltage of the data line and the threshold value considering the back gate effect must be applied. That is something that must be done.
【００１２】このため、シフトレジスタ入力には入力ト
ランスファゲートトランジスタ７を用いて、Ｔ1 〜ＴN
に一択蓄えてからプートストラップ容量により、Ｄ1 〜
Ｄmに”１”を書き込む。もしこのトランスファゲート
を用いないと、Ｄ1 とＴ2 、Ｄ2 とＴ3 ……と短絡さ
れ、プートストラップ容量をゲート容量ＣＧｉよりずっ
と大きくする必要があり、パターンが大きくなって、歩
留りを低下させる。For this reason, the input transfer gate transistor 7 is used for the shift register input, and T 1 to T N
Depending on the capacity of the put strap, D 1 ~
Write "1" in D m . If this transfer gate is not used, it will be short-circuited with D 1 and T 2 , D 2 and T 3, ..., It is necessary to make the Putstrap capacitance much larger than the gate capacitance CGi, the pattern becomes large and the yield decreases. Let
【００１３】又Ｄ1 〜Ｄm の”１”に書き込まれた後”
０”に放電するためにはトランジスタ１０にＴ3 を接続
するのみでよいが、このシフトレジスタが低周波で動作
する場合、わずかのリークに対しても動作不良となるの
で、歩留りを向上させ、動作を安定化させるために電位
固定トランジスタ９を追加して、クロックの半周期毎
に”０”レベルにリフレッシュしてやる。After being written to "1" of D 1 to D m , "
In order to discharge it to 0 ", it is only necessary to connect T 3 to the transistor 10, but when this shift register operates at a low frequency, even a slight leak causes a malfunction, so that the yield is improved, In order to stabilize the operation, the potential fixing transistor 9 is added and refreshed to "0" level every half cycle of the clock.
【００１４】図４は本発明によるデータ線側の駆動回路
の一例である。シフトレジスタセル１４はプートストラ
ップ容量１６と動作に必要なトランジスタ１７，１８と
後述するシフトレジスタ選択のためのリセットトランジ
スタ１９により構成され、初段へは入力ゲート１５を介
してスタートパルスＳＰを印加する。FIG. 4 shows an example of the drive circuit on the data line side according to the present invention. The shift register cell 14 is composed of a bootstrap capacitor 16, transistors 17 and 18 necessary for operation, and a reset transistor 19 for selecting a shift register, which will be described later, and applies a start pulse SP to the first stage via an input gate 15.
【００１５】又、各シフトレジスタ出力Ｓ1 〜Ｓm はサ
ンプルホールドトランジスタＨ1 〜Ｈm に入力され、走
査信号に同期してビデオ入力Ｖ．Ｓ．（映像信号又はデ
ータ書き込み信号）をデータ線に寄生する容量ＣＤ1 〜
ＣＤm にサンプルホールドさせる。データ線側駆動回路
は一走査線内で全ての処理を行うため高速であり、リー
ク電流の考慮は余りしなくてよいが、逆に高速動作を確
保することと、高速のために増大する消費電力を押える
ことを考慮する必要がある。The shift register outputs S 1 to S m are input to the sample and hold transistors H 1 to H m , and the video input V.S. S. Capacitance CD 1 for parasitically (data signal or data write signal) on the data line
Make CD m sample hold. Since the data line side drive circuit performs all the processing within one scanning line, it is high speed, and it is not necessary to consider leakage current, but on the contrary, ensuring high speed operation and increasing consumption due to high speed It is necessary to consider saving electric power.
【００１６】このために、シフトレジスタのクロックは
２相でなく４相以上を用いるのがよい。同一の転送率で
同一のビット数を確保するためにはクロックが２相から
４相になればクロックラインφ 1〜φ4 で消費する電力
は半分になる。又８相になればその半分となる。For this reason, it is preferable to use four or more phase clocks instead of two phase clocks for the shift register. In order to secure the same number of bits at the same transfer rate, the power consumed by the clock lines φ 1 to φ 4 is halved if the clocks change from 2 phases to 4 phases. If it becomes 8 phases, it will be half of that.
【００１７】このシフトレジスタはｍビット中１ビット
しか”１”になっていないのでクロック以外での電力消
費は少ない。従って本方式の採用により、周辺駆動回路
はモノチャネル構成にもかかわらずＣＭＯＳ並の低電力
とすることが可能である。シフトレジスタの出力Ｓ1 〜
Ｓm はサンプルホールドトランジスタＨ1 〜Ｈm に入力
されるのみでここに寄生する容量はそう大きくない。Since only 1 bit in the m bits is "1" in this shift register, power consumption other than the clock is small. Therefore, by adopting this method, the peripheral drive circuit can be as low in power as CMOS even though it has a mono-channel structure. Output of shift register S 1 ~
S m is only input to the sample hold transistors H 1 to H m , and the parasitic capacitance there is not so large.
【００１８】従ってＳ1 〜Ｓm に直接小面積で構成され
るプートストラップ容量１６を接線することが可能とな
る。サンプル・ホールドトランジスタ２０〜２３はかな
りの高速スイッチングが要求されるが、そのゲート入力
にはプートストラップ動作により、図５に示す如くクロ
ック信号の２倍近い振幅で印加されるので、非常に高速
でスイッチングできるという利点がある。Therefore, it becomes possible to directly connect the put strap capacitor 16 having a small area to S 1 to S m . The sample-and-hold transistors 20 to 23 are required to switch at a considerably high speed, but the gate input thereof is applied with a double amplitude of the clock signal as shown in FIG. It has the advantage that it can be switched.
【００１９】図６は本実施例のＩＣ基板の機能部配置図
であり、周辺回路部、画素部、上下導通用パッド、外部
接続パッドから構成されている。FIG. 6 is a layout view of the functional portion of the IC substrate of this embodiment, which is composed of a peripheral circuit portion, a pixel portion, vertical conduction pads, and external connection pads.
【００２０】図７は以上のように周辺回路内蔵のＩＣ基
板を用いたアクティブパネルユニットの平、断面図であ
り、ＩＣ基板４０、ガラスエポキシ基板４１、ガラス基
板４２、透明電極４３、偏光板４４、シール材４５、ゲ
ストホスト液晶４６から構成されている。ＩＣ基板４０
には、前述の画素部１、シフトレジスタ３１，３２，３
５，３６及び、上下導通パッド４７、外部制御回路用の
ボンディングパッド４８が形成されている。また、ガラ
スエポキシ基板４１上には、ボンデイングパッド４８と
ワイヤーボンディングで結ぶボンディング用ランド４９
及びこれらに結ばれた外部制御回路との接続用端子５０
が形成されている。FIG. 7 is a plan view and a sectional view of an active panel unit using an IC substrate having a built-in peripheral circuit as described above. , A sealing material 45, and a guest-host liquid crystal 46. IC board 40
Includes the pixel unit 1 and the shift registers 31, 32, 3 described above.
5, 36, a vertical conduction pad 47, and a bonding pad 48 for an external control circuit are formed. Further, on the glass epoxy substrate 41, a bonding land 49 connected to the bonding pad 48 by wire bonding.
And a terminal 50 for connection with an external control circuit connected to these
Are formed.
【００２１】従って、外部制御回路−接続用端子５０−
ボンディング用ランド４９−ボンディング端子４８−シ
フトレジスタ３１、３２，３５，３６という順路でクロ
ック信号やビデオ信号はシフトレジスタに供給される。
このように、ＩＣ基板４０をガラエポス基板４１より凸
にした部分にボンディングパットを設けることにより、
ワイヤーボンディング法により、信頼性の高い小型の電
気接続が実現できるのである。Therefore, the external control circuit-connection terminal 50-
The clock signal and the video signal are supplied to the shift register in the order of the bonding land 49-bonding terminal 48-shift register 31, 32, 35, 36.
In this way, by providing the bonding pad on the portion where the IC substrate 40 is made more convex than the glass epoxy substrate 41,
By the wire bonding method, highly reliable and small electrical connection can be realized.
【００２２】図のように、ガラス基板４２は液晶側に全
面にＳｎＯ2やＩｎ2Ｏ3の透明電極４３、外部には、偏
光板４４が貼りつけてある。ガラス基板４２は、シール
材４５により、ＩＣ基板４０と５〜２０μｍ程度の間げ
きを有し、接着されている。この時、シール材４５はＩ
Ｃ基板４０上の画素部１とシフトレジスタ３１，３２，
３５，３６との間の能動素子が形成されていない部分に
位置し、シール材中のグラスファイバーで能動素子を破
壊しないようにする。As shown in the figure, a transparent electrode 43 of SnO 2 or In 2 O 3 is attached to the entire surface of the glass substrate 42 on the liquid crystal side, and a polarizing plate 44 is attached to the outside. The glass substrate 42 is bonded to the IC substrate 40 with a gap of about 5 to 20 μm by the sealing material 45. At this time, the sealing material 45 is I
The pixel unit 1 on the C substrate 40 and the shift registers 31, 32,
It is located in a portion between 35 and 36 where the active element is not formed, and the glass fiber in the sealing material does not destroy the active element.
【００２３】このようにして作られた間げきに、ネマチ
ック型のゲストホスト液晶を注入口５１から注入した
後、エポキシ系の樹脂で封止する。液晶の配向は１８０
゜ひねりのホモジニアス配向であり、ガラス基板側は、
配向処理剤の塗布後、サラシ布で１２Ｈ方向から６Ｈ方
向へラビングを行なうことにより行なわれる。A nematic guest-host liquid crystal is injected through the injection port 51 into the gap thus formed, and then sealed with an epoxy resin. Liquid crystal orientation is 180
The orientation is homogeneous with a twist, and the glass substrate side is
After the application of the orientation treatment agent, rubbing is performed from a 12H direction to a 6H direction with a smooth cloth.
【００２４】一方、ＩＣ基板側は、ラビングをすること
により能動素子を破壊することが多いため、ＳｉＯの斜
め蒸着を行なう。ＩＣ基板上には、種々の素子が立体的
に作り込んであるため、角度のきつい斜め蒸着を行なう
と、影が多くない、一様の配向が得られない。従って、
３Ｈ又は９Ｈ方向、ＩＣ基板面の垂線から６０゜の方向
から斜め蒸着を行なった。また、このとき、シール部分
に、ＳｉＯが蒸着されると、シールの接着強度が非常に
弱くなるので、シール部はマスクをかけて斜め蒸着を行
なった。On the other hand, on the IC substrate side, since the active element is often destroyed by rubbing, oblique vapor deposition of SiO is performed. Since various elements are three-dimensionally formed on the IC substrate, if oblique vapor deposition with a large angle is performed, there is not much shadow and uniform alignment cannot be obtained. Therefore,
Diagonal vapor deposition was performed in the 3H or 9H direction, or at a direction of 60 ° from the vertical line of the IC substrate surface. Further, at this time, if SiO is vapor-deposited on the seal portion, the adhesive strength of the seal becomes very weak. Therefore, the seal portion was obliquely vapor-deposited with a mask.
【００２５】ガラス基板４２上の透明電極４３は、画素
部１の対向電極として一定の電位に保持しなければなら
らいが、このため、パネル組立時に導電ペーストを上下
導通パッド部４７に乗せて、ＩＣ基板４０と導通を行な
う。The transparent electrode 43 on the glass substrate 42 has to be held at a constant potential as a counter electrode of the pixel portion 1. Therefore, when the panel is assembled, a conductive paste is placed on the upper and lower conduction pad portions 47, Conducts electrical connection with the IC substrate 40.
【００２６】ＩＣ基板４０とガラス基板４２の組立後、
ＩＣ基板４０とガラスエポキシ基板４１の間に導通ペー
スト又はエポキシ系の接着をつけて、ダイアタッチを行
なう。そして、最後に、パネルの周辺部を、エポキシ系
の樹脂でモールドすることにより、ワイヤーボンディン
グ部の強度向上やシフトレジスタの耐湿性等の信頼性の
向上を図る。After the IC substrate 40 and the glass substrate 42 are assembled,
Conductive paste or epoxy-based adhesive is attached between the IC substrate 40 and the glass epoxy substrate 41 to perform die attachment. Finally, by molding the peripheral portion of the panel with an epoxy resin, the strength of the wire bonding portion and the reliability of the shift register such as moisture resistance are improved.
【００２７】[0027]
【発明の効果】本発明のように、ＩＣ基板上に形成した
外部制御回路用ボンディングパットとガラスエポキシ基
板上に形成したボンディング用ランドとをワイヤーボン
ディングにより接続したことによって、外部との接続性
が容易となり、信頼性の高い小型の電気接続が実現でき
る。また、ガラスエポキシ基板によって、対向する一対
の第１基板と第２基板による液晶パネルの固定が容易に
なる。As in the present invention, by connecting the external control circuit bonding pad formed on the IC substrate and the bonding land formed on the glass epoxy substrate by wire bonding, the external connectivity is improved. Easy and reliable small electrical connection can be realized. Further, the glass epoxy substrate facilitates fixing of the liquid crystal panel by the pair of first and second substrates facing each other.
【図１】 従来の表示用アクティブ・マトリックス用Ｉ
Ｃ基板の構成を示す図。FIG. 1 Conventional I for active matrix for display
The figure which shows the structure of C board.
【図２】 本発明に用いる周辺駆動回路の１例を示す
図。FIG. 2 is a diagram showing an example of a peripheral drive circuit used in the present invention.
【図３】 本発明に用いる周辺駆動回路の動作を示す
図。FIG. 3 is a diagram showing an operation of a peripheral drive circuit used in the present invention.
【図４】 本発明に用いる周辺駆動回路の１例を示す
図。FIG. 4 is a diagram showing an example of a peripheral drive circuit used in the present invention.
【図５】 本発明に用いる周辺駆動回路の動作を示す
図。FIG. 5 is a diagram showing an operation of a peripheral drive circuit used in the present invention.
【図６】 本発明による周辺駆動回路を内蔵したアクテ
ィブ・マトリックス用ＩＣ基板の構成例を示す図。FIG. 6 is a diagram showing a configuration example of an active matrix IC substrate incorporating a peripheral drive circuit according to the present invention.
【図７】 実施例アクティブ・マトリックス表示体の平
面図及び断面図。7A and 7B are a plan view and a sectional view of an active matrix display according to an embodiment.
Ｇ1 〜Ｇn ・・・ゲート線 Ｇ1 〜Ｄm ・・・データ線 Ｖ．Ｓ・・・ビデオ信号 φ1 〜φ4 ，φ1 Ｇ〜φ2 Ｇ・・・クロック ＳＰ，ＳＰＧ・・・スタートパルス Ｏ，ＯＧ・・・シフトレジスタ出力 Ｈ1 〜Ｈm ・・・サンプルホールド・トランジスタ ３１，３２，３５，３６・・・シフトレジスタ ３３，３４，３７，３８・・・シフトレジスタダミーセ
ル ４０・・・ＩＣ基板 ４１・・・ガラスエポキシ基板 ４２・・・ガラス基板 ４３・・・透明電極 ４４・・・偏光板 ４５・・・シール材 ４６・・・ゲストホスト液晶 ４７・・・上下導通パッド ４８・・・ボンディングパット ４９・・・ボンディング用ランド ５０・・・外部接続端子 ５１・・・封入口G 1 to G n ... Gate line G 1 to D m ... Data line V. S ... Video signal φ 1 to φ 4 , φ 1 G to φ 2 G ... Clock SP, SPG ... Start pulse O, OG ... Shift register output H 1 to H m ... Sample hold -Transistor 31, 32, 35, 36 ... Shift register 33, 34, 37, 38 ... Shift register dummy cell 40 ... IC substrate 41 ... Glass epoxy substrate 42 ... Glass substrate 43 ... Transparent electrode 44 ... Polarizing plate 45 ... Sealing material 46 ... Guest host liquid crystal 47 ... Vertical conduction pad 48 ... Bonding pad 49 ... Bonding land 50 ... External connection terminal 51. ..Filling ports
Claims (1)
され、該第１基板上には液晶を駆動するスイッチングト
ランジスタ、該スイッチングトランジスタに接続されて
なるドライバ回路、及び外部制御回路用ボンディングパ
ットが形成され、、該第１基板と相対向して第２基板が
配置されてなる液晶表示装置において、 該第１基板上に形成された外部制御回路用ボンディング
パットと該ガラスエポキシ基板上に形成されたボンディ
ング用ランドとをワイヤーボンディングによって接続し
たことを特徴とする液晶表示装置。1. A first substrate is placed on a glass epoxy substrate, and a switching transistor for driving liquid crystal, a driver circuit connected to the switching transistor, and an external control circuit bonding pad are provided on the first substrate. In a liquid crystal display device formed by disposing a second substrate facing the first substrate, an external control circuit bonding pad formed on the first substrate and the glass epoxy substrate are formed. The liquid crystal display device is characterized in that the bonding land and the bonding land are connected by wire bonding.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12845892A JPH05158062A (en) | 1992-05-21 | 1992-05-21 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12845892A JPH05158062A (en) | 1992-05-21 | 1992-05-21 | Liquid crystal display device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102877A Division JPS58219525A (en) | 1982-06-15 | 1982-06-15 | Display body of active matrix |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158062A true JPH05158062A (en) | 1993-06-25 |
Family
ID=14985210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12845892A Pending JPH05158062A (en) | 1992-05-21 | 1992-05-21 | Liquid crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158062A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154992A (en) * | 1978-05-29 | 1979-12-06 | Seiko Epson Corp | Semiconductor electrode substrate for liquid crystal panel drive |
| JPS5746282A (en) * | 1980-09-05 | 1982-03-16 | Tokyo Shibaura Electric Co | Liquid crystal display unit |
-
1992
- 1992-05-21 JP JP12845892A patent/JPH05158062A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154992A (en) * | 1978-05-29 | 1979-12-06 | Seiko Epson Corp | Semiconductor electrode substrate for liquid crystal panel drive |
| JPS5746282A (en) * | 1980-09-05 | 1982-03-16 | Tokyo Shibaura Electric Co | Liquid crystal display unit |
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