JPH05157814A - Failure region specifying method and its device - Google Patents

Abstract

PURPOSE:To easily specify a failure; region by collating a cell arrangement file concerning a terminal where a failure is detected, detecting the coincident terminal position, and extracting all wiring patterns corresponding thereto from a pattern file. CONSTITUTION:One failure record is read from a detected failure file 11, the terminal name therein is collated with the terminal name on a cell arrangement file 12, and the position of the coincident terminal is detected. Successively, the file 12 and a pattern file 13 are collated with each other, the terminal position on the file 13 is detected from the terminal position on the file 12, and the wiring pattern connected to this terminal is extracted from the file 13. Then, a layer is newly added on the file 13, and the extracted pattern information is added as a failure information after adding the specific name of the failure, the terminal name, and the kind of the failure. This arrangement employed in a failure analysis device 16 allows specifying which position is really in failure.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、故障シミュレータで検
出された論理回路上の故障箇所に基づいて半導体チップ
上の故障領域を特定する故障領域特定方法及び装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a failure area specifying method and apparatus for specifying a failure area on a semiconductor chip based on a failure location on a logic circuit detected by a failure simulator.

【０００２】[0002]

【従来の技術】半導体集積回路の複雑化、大規模化に伴
い、故障解析に費やされる時間及びコストが増大してい
る。2. Description of the Related Art As semiconductor integrated circuits have become more complex and larger in scale, the time and cost spent for failure analysis have increased.

【０００３】従来、半導体集積回路装置の故障箇所を特
定する場合、故障シュミレータを使用して論理回路上の
故障箇所の固有名、端子名及び故障種類などのデータを
取得し、これに基づいて半導体チップ上の故障領域（故
障位置が含まれる領域）を特定した後、故障位置を特定
していた。Conventionally, when a failure location of a semiconductor integrated circuit device is specified, a failure simulator is used to acquire data such as a unique name, a terminal name, and a failure type of the failure location on the logic circuit, and the semiconductor is based on the data. After the failure area (area including the failure position) on the chip is specified, the failure position is specified.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、例えば
ＲＡＭセル内に故障が発生した場合、ＲＡＭセル内は自
動レイアウト処理されていないので、下位セルのレイア
ウト情報が残っておらず、故障領域及び故障位置の特定
が容易でなかった。このため、故障位置特定に数人月を
要することもあった。However, for example, when a failure occurs in the RAM cell, the layout information of the lower cells does not remain because the RAM cell is not subjected to the automatic layout process, and the failure area and the failure position are not stored. Was not easy to identify. For this reason, it may take several man-months to specify the location of the failure.

【０００５】本発明の目的は、このような問題点に鑑
み、半導体チップ上の故障領域及び故障位置の特定に要
する時間及び労力を低減することができる故障領域特定
方法及び装置を提供することにある。In view of the above problems, an object of the present invention is to provide a failure area specifying method and apparatus capable of reducing the time and labor required for specifying the failure area and the failure position on the semiconductor chip. is there.

【０００６】[0006]

【課題を解決するための手段及びその作用】本発明に係
る故障領域特定方法では、（１）故障シミュレータ１で
論理回路上の故障箇所を検出して、セルの固有名及び端
子名と故障種類をフィールドとする故障レコードを有す
る故障ファイルを作成し、（２）セルの枠及び端子の位
置と該セルの固有名及び端子名を有するセル配置ファイ
ルを作成し、（３）半導体チップ上の設計パターンを有
するパターンファイルを作成し、検出された該端子名
を、該セル配置ファイル上の端子名と照合して、両端子
名が一致する端子の位置を検出し、（４）検出された該
端子位置に対応した、該パターンファイル上の端子に接
続された全ての配線パターンを抽出し、抽出した該配線
パターンを該故障種類の故障領域として特定する。In the fault area identifying method according to the present invention, (1) a fault simulator 1 detects a fault location on a logic circuit to identify a cell unique name, a terminal name, and a fault type. A failure file having a failure record having a field of (2) is created, and (2) a cell arrangement file having a cell frame and a terminal position, a unique name of the cell and a terminal name is created, and (3) a design on a semiconductor chip. A pattern file having a pattern is created, the detected terminal name is collated with the terminal name on the cell arrangement file, and the position of the terminal where both the terminal names match is detected, and (4) the detected terminal position is detected. All the wiring patterns corresponding to the terminal positions and connected to the terminals on the pattern file are extracted, and the extracted wiring patterns are specified as the failure area of the failure type.

【０００７】図１は、上記方法を実施するための、本発
明に係る故障領域特定装置の原理構成を示す。FIG. 1 shows a principle configuration of a fault area identifying apparatus according to the present invention for carrying out the above method.

【０００８】この故障領域特定装置は、故障シミュレー
タ１で検出され、セルの固有名及び端子名と故障種類で
表された故障箇所が格納された検出故障記憶手段２と、
セルの枠及び端子の位置と該セルの固有名及び端子名が
格納されたセル配置記憶手段３と、半導体チップ上の設
計パターンが格納されたパターン記憶手段４と、検出故
障記憶手段２に格納された端子名をセル配置記憶手段３
に格納された端子名と照合して、両端子名が一致する端
子の位置を検出する端子位置検出手段５と、該端子位置
に対応した、パターン記憶手段４に格納された端子の位
置を検出し、該端子に接続された全ての配線パターンを
抽出する配線パターン抽出手段６とを有し、抽出された
該配線パターンを該故障種類の故障領域として特定す
る。This failure area specifying device is a detection failure storage means 2 in which a failure location detected by a failure simulator 1 and represented by a cell unique name, a terminal name and a failure type is stored.
The cell frame and terminal positions, the cell layout storage means 3 in which the unique name and terminal name of the cell are stored, the pattern storage means 4 in which the design pattern on the semiconductor chip is stored, and the detected failure storage means 2 The assigned terminal name is stored in the cell layout storage means 3
The terminal position detecting means 5 for detecting the position of the terminal having the same terminal name by comparing with the terminal name stored in, and the position of the terminal stored in the pattern storing means 4 corresponding to the terminal position are detected. Then, the wiring pattern extracting means 6 for extracting all the wiring patterns connected to the terminal is specified, and the extracted wiring pattern is specified as a failure region of the failure type.

【０００９】本発明によれば、故障シミュレータ１で検
出された論理回路上の故障箇所から半導体チップ上の故
障領域を自動的に特定するので、故障領域及び故障位置
の特定に要する時間及び労力を大幅に低減することがで
きる。According to the present invention, since the failure area on the semiconductor chip is automatically specified from the failure point on the logic circuit detected by the failure simulator 1, the time and labor required for specifying the failure area and the failure position can be saved. It can be significantly reduced.

【００１０】本装置発明の第１態様では、上記構成にさ
らに、故障情報レイヤー作成手段を備えており、この故
障情報レイヤー作成手段は、抽出された上記配線パター
ンを上記故障箇所のセル枠、セル固有名及び端子名と対
応させて、該配線パターン、該セル枠、該セル固有名及
び該端子名を、上記設計パターンと異なるレイヤー上の
データとしてパターン記憶手段４に格納させる。In the first aspect of the present invention, the above-mentioned configuration further comprises a failure information layer creating means, and the failure information layer creating means uses the extracted wiring pattern as a cell frame and a cell at the failure location. The wiring pattern, the cell frame, the cell unique name, and the terminal name are stored in the pattern storage unit 4 as data on a layer different from the design pattern in association with the unique name and the terminal name.

【００１１】この構成の場合、パターン記憶手段４に格
納されたデータを故障解析装置、例えば電子ビームテス
タやプローバ等で容易に用いることができ、故障領域中
のどの位置が実際に故障しているかを容易迅速に特定す
ることが可能となる。In the case of this configuration, the data stored in the pattern storage means 4 can be easily used by a failure analysis device such as an electron beam tester or a prober, and which position in the failure area actually fails. It is possible to easily and quickly identify the.

【００１２】[0012]

【実施例】以下、図面に基づいて本発明の一実施例を説
明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.

【００１３】図４は、半導体チップ上の故障位置を特定
するシステムの概略構成を示す。FIG. 4 shows a schematic configuration of a system for identifying a failure position on a semiconductor chip.

【００１４】故障領域特定装置１０は、コンピュータで
構成され、検出故障ファイル１１、セル配置ファイル１
２及びパターンファイル１３からデータを読み込み、こ
れに基づいて半導体チップ上の故障領域を検出する。The failure area specifying device 10 is composed of a computer, and has a detected failure file 11 and a cell arrangement file 1.
2 and the data is read from the pattern file 13, and the failure area on the semiconductor chip is detected based on the data.

【００１５】この検出故障ファイル１１は、故障シミュ
レータ１４により論理回路に基づいて作成されたもので
あり、故障箇所の固有名、端子名及び故障種類からなる
故障レコードの集合である。固有名は、例えばＲＡＭセ
ル内の個々の下位セルを識別するための名称であり、図
３ではＣ１０５、Ｃ２０７と記載している。端子名は、
この固有名のセルの入出力端子の名称であり、図３では
Ｔ１５８、Ｔ２８１と記載している。また、故障種類
は、１縮退故障、０縮退故障または短絡故障などであ
り、図３ではＦ２、Ｆ１と記載している。The detected failure file 11 is created by the failure simulator 14 on the basis of a logic circuit, and is a set of failure records consisting of a unique name of a failure location, a terminal name, and a failure type. The unique name is, for example, a name for identifying each lower cell in the RAM cell, and is described as C105 and C207 in FIG. The terminal name is
This is the name of the input / output terminal of the cell of this unique name, and is described as T158 and T281 in FIG. Further, the failure type is a stuck-at-1 failure, a stuck-at-0 failure, a short-circuit failure, or the like, which is denoted by F2 and F1 in FIG.

【００１６】セル配置ファイル１２は、例えばＲＡＭセ
ルの構成要素である下位セルのセル枠及びセル入出力端
子を実際の半導体チップ上の位置に対応させて配置し、
これらセル枠及び端子にそれぞれ固有名及び端子名を付
したものを表しており、設計者がＣＡＤを用いて作成す
る。In the cell layout file 12, for example, the cell frames and cell input / output terminals of the lower cells, which are the constituent elements of the RAM cell, are arranged in correspondence with the actual positions on the semiconductor chip.
These cell frames and terminals are shown with unique names and terminal names, respectively, and are created by the designer using CAD.

【００１７】パターンファイル１３は、半導体チップの
設計パターンに対応したものであり、図３では簡単化の
ためにセル枠を記載しているが、セル枠は存在せず、セ
ル内の詳細なパターン及びセル間を接続する配線パター
ンを表している。The pattern file 13 corresponds to the design pattern of the semiconductor chip. Although the cell frame is shown in FIG. 3 for simplification, the cell frame does not exist, and the detailed pattern in the cell is shown. And a wiring pattern for connecting the cells.

【００１８】故障領域特定装置１０は、以下の手順で検
出した故障領域をパターンファイル１３上の特定レイヤ
ーに付加し、また、操作者の指令に応じて、故障領域を
表示装置１５に表示させる。The failure area specifying device 10 adds the failure area detected by the following procedure to a specific layer on the pattern file 13 and causes the display device 15 to display the failure area in accordance with a command from the operator.

【００１９】図２は、故障領域特定装置１０による故障
領域検出手順を示す。以下、括弧内の数値は図中のステ
ップ識別番号を表す。FIG. 2 shows a failure area detection procedure by the failure area identifying device 10. Hereinafter, the numerical value in the parenthesis represents the step identification number in the figure.

【００２０】（２０）検出故障ファイル１１から、１つ
の故障レコード（固有名、端子名、故障種類）を読み出
す。例えば図３において、（Ｃ１０５，Ｔ１５８，Ｆ
２）を読み出す。(20) One failure record (unique name, terminal name, failure type) is read from the detected failure file 11. For example, in FIG. 3, (C105, T158, F
2) Read out.

【００２１】（２１）この端子名をセル配置ファイル１
２上の端子名と照合し、両端子名が一致する端子の位置
を検出する。(21) This terminal name is assigned to the cell layout file 1
The position of the terminal where the both terminal names match is detected by collating with the terminal name on 2.

【００２２】（２２）セル配置ファイル１２とパターン
ファイル１３とを対応させて、セル配置ファイル１２上
の端子位置からパターンファイル１３上の端子位置を検
出する。セル配置ファイル１２上の端子位置の座標とパ
ターンファイル１３上の端子位置の座標とは、１対１に
対応している。(22) Correlate the cell layout file 12 and the pattern file 13 to detect the terminal position on the pattern file 13 from the terminal position on the cell layout file 12. The coordinates of the terminal positions on the cell arrangement file 12 and the coordinates of the terminal positions on the pattern file 13 have a one-to-one correspondence.

【００２３】（２３）ステップ２０の前においてパター
ンファイル１３上に付加した新たなレイヤー１３ａ（以
下、故障情報レイヤーと称す）に、故障の固有名、端子
名及び故障種類の文字データを付加する。(23) Characteristic data of a fault, a terminal name and a fault type are added to a new layer 13a (hereinafter referred to as a fault information layer) added on the pattern file 13 before step 20.

【００２４】（２４、２５）ステップ２２で検出された
端子に接続されている配線パターンをパターンファイル
１３から抽出する。この配線パターンに接続されている
セル内外の全ての配線パターン、すなわち１つのネット
を抽出する。(24, 25) The wiring pattern connected to the terminal detected in step 22 is extracted from the pattern file 13. All the wiring patterns inside and outside the cell connected to this wiring pattern, that is, one net is extracted.

【００２５】（２６）パターンファイル１３上の故障情
報レイヤー１３ａに、ステップ２４及び２５で抽出され
たネットの配線パターンを故障領域として付加する。(26) The wiring pattern of the net extracted in steps 24 and 25 is added to the failure information layer 13a on the pattern file 13 as a failure area.

【００２６】（２７）検出故障ファイル１１から全ての
故障レコードの読み出しが終了していなければ、上記ス
テップ２０へ戻る。(27) If all the failure records have not been read from the detected failure file 11, the process returns to step 20.

【００２７】以上の処理により、故障シミュレータ１４
で検出された全ての故障箇所について、パターンファイ
ル１３上の故障情報レイヤー１３ａに、故障に関係した
固有名、端子名、故障種類の文字データ及びこの端子名
の端子に接続されているネットの配線パターンが付加さ
れる。このパターンファイル１３は、図４の故障解析装
置１６、例えば電子ビームテスタやプローバに用いられ
て、故障領域中のどの位置が実際に故障しているかが特
定される。したがって、故障位置の特定を容易迅速に行
うことができる。By the above processing, the failure simulator 14
The fault information layer 13a on the pattern file 13 for all the fault locations detected by the above, the unique name related to the fault, the terminal name, the character data of the fault type, and the wiring of the net connected to the terminal of this terminal name. A pattern is added. The pattern file 13 is used by the failure analysis device 16 of FIG. 4, for example, the electron beam tester or the prober, to specify which position in the failure region is actually in failure. Therefore, the failure position can be specified easily and quickly.

【００２８】[0028]

【発明の効果】以上説明した如く、本発明に係る故障領
域特定方法及び装置では、故障シミュレータで検出され
た論理回路上の故障箇所から半導体チップ上の故障領域
を自動的に特定するので、故障領域及び故障位置の特定
に要する時間及び労力を大幅に低減することができると
いう優れた効果を奏する。As described above, in the failure area identifying method and apparatus according to the present invention, the failure area on the semiconductor chip is automatically identified from the failure location on the logic circuit detected by the failure simulator. It has an excellent effect that the time and labor required for specifying the region and the failure position can be significantly reduced.

【００２９】本装置発明の上記第１態様によれば、故障
領域の配線パターンを、これに関連したセルのセル枠、
セル固有名及び端子名と対応させ、設計パターンと異な
るレイヤー上のデータとしてパターン記憶手段に格納さ
せるので、このデータを故障解析装置、例えば電子ビー
ムテスタやプローバ等で容易に用いることができ、故障
領域中のどの位置が実際に故障しているかをより容易迅
速に特定することが可能となるという効果を奏する。According to the above-mentioned first aspect of the present invention, the wiring pattern of the fault area is set to the cell frame of the cell associated therewith,
Since it is stored in the pattern storage means as data on a layer different from the design pattern in correspondence with the cell unique name and the terminal name, this data can be easily used by a failure analysis device such as an electron beam tester or a prober. It is possible to more easily and quickly identify which position in the area is actually out of order.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る故障領域特定装置の原理構成を示
すブロック図である。FIG. 1 is a block diagram showing a principle configuration of a failure area identifying device according to the present invention.

【図２】故障領域特定手順を示すフローチャートであ
る。FIG. 2 is a flowchart showing a failure area specifying procedure.

【図３】図２の処理の説明図である。FIG. 3 is an explanatory diagram of a process of FIG.

【図４】半導体チップ上故障位置特定システムの概略構
成図である。FIG. 4 is a schematic configuration diagram of a system for identifying a failure position on a semiconductor chip.

【符号の説明】[Explanation of symbols]

１０ 故障領域特定装置 １１ 検出故障ファイル １２ セル配置ファイル １３ パターンファイル １４ 故障シミュレータ １５ 表示装置 １６ 故障解析装置 10 Failure Area Identification Device 11 Detected Failure File 12 Cell Placement File 13 Pattern File 14 Failure Simulator 15 Display Device 16 Failure Analysis Device

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 故障シミュレータで論理回路上の故障箇
所を検出して、セルの固有名及び端子名と故障種類をフ
ィールドとする故障レコードを有する故障ファイルを作
成し、 セルの枠及び端子の位置と該セルの固有名及び端子名を
有するセル配置ファイルを作成し、 半導体チップ上の設計パターンを有するパターンファイ
ルを作成し、 検出された該端子名を、該セル配置ファイル上の端子名
と照合して、両端子名が一致する端子の位置を検出し
（２０、２１）、 検出された該端子位置に対応した、該パターンファイル
上の端子に接続された全ての配線パターンを抽出し（２
２、２４、２５）、 抽出した該配線パターンを該故障種類の故障領域として
特定することを特徴とする故障領域特定方法。1. A failure simulator detects a failure location on a logic circuit, creates a failure file having a failure record having a cell unique name and a terminal name, and a failure type as fields, and a cell frame and a terminal position. And a cell layout file having the unique name and terminal name of the cell, a pattern file having a design pattern on the semiconductor chip, and the detected terminal name is collated with the terminal name on the cell layout file. Then, the positions of the terminals having the same terminal names are detected (20, 21), and all the wiring patterns connected to the terminals on the pattern file corresponding to the detected terminal positions are extracted (2
2, 24, 25), The fault area specifying method characterized by specifying the extracted wiring pattern as a failure area of the failure type. 【請求項２】 故障シミュレータ（１）で検出され、セ
ルの固有名及び端子名と故障種類で表された故障箇所が
格納された検出故障記憶手段（２）と、 セルの枠及び端子の位置と該セルの固有名及び端子名が
格納されたセル配置記憶手段（３）と、 半導体チップ上の設計パターンが格納されたパターン記
憶手段（４）と、 該検出故障記憶手段に格納された端子名を該セル配置記
憶手段に格納された端子名と照合して、両端子名が一致
する端子の位置を検出する端子位置検出手段（５）と、 該端子位置に対応した、該パターン記憶手段に格納され
た端子の位置を検出し、該端子に接続された全ての配線
パターンを抽出する配線パターン抽出手段（６）と、 を有し、抽出された該配線パターンを該故障種類の故障
領域として特定することを特徴とする故障領域特定装
置。2. A detection failure storage means (2) in which a failure location detected by a failure simulator (1) and represented by a cell unique name and a terminal name and a failure type is stored, and a cell frame and a terminal position. A cell layout storage means (3) storing a unique name and a terminal name of the cell, a pattern storage means (4) storing a design pattern on a semiconductor chip, and a terminal stored in the detection failure storage means. A terminal position detecting means (5) for detecting the position of a terminal having the same terminal name by comparing the name with the terminal name stored in the cell arrangement storing means, and the pattern storing means corresponding to the terminal position. A wiring pattern extracting means (6) for detecting the position of the terminal stored in the terminal and extracting all the wiring patterns connected to the terminal; Characterized by specifying as Fault area specifying device for. 【請求項３】 抽出された前記配線パターンを前記故障
箇所のセル枠、セル固有名及び端子名と対応させて、該
配線パターン、該セル枠、該セル固有名及び該端子名
を、前記設計パターンと異なるレイヤー上のデータとし
て前記パターン記憶手段（４）に格納させる故障情報レ
イヤー作成手段、 を有することを特徴とする請求項２記載の故障領域特定
装置。3. The wiring pattern, the cell frame, the cell unique name, and the terminal name are associated with the design by associating the extracted wiring pattern with a cell frame, a cell unique name, and a terminal name of the failure location. The fault area specifying device according to claim 2, further comprising: fault information layer creating means for storing the data on the layer different from the pattern in the pattern storing means (4).