JPH05153565A - Vertical drive pulse generating circuit - Google Patents

Abstract

PURPOSE:To simply generate a character extract pulse by generating the extract pulse extracting a character signal in a video signal, leading the pulse externally from a vertical drive pulse output and utilizing an existing Y/C processing circuit. CONSTITUTION:A video signal from a terminal 9 is subject to synchronization separation by a synchronizing separator circuit 10 and the result is locked to a horizontal synchronizing signal by a phase comparator circuit 11, a voltage controlled oscillator 12 and a frequency divider circuit 13. Then a frequency (2 X horizontal synchronizing signal frequency) from the circuit 13 is fed to a clock terminal of the frequency divider circuit 15, in which the clock signal is frequency-divided to generate a vertical drive pulse whose frequency is nearly 60Hz. A vertical synchronizing signal separator circuit 16 extracts the vertical synchronizing signal, it is fed to the circuit 15 as a reset signal and a vertical drive pulse is outputted from a terminal C of the circuit 15 to turn on a transistor(TR) 17 and to turn off a TR 18, and a vertical drive pulse of an earth level is generated from a terminal 19. On the other hand, a discrimination circuit 20 discriminates a field based on a horizontal synchronizing signal from the circuit 10 and a vertical synchronizing signal from the circuit 16 and either a terminal 22 or 23 is selected. Thus, a signal is alternately generated for each field at a terminal 19.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＴＶ（テレビジョン）
受像機に用いられるカウントダウン方式の垂直駆動パル
ス発生回路に関するもので、特に文字放送やキャプショ
ン放送などを受信するＴＶ受像機に用いて好適な垂直駆
動パルス発生回路に関する。The present invention relates to a TV (television).
The present invention relates to a count-down type vertical drive pulse generation circuit used in a receiver, and more particularly to a vertical drive pulse generation circuit suitable for use in a TV receiver that receives a character broadcast or a caption broadcast.

【０００２】[0002]

【従来の技術】文字放送信号を受信するＴＶ受像機が知
られている。図２はそのようなＴＶ受像機を示すもの
で、検波回路（１）の出力端には文字信号を含んだ映像
信号が得られる。Ｙ／Ｃ処理回路（２）は、映像信号中
の輝度信号（Ｙ）及び色信号（Ｃ）を処理し、切換回路
（３）に印加する。文字信号は、映像信号中の垂直帰線
消去期間中の特定の位置に存在するので、それを抜取る
ためのパルスを抜取りパルス発生回路（４）で作成す
る。そして、抜取りパルスにより、抜取り回路（５）で
文字信号の抜取りを行なう。抜取られた文字信号は、デ
コード回路（６）でデコードされて表示すべき文字信号
が切換回路（３）に印加される。その結果、切換回路
（３）の出力端子（７）には文字が表示された画像信号
が得られる。2. Description of the Related Art A TV receiver for receiving a teletext signal is known. FIG. 2 shows such a TV receiver, and a video signal including a character signal can be obtained at the output end of the detection circuit (1). The Y / C processing circuit (2) processes the luminance signal (Y) and the color signal (C) in the video signal and applies them to the switching circuit (3). Since the character signal exists at a specific position during the vertical blanking period in the video signal, a pulse for extracting the character signal is generated by the pulse generation circuit (4). Then, the sampling circuit (5) extracts the character signal by the sampling pulse. The extracted character signal is decoded by the decoding circuit (6) and the character signal to be displayed is applied to the switching circuit (3). As a result, an image signal in which characters are displayed is obtained at the output terminal (7) of the switching circuit (3).

【０００３】[0003]

【発明が解決しようとする課題】しかしながら、図２の
抜取りパルス発生回路（４）は、独自にＰＬＬ回路や、
分周回路を必要とするので素子数が膨大となり問題であ
った。その為、簡単な構成で抜取りパルスを発生させる
方法が希求されていた。However, the sampling pulse generation circuit (4) of FIG. 2 is unique to the PLL circuit,
Since the frequency divider circuit is required, the number of elements becomes huge, which is a problem. Therefore, a method for generating a sampling pulse with a simple configuration has been desired.

【０００４】[0004]

【課題を解決するための手段】本発明は、上述の点に鑑
み成されたもので、映像信号中の垂直同期信号に応じた
信号がリセット信号として印加され、前記映像信号中の
水平同期信号に応じた信号がクロック信号として印加さ
れる分周回路を用いて垂直駆動パルスを発生する垂直駆
動パルス発生回路において、前記映像信号中の文字信号
を抜取る抜取り信号を前記分周回路の分周出力に応じて
作成する抜取り信号発生手段と、前記分周回路からの垂
直駆動パルスを垂直駆動パルス出力端子に出力する出力
回路と、前記抜取り信号発生手段の出力信号に応じて前
記垂直駆動パルス出力端子の電位を変化させる強制電位
変化手段と、を集積回路に内蔵し、前記垂直駆動パルス
出力端子を前記集積回路のピンとして、該ピンに前記集
積回路の外付け回路として、前記ピンの電位変化を検出
する検出回路を設けることを特徴とする。The present invention has been made in view of the above-mentioned points, and a signal corresponding to a vertical synchronizing signal in a video signal is applied as a reset signal, and a horizontal synchronizing signal in the video signal is applied. In a vertical drive pulse generation circuit that generates a vertical drive pulse by using a frequency divider circuit to which a signal corresponding to is applied as a clock signal, a sampling signal for extracting a character signal from the video signal is divided by the frequency divider circuit. Sampling signal generating means created according to the output, an output circuit for outputting the vertical driving pulse from the frequency dividing circuit to a vertical driving pulse output terminal, and the vertical driving pulse output according to the output signal of the sampling signal generating means A forcible potential changing means for changing the potential of the terminal, is built in the integrated circuit, and the vertical drive pulse output terminal is used as a pin of the integrated circuit, and the pin is externally connected to the integrated circuit. As, and providing a detection circuit for detecting a potential change of the pin.

【０００５】[0005]

【作用】本発明に依れば、Ｙ／Ｃ処理回路に内蔵されて
いる垂直偏向用の分周回路により、映像信号中の文字信
号を抜取る為の抜取りパルスを作成し、該抜取りパルス
を垂直駆動パルス出力用の集積回路のピンを利用して集
積回路外部に導出させている。その為、既存のＹ／Ｃ処
理回路を利用して簡単に文字用の抜取りパルスを作成出
来る。According to the present invention, the vertical deflection frequency dividing circuit built in the Y / C processing circuit creates a sampling pulse for sampling a character signal in a video signal, and the sampling pulse is generated. The pins of the integrated circuit for vertical drive pulse output are used to lead out to the outside of the integrated circuit. Therefore, the sampling pulse for characters can be easily created by using the existing Y / C processing circuit.

【０００６】[0006]

【実施例】図１は、本発明の原理図を示すもので、Ｙ／
Ｃ処理回路（８）において抜取りパルスを作成し、抜取
り回路（５）に印加するようにしている。図３は、Ｙ／
Ｃ処理回路（８）内の抜取りパルス発生回路を示すもの
で、ＩＣの端子（９）からの映像信号は、同期分離回路
（１０）で同期分離される。位相比較回路（１１）、Ｖ
ＣＯ（電圧制御発振器）（１２）及び分周回路（１３）
は、ＰＬＬ回路（１４）を構成し、同期分離回路（１
０）からの水平同期信号にロックする。そして、分周回
路（１３）からの周波数２ｆ_H（ｆ_Hは水平同期信号周波
数）の信号が分周回路（１５）のクロック端子に印加さ
れる。分周回路（１５）は、クロック信号を分周して約
６０Ｈｚの垂直駆動パルスを発生する。垂直分離回路
（１６）は、垂直同期信号の抽出を行ない、抽出した垂
直同期信号をリセット信号として分周回路（１５）に印
加する。分周回路（１５）は、リセットに応じてリセッ
トから８．５Ｈのパルス幅の垂直駆動パルスを端子Ｃに
発生し、トランジスタ（１７）をオンさせる。すると、
出力トランジスタ（１８）はオフし、垂直駆動パルス出
力端子（１９）にはアースレベルの垂直駆動パルスが発
生する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows the principle of the present invention.
A sampling pulse is created in the C processing circuit (8) and applied to the sampling circuit (5). FIG. 3 shows Y /
This shows the sampling pulse generation circuit in the C processing circuit (8), and the video signal from the terminal (9) of the IC is synchronously separated by the synchronous separation circuit (10). Phase comparison circuit (11), V
CO (voltage controlled oscillator) (12) and frequency divider (13)
Compose a PLL circuit ( 14 ) and a sync separation circuit (1
0) to the horizontal sync signal. Then, the signal of the frequency 2f _H (f _H is the horizontal synchronizing signal frequency) from the frequency dividing circuit (13) is applied to the clock terminal of the frequency dividing circuit (15). The frequency divider circuit (15) divides the clock signal to generate a vertical drive pulse of about 60 Hz. The vertical separation circuit (16) extracts a vertical synchronizing signal and applies the extracted vertical synchronizing signal as a reset signal to the frequency dividing circuit (15). In response to the reset, the frequency dividing circuit (15) generates a vertical drive pulse having a pulse width of 8.5H at the terminal C from the reset and turns on the transistor (17). Then,
The output transistor (18) is turned off, and a vertical drive pulse at the ground level is generated at the vertical drive pulse output terminal (19).

【０００７】今、抽出したい文字信号を図４（ａ）及び
（ｂ）に示す１４Ｈ目から１６Ｈ目の間（２７７Ｈ目か
ら２７９Ｈ目の間）の信号とし、分周回路（１５）のリ
セットタイミングを図４に示すように４Ｈ目の１／４の
位置とする。尚、Ｈは水平同期信号の１周期を示す。こ
の文字信号を抜取るためには、図４（ｃ）に示す通り、
リセットから９．５Ｈと同１２．５Ｈのパルス（１０Ｈ
〜１３Ｈ）を作成すれば良いので、図３の分周回路（１
５）の分周出力をその様に設定する。Now, the character signal to be extracted is the signal between the 14th to 16th points (between the 277th to 279th) shown in FIGS. 4A and 4B, and the reset timing of the frequency dividing circuit (15). As shown in FIG. 4 is set to the 1/4 position of the 4th H. Incidentally, H indicates one cycle of the horizontal synchronizing signal. In order to extract this character signal, as shown in FIG.
A pulse of 9.5H and 12.5H same as the reset (10H
13H), the frequency divider circuit (1
Set the frequency division output in 5) as such.

【０００８】一方、判別回路（２０）は、同期分離回路
（１０）からの水平同期信号と垂直分離回路（１６）か
らの垂直同期信号により、フィールド判別を行ない、図
４（ａ）の信号が到来している時にはスイッチ（２１）
が端子（２２）を、図４（ｂ）の信号が到来している時
にはスイッチ（２１）が端子（２３）を選択する。端子
Ｄから抜取りパルスが印加されると、トランジスタ（２
４）及び（２５）はオンし、垂直駆動パルス出力端子
（１９）の電位を電源電圧（＋９Ｖ）とする。その結
果、垂直駆動パルス出力端子（１９）には図４（ｃ）及
び（ｄ）の信号がフィールド毎に交互に発生する。On the other hand, the discriminating circuit (20) discriminates the field by the horizontal synchronizing signal from the synchronizing separating circuit (10) and the vertical synchronizing signal from the vertical separating circuit (16), and the signal of FIG. Switch (21) when it arrives
Indicates the terminal (22), and the switch (21) selects the terminal (23) when the signal of FIG. When a sampling pulse is applied from terminal D, the transistor (2
4) and (25) are turned on, and the potential of the vertical drive pulse output terminal (19) is set to the power supply voltage (+ 9V). As a result, the signals of FIGS. 4C and 4D are alternately generated for each field at the vertical drive pulse output terminal 19.

【０００９】ここで、図４（ｃ）及び（ｄ）の信号を再
び元の２つの信号に戻す。垂直駆動パルスを抽出する第
１コンパレータ（２６）は、その基準電源（２７）の値
を３Ｖにする。すると、８．５Ｈのパルス幅の信号が第
１コンパレータ（２６）から出力され、モノマルチバイ
ブレータ（２８）で波形整形された後、垂直偏向回路
（２９）に印加される。Here, the signals of FIGS. 4 (c) and 4 (d) are restored to the original two signals. The first comparator (26) for extracting the vertical drive pulse sets the value of its reference power supply (27) to 3V. Then, a signal having a pulse width of 8.5H is output from the first comparator (26), waveform-shaped by the mono-multivibrator (28), and then applied to the vertical deflection circuit (29).

【００１０】一方、抜取りパルスを抽出する第２コンパ
レータ（３０）は、その基準電源（３１）の値を７．５
Ｖにする。すると、３Ｈのパルス幅の抜取りパルスが得
られる。従って、図３の回路に依ればＹ／Ｃ処理回路内
の垂直駆動パルス用の端子に文字信号抜取りパルスを発
生させることが出来る。On the other hand, the second comparator (30) for extracting the sampling pulse sets the value of the reference power source (31) to 7.5.
Set to V. Then, a sampling pulse having a pulse width of 3H is obtained. Therefore, according to the circuit of FIG. 3, the character signal sampling pulse can be generated at the vertical drive pulse terminal in the Y / C processing circuit.

【００１１】尚、上述の説明は１３Ｈ〜１６Ｈ（２７７
Ｈ〜２７９Ｈ）の間の文字信号の場合であるが、分周回
路（１５）の出力値を変えることにより他の文字信号も
可能である。図５は、図３の分周回路（１５）の具体回
路例を示すもので、端子Ａには垂直同期信号が、端子Ｂ
にはクロック信号が印加され、端子Ｃに垂直駆動パルス
が発生する。アンドゲート（３２）とアンドゲート（３
３）は、図４（ａ）の文字信号を抽出するためのパルス
を作成し、アンドゲート（３４）とアンドゲート（３
５）は、図４（ｂ）の文字信号を抽出するためのパルス
を作成する。スイッチ（３６）及び（３７）は、判別回
路（２０）の判別出力に応じて連動して切換わり、図４
（ａ）の信号到来時は図示の如く、図４（ｂ）の信号到
来時は図示と逆に切換わる。これにより、ＲＳ−ＦＦ
（ＲＳ型フリップフロップ回路）（３８）の端子Ｄに図
４（ｃ）及び（ｄ）に示す、９〔Ｖ〕の抜取りパルスが
得られる。アンドゲート（３９）は、垂直駆動パルスの
パルス幅設定用のものである。アンドゲート（４０）
は、外部からリセットされない場合に自己リセットする
ためのパルス発生用のものである。In the above description, 13H to 16H (277
In the case of the character signal between H to 279H), other character signals can be used by changing the output value of the frequency dividing circuit (15). FIG. 5 shows a specific circuit example of the frequency dividing circuit (15) shown in FIG.
Is applied with a clock signal, and a vertical drive pulse is generated at the terminal C. AND gate (32) and AND gate (3
3) creates a pulse for extracting the character signal shown in FIG. 4A, and the AND gate (34) and the AND gate (3
In 5), a pulse for extracting the character signal of FIG. 4B is created. The switches (36) and (37) are interlocked with each other in accordance with the discrimination output of the discrimination circuit (20) and are switched as shown in FIG.
When the signal of FIG. 4A arrives, it switches as shown in the figure, and when the signal of FIG. As a result, RS-FF
(RS type flip-flop circuit) The sampling pulse of 9 [V] shown in FIGS. 4C and 4D is obtained at the terminal D of (38). The AND gate (39) is for setting the pulse width of the vertical drive pulse. AND gate (40)
Is for pulse generation for self-resetting when it is not reset from the outside.

【００１２】[0012]

【発明の効果】以上述べた如く、本発明に依れば文字信
号抽出の為の情報が重畳された垂直駆動パルスを発生す
る垂直駆動パルス発生回路を提供することが出来る。そ
の為、文字信号の抜取りパルスを簡単な回路で作成する
ことが出来る。As described above, according to the present invention, it is possible to provide a vertical drive pulse generating circuit for generating a vertical drive pulse on which information for extracting a character signal is superimposed. Therefore, the sampling pulse of the character signal can be created by a simple circuit.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理図を示すブロック図である。FIG. 1 is a block diagram showing a principle diagram of the present invention.

【図２】従来の文字放送が受信可能なＴＶ受像機を示す
ブロック図である。FIG. 2 is a block diagram showing a conventional TV receiver capable of receiving teletext.

【図３】本発明の垂直駆動パルス発生回路を示す図であ
る。FIG. 3 is a diagram showing a vertical drive pulse generation circuit of the present invention.

【図４】図３の説明に供するための波形図である。FIG. 4 is a waveform diagram for explanation of FIG.

【図５】図３の分周回路（１５）の具体回路図である。5 is a specific circuit diagram of the frequency dividing circuit (15) of FIG.

【符号の説明】[Explanation of symbols]

（１５） 分周回路 （１８） 出力トランジスタ （１９） 垂直駆動パルス出力端子 （３０） 第２コンパレータ (15) Frequency divider (18) Output transistor (19) Vertical drive pulse output terminal (30) Second comparator

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 映像信号中の垂直同期信号に応じた信号
がリセット信号として印加され、前記映像信号中の水平
同期信号に応じた信号がクロック信号として印加される
分周回路を用いて垂直駆動パルスを発生する垂直駆動パ
ルス発生回路において、 前記映像信号中の文字信号を抜取る抜取り信号を前記分
周回路の分周出力に応じて作成する抜取り信号発生手段
と、 前記分周回路からの垂直駆動パルスを垂直駆動パルス出
力端子に出力する出力回路と、 前記抜取り信号発生手段の出力信号に応じて前記垂直駆
動パルス出力端子の電位を変化させる強制電位変化手段
と、 を集積回路に内蔵し、前記垂直駆動パルス出力端子を前
記集積回路のピンとして、該ピンに前記集積回路の外付
け回路として、前記ピンの電位変化を検出する検出回路
を設けることを特徴とする垂直駆動パルス発生回路。1. A vertical drive using a frequency divider circuit in which a signal corresponding to a vertical synchronizing signal in a video signal is applied as a reset signal and a signal in accordance with a horizontal synchronizing signal in the video signal is applied as a clock signal. In a vertical drive pulse generating circuit for generating a pulse, a sampling signal generating means for creating a sampling signal for sampling a character signal in the video signal according to a frequency division output of the frequency dividing circuit, and a vertical signal from the frequency dividing circuit. An output circuit that outputs a drive pulse to a vertical drive pulse output terminal, and a forced potential changing unit that changes the potential of the vertical drive pulse output terminal according to the output signal of the sampling signal generating unit, are integrated in an integrated circuit, The vertical drive pulse output terminal is provided as a pin of the integrated circuit, and the pin is provided with a detection circuit for detecting a potential change of the pin as an external circuit of the integrated circuit. Vertical driving pulse generating circuit, characterized in that.