JPH05152963A - D/a converter - Google Patents
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- JPH05152963A JPH05152963A JP31673291A JP31673291A JPH05152963A JP H05152963 A JPH05152963 A JP H05152963A JP 31673291 A JP31673291 A JP 31673291A JP 31673291 A JP31673291 A JP 31673291A JP H05152963 A JPH05152963 A JP H05152963A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、Ｄ／Ａ変換装置に関
し、特に、入力ディジタルデータをデコードした後にＤ
／Ａ変換器に入力するＤ／Ａ変換装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a D / A converter, and more particularly, to D / A converter after decoding input digital data
The present invention relates to a D / A conversion device for inputting into an A / A converter.
【０００２】[0002]
【従来の技術】従来のＤ／Ａ変換装置は、図５に示すよ
うに、ディジタル信号を入力とするデコーダ１と、この
デコーダ１の出力を入力とするＤ／Ａ変換器とを有して
いる。2. Description of the Related Art As shown in FIG. 5, a conventional D / A converter has a decoder 1 which receives a digital signal and a D / A converter which receives the output of the decoder 1. There is.
【０００３】次に図５に示された従来例を詳細に説明す
る。ディジタル入力信号Ｄ１、Ｄ２はデコーダ１によっ
て４本の信号線にデコードされる。このデコードは２つ
のインバータ６、７および４つのＮＯＲゲート８、９、
１０、１１によって行われる。デコードされた４つの信
号は、Ｄ／Ａ変換器３に入力される。Ｄ／Ａ変換器３
は、直流電源２８によってつくられた第１の基準電位と
第２の基準電位の間を直列接続された抵抗１６、１７、
１８、１９によって分圧し、その各分圧点には４つのＮ
チャンネル型ＭＯＳトランジスタ２０、２１、２２、２
３のソース電極がそれぞれ接続され、４つのＮチャンネ
ル型ＭＯＳトランジスタ２０、２１、２２、２３のドレ
イン電極はＤ／Ａ変換器３の出力に接続され、４つのＮ
チャンネル型ＭＯＳトランジスタ２０、２１、２２、２
３の各々のゲート電極をデータ入力端子に接続すること
によって構成されている。Next, the conventional example shown in FIG. 5 will be described in detail. The digital input signals D1 and D2 are decoded by the decoder 1 into four signal lines. This decoding consists of two inverters 6, 7 and four NOR gates 8, 9,
It is performed by 10, 11. The four decoded signals are input to the D / A converter 3. D / A converter 3
Is a resistor 16, 17, connected in series between a first reference potential and a second reference potential created by a DC power supply 28.
The pressure is divided by 18, 19 and four N are
Channel type MOS transistors 20, 21, 22, 2
3 source electrodes are respectively connected, and the drain electrodes of the four N-channel MOS transistors 20, 21, 22, 23 are connected to the output of the D / A converter 3, and four N-channel MOS transistors 20, 21, 22, 23 are connected.
Channel type MOS transistors 20, 21, 22, 2
It is configured by connecting each gate electrode of 3 to the data input terminal.
【０００４】次に動作について説明するに、デコーダ１
は、入力ディジタルデータＤ１、Ｄ２にもとづいて、Ｎ
ＯＲ８〜１１のいずれかの出力が“１”になり、残りの
３つのＮＯＲの出力は“０”になる。Ｄ／Ａ変換器３の
内部のＮチャンネル型ＭＯＳトランジスタ２０、２１、
２２、２３はゲート電極が“１”のときに導通状態とな
り、そのドレイン電極とソース電極は導通する。The operation of the decoder 1 will be described below.
Is N based on the input digital data D1 and D2.
The output of any one of OR8 to 11 becomes "1", and the outputs of the remaining three NORs become "0". N-channel type MOS transistors 20, 21 inside the D / A converter 3,
22 and 23 become conductive when the gate electrode is "1", and the drain electrode and the source electrode become conductive.
【０００５】従って、ディジタル入力信号Ｄ１、Ｄ２に
もとづいて出力には、第１の基準電位と第２の基準電位
を分圧した出力電圧が得られる。Therefore, an output voltage obtained by dividing the first reference potential and the second reference potential is obtained at the output based on the digital input signals D1 and D2.
【０００６】[0006]
【発明が解決しようとする課題】この従来のＤ／Ａ変換
装置では、入力ディジタルデータをデコードするデコー
ダが必要であるが、デコーダに入力ディジタルデータが
入力されてから、デコード出力が得られるまでの間に時
間を要する。この時間をデコーダの応答時間とすると、
このデコーダの応答時間の前後のデコーダの出力信号を
各々初期出力信号、最終出力信号とすると、デコーダの
応答時間内の間には、デコーダの出力は初期出力信号、
最終出力信号のいずれでもない信号を出力する。この初
期出力信号でも最終出力信号でもない信号は、入力ディ
ジタルデータの変化の仕方によって異なる。このため
に、出力信号にはグリッジが含まれ、出力信号はひずむ
という課題があった。This conventional D / A conversion device requires a decoder for decoding input digital data. However, from the input of the input digital data to the decoder until the decoded output is obtained. It takes time between. If this time is the response time of the decoder,
When the output signals of the decoder before and after the response time of this decoder are the initial output signal and the final output signal, respectively, the output of the decoder is the initial output signal during the response time of the decoder,
It outputs a signal that is not one of the final output signals. The signal that is neither the initial output signal nor the final output signal differs depending on how the input digital data changes. Therefore, there is a problem that the output signal contains glitches and the output signal is distorted.
【０００７】本発明は従来の上記実情に鑑みてなされた
ものであり、従って本発明の目的は、従来の技術に内在
する上記課題を解決することを可能とした新規なＤ／Ａ
変換装置を提供することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and therefore, the object of the present invention is to provide a novel D / A capable of solving the above-mentioned problems inherent in the prior art.
It is to provide a conversion device.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＤ／Ａ変換装置は、（１）、ディジタ
ル信号を入力とするデコーダと、このデコーダの出力を
入力とし、１つの制御信号端子を有するスイッチ回路
と、このスイッチ回路の出力を入力とするＤ／Ａ変換器
とを備えて構成されるか、（２）、上記（１）の手段に
おいて、スイッチ回路が複数個の２入力ＡＮＤ回路によ
って構成され、これらの２入力ＡＮＤ回路の一方の入力
端子を前記スイッチ回路の入力に接続し、これらの２入
力ＡＮＤ回路の他方の入力端子を前記スイッチ回路の制
御信号端子に接続し、これらの２入力ＡＮＤ回路の出力
をスイッチ回路の出力に接続して構成されるか、また
は、（３）、上記（２）の手段において、Ｄ／Ａ変換器
が第１の基準電位と第２の基準電位との間を直列抵抗に
より分圧する手段と、この分圧手段から電位を選択的に
取り出す手段とを備えており、この取出手段にＮチャネ
ル型ＭＯＳトランジスタを用いて構成されるか、あるい
は、（４）、上記（１）の手段において、スイッチ回路
が複数個のＮチャンネル型ＭＯＳトランジスタを用いて
構成され、これらのＮチャンネル型ＭＯＳトランジスタ
のソース電極を全て第１の基準電位に接続し、これらの
Ｎチャンネル型ＭＯＳトランジスタの各々のドレイン電
極はスイッチ回路の各々の入力と出力に接続し、これら
のＮチャネル型ＭＯＳトランジスタのゲート電極を前記
スイッチ回路の制御信号端子に接続して構成される。In order to achieve the above object, a D / A conversion device according to the present invention comprises (1) a decoder which receives a digital signal and an input which receives the output of the decoder. A switch circuit having one control signal terminal and a D / A converter having the output of this switch circuit as an input, or (2), the above-mentioned means (1), a plurality of switch circuits are provided. Two-input AND circuit, one input terminal of these two-input AND circuits is connected to the input of the switch circuit, and the other input terminal of these two-input AND circuit is connected to the control signal terminal of the switch circuit. Or the output of the two-input AND circuit is connected to the output of the switch circuit, or (3), in the means of (2) above, the D / A converter is the first reference potential. And the And a means for selectively dividing the potential between the reference potential and the reference potential by a series resistance, and a means for selectively extracting the potential from the voltage dividing means. Alternatively, (4), in the above-mentioned means (1), the switch circuit is configured by using a plurality of N-channel type MOS transistors, and all source electrodes of these N-channel type MOS transistors are connected to the first reference potential. The drain electrodes of these N-channel MOS transistors are connected to the inputs and outputs of the switch circuit, and the gate electrodes of these N-channel MOS transistors are connected to the control signal terminals of the switch circuit. To be done.
【０００９】[0009]
【実施例】次に本発明をその好ましい各実施例について
図面を参照して具体的に説明する。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will now be specifically described with reference to the drawings for each of its preferred embodiments.
【００１０】図１は本発明による第１の実施例を示すブ
ロック構成図である。FIG. 1 is a block diagram showing the first embodiment according to the present invention.
【００１１】図１を参照するに、本発明による第１の実
施例は、ディジタル入力信号を入力とするデコーダ１
と、このデコーダ１の出力をデータ入力とし、１つの制
御信号端子を有するスイッチ回路２と、このスイッチ回
路２の出力を入力とするＤ／Ａ変換器３とを備えてい
る。Referring to FIG. 1, a first embodiment according to the present invention is a decoder 1 which receives a digital input signal as an input.
And a switch circuit 2 having an output of the decoder 1 as a data input and having one control signal terminal, and a D / A converter 3 having an output of the switch circuit 2 as an input.
【００１２】次に本発明による第１の実施例の動作を説
明するに、入力ディジタルデータはデコーダ１によって
デコードされる。デコーダ１の出力はスイッチ回路２に
入力される。スイッチ回路２は、制御信号端子が“１”
であるか“０”であるかによって、デコーダ１の出力を
Ｄ／Ａ変換器３の入力に接続するか、あるいはしないか
を決定することができる。従って、入力ディジタルデー
タがデコーダ１に入力されてから一定期間スイッチの制
御信号端子を“０”にしておくことにより、Ｄ／Ａ変換
器３への入力信号は“１”または“０”というようなあ
る一定の値をとることができる。従って、入力ディジタ
ルデータが変化する際にデコーダ１の出力は過渡的な出
力をとるが、Ｄ／Ａ変換器３はいつも同じ値を出力する
ことができる。この出力は入力信号に依存しないので入
力信号の高調波ひずみとはならない。Next, to explain the operation of the first embodiment of the present invention, the input digital data is decoded by the decoder 1. The output of the decoder 1 is input to the switch circuit 2. The switch circuit 2 has a control signal terminal of "1"
It is possible to determine whether the output of the decoder 1 is connected to the input of the D / A converter 3 or not depending on whether it is "0" or "0". Therefore, by setting the control signal terminal of the switch to "0" for a certain period after the input digital data is input to the decoder 1, the input signal to the D / A converter 3 is said to be "1" or "0". It can take a certain value. Therefore, when the input digital data changes, the output of the decoder 1 takes a transient output, but the D / A converter 3 can always output the same value. Since this output does not depend on the input signal, it does not cause harmonic distortion of the input signal.
【００１３】図２は、本発明による第２の実施例を示す
ブロック構成図である。FIG. 2 is a block diagram showing a second embodiment according to the present invention.
【００１４】図２を参照するに、本発明による第２の実
施例は、入力ディジタルデータＤ１、Ｄ２を入力するデ
コーダ１と、このデコーダ１の出力をデータ入力とし１
つの制御信号端子を有する４つのＡＮＤ回路から２４、
２５、２６、２７から構成されたスイッチ回路２と、こ
のスイッチ回路２の出力を入力とするＤ／Ａ変換器３と
を備えている。Referring to FIG. 2, in the second embodiment of the present invention, a decoder 1 for inputting input digital data D1 and D2 and an output of the decoder 1 as a data input 1
24 from four AND circuits having one control signal terminal,
A switch circuit 2 composed of 25, 26 and 27 and a D / A converter 3 which receives the output of the switch circuit 2 as an input are provided.
【００１５】スイッチ回路２の出力は制御信号端子を
“０”にすることにより全て“０”である。このときＤ
／Ａ変換器３はある一定の値を出力する。The outputs of the switch circuit 2 are all "0" by setting the control signal terminal to "0". At this time D
The / A converter 3 outputs a certain value.
【００１６】図３は、本発明による第３の実施例を示す
ブロック構成図である。FIG. 3 is a block diagram showing a third embodiment according to the present invention.
【００１７】図３を参照するに、本発明による第３の実
施例は、入力ディジタルデータＤ１、Ｄ２を入力とする
デコーダ１と、この該デコーダ１の出力をデータ入力と
し１つの制御信号端子を有する４つのＡＮＤ回路２４〜
２７から構成されたスイッチ回路２と、このスイッチ回
路２の出力を入力とするＤ／Ａ変換器３とを備えてい
る。Referring to FIG. 3, a third embodiment according to the present invention is such that a decoder 1 having input digital data D1 and D2 as an input, and an output of the decoder 1 as a data input and one control signal terminal. Four AND circuits 24 to have
The switch circuit 2 comprises a switch circuit 27 and a D / A converter 3 which receives the output of the switch circuit 2 as an input.
【００１８】スイッチ回路２は、入力に４つのＡＮＤ回
路２４、２５、２６、２７の一方の入力端子が接続さ
れ、さらに４つのＡＮＤ回路２４、２５、２６、２７の
他方の入力端子が制御信号端子に接続され、４つのＡＮ
Ｄ回路２４、２５、２６、２７の出力をスイッチ回路２
の出力に接続することによって構成されている。Ｄ／Ａ
変換器３は、直流電源２８によってつくられる第２の基
準電位５と第１の基準電位（接地電位）４との間を抵抗
１６、１７、１８、１９の直列回路によって分圧し、各
分圧点にＮチャンネル型ＭＯＳトランジスタ２０、２
１、２２、２３のソース電極を各々接続し、Ｎチャンネ
ル型ＭＯＳトランジスタ２０、２１、２２、２３のゲー
ト電極をＤ／Ａ変換器３の入力にそれぞれ接続し、Ｎチ
ャンネル型ＭＯＳトランジスタ２０、２１、２２、２３
のドレイン電極をＤ／Ａ変換器３の出力に接続すること
によって構成されている。In the switch circuit 2, one input terminal of four AND circuits 24, 25, 26 and 27 is connected to the input, and the other input terminal of the four AND circuits 24, 25, 26 and 27 is a control signal. 4 ANs connected to terminals
The outputs of the D circuits 24, 25, 26 and 27 are connected to the switch circuit 2
Is configured by connecting to the output of. D / A
The converter 3 divides the voltage between the second reference potential 5 and the first reference potential (ground potential) 4 generated by the DC power supply 28 by a series circuit of resistors 16, 17, 18, and 19, and divides each voltage. N-channel type MOS transistors 20, 2 at the points
The source electrodes of 1, 22, 23 are connected to each other, and the gate electrodes of the N-channel MOS transistors 20, 21, 22, 23 are connected to the inputs of the D / A converter 3, respectively, and the N-channel MOS transistors 20, 21 are connected. , 22, 23
Is connected to the output of the D / A converter 3.
【００１９】次に第３の実施例の動作について説明す
る。入力ディジタルデータＤ１、Ｄ２はデコーダ１によ
ってデコードされてスイッチ回路２に入力する。スイッ
チ回路２の出力は、制御信号端子の入力が、“１”の場
合には、デコーダ１の出力に応じて、デコーダ１の出力
信号をＤ／Ａ変換器３に伝達する。またスイッチ回路２
の出力は、制御信号端子の入力が“０”の場合には、デ
コーダ１の出力にかかわらず“０”の信号を出力する。
Ｄ／Ａ変換器３の入力が０のときには、内部のＮチャン
ネル型ＭＯＳトランジスタ２０、２１、２２、２３のソ
ース電極とドレイン電極間は非導通状態になる。Next, the operation of the third embodiment will be described. The input digital data D1 and D2 are decoded by the decoder 1 and input to the switch circuit 2. The output of the switch circuit 2 transmits the output signal of the decoder 1 to the D / A converter 3 according to the output of the decoder 1 when the input of the control signal terminal is "1". Also, switch circuit 2
When the input to the control signal terminal is "0", the signal of "0" is output regardless of the output of the decoder 1.
When the input of the D / A converter 3 is 0, the source electrodes and drain electrodes of the internal N-channel MOS transistors 20, 21, 22, 23 are non-conductive.
【００２０】このとき、Ｄ／Ａ変換器３の出力は出力ラ
インの配線およびＮチャンネル型ＭＯＳトランジスタ２
０、２１、２２、２３の寄生容量によって、制御信号端
子が“０”になるまえの値に保持される。従って入力デ
ータＤ１、Ｄ２のデータがある初期状態から次の状態へ
遷移するときに、デコーダ１の出力は過渡状態にある
が、このとき制御信号端子を“０”にすることによっ
て、デコーダ１のこの過渡状態における出力信号をＤ／
Ａ変換器３に入力することを防ぐことができる。At this time, the output of the D / A converter 3 is output line wiring and the N-channel type MOS transistor 2
Due to the parasitic capacitances of 0, 21, 22, and 23, the control signal terminal is held at the value before becoming "0". Therefore, when the data of the input data D1 and D2 makes a transition from one initial state to the next state, the output of the decoder 1 is in a transient state. At this time, by setting the control signal terminal to "0", the decoder 1 outputs The output signal in this transient state is D /
Input to the A converter 3 can be prevented.
【００２１】図４は、本発明による第４の実施例を示す
回路構成図である。FIG. 4 is a circuit configuration diagram showing a fourth embodiment according to the present invention.
【００２２】図４を参照するに、本発明による第４の実
施例は、入力ディジタルデータＤ１、Ｄ２を入力とする
デコーダ１と、このデコーダ１の出力をデータ入力とし
１つの制御信号端子を有するスイッチ回路２と、このス
イッチ回路２の出力を入力とするＤ／Ａ変換器３とを備
えている。デコーダ１は、２つのインバータ６、７と、
４つのＮＯＲ回路８、９、１０、１１とによって構成さ
れている。入力ディジタル信号Ｄ１はデコーダ１に入力
し、インバータ６とＮＯＲ回路９、１１の一方の入力端
子に入力する。インバータ６の出力はＮＯＲ回路８、１
０の一方の入力端子に入力する。入力ディジタル信号Ｄ
２はデコーダ１に入力し、インバータ７、ＮＯＲ回路１
０、１１の残りの入力端子に入力する。インバータ７の
出力はＮＯＲ回路８、９の残りの入力端子に入力する。
ＮＯＲ回路８、９、１０、１１の出力はデコーダ１の出
力に接続される。デコーダ１の出力はスイッチ回路２の
入力に入力し、スイッチ回路２の内部で出力に接続され
る。スイッチ回路２の入力には、それぞれＮチャンネル
型ＭＯＳトランジスタ１２、１３、１４、１５のドレイ
ン電極が接続され、Ｎチャンネル型ＭＯＳトランジスタ
１２、１３、１４、１５のソース電極は第１の基準電位
（接地電位）４に接続されている。Ｎチャンネル型ＭＯ
Ｓトランジスタ１２、１３、１４、１５のゲート電極は
制御信号端子に接続されている。Ｎチャンネル型ＭＯＳ
トランジスタ１２、１３、１４、１５のサイズは十分大
きくし、各々のゲート電圧が“１”のときには各々のド
レイン電極は“０”にできるものとする。Referring to FIG. 4, the fourth embodiment according to the present invention has a decoder 1 which receives input digital data D1 and D2, and a control signal terminal which uses the output of the decoder 1 as a data input. The switch circuit 2 and the D / A converter 3 that receives the output of the switch circuit 2 are provided. The decoder 1 includes two inverters 6 and 7,
It is composed of four NOR circuits 8, 9, 10, and 11. The input digital signal D1 is input to the decoder 1, and is input to the inverter 6 and one input terminal of the NOR circuits 9 and 11. The output of the inverter 6 is NOR circuits 8 and 1
Input to one input terminal of 0. Input digital signal D
2 is input to the decoder 1, the inverter 7, the NOR circuit 1
Input to the remaining 0 and 11 input terminals. The output of the inverter 7 is input to the remaining input terminals of the NOR circuits 8 and 9.
The outputs of the NOR circuits 8, 9, 10, 11 are connected to the output of the decoder 1. The output of the decoder 1 is input to the input of the switch circuit 2 and is connected to the output inside the switch circuit 2. The drain electrodes of the N-channel MOS transistors 12, 13, 14, 15 are connected to the inputs of the switch circuit 2, and the source electrodes of the N-channel MOS transistors 12, 13, 14, 15 are connected to the first reference potential ( Ground potential) 4. N channel type MO
The gate electrodes of the S transistors 12, 13, 14, 15 are connected to the control signal terminal. N-channel type MOS
The sizes of the transistors 12, 13, 14, and 15 are sufficiently large so that each drain electrode can be set to "0" when each gate voltage is "1".
【００２３】スイッチ回路２の出力はＤ／Ａ変換器３の
入力に接続されているが、Ｄ／Ａ変換器３の構成は図３
に示した第３の実施例と同様な構成なのでここでは省略
する。The output of the switch circuit 2 is connected to the input of the D / A converter 3, and the configuration of the D / A converter 3 is shown in FIG.
Since the configuration is the same as that of the third embodiment shown in FIG.
【００２４】次に第４の実施例の動作を説明するに、入
力ディジタルデータＤ１、Ｄ２はデコーダ１に入力し、
デコーダ１の出力は、入力ディジタルデータＤ１、Ｄ２
の出力に応じた出力を出力する。この出力はスイッチ回
路２に入力する。スイッチ回路２は、制御信号端子の信
号が“０”のときに入力データに応じた出力を出力す
る。制御信号端子の信号が“１”のときにはスイッチ回
路２の出力は全て“０”になる。スイッチ回路２の出力
はＤ／Ａ変換器３の入力に入力する。Ｄ／Ａ変換器３の
出力はスイッチ回路２の制御信号端子が“１”のとき、
制御信号端子が“１”になる前の出力を出力し、制御信
号端子が“０”のときは、スイッチ回路２に入力された
ディジタル信号に相当する出力値を出力する。Next, to explain the operation of the fourth embodiment, the input digital data D1 and D2 are input to the decoder 1,
The output of the decoder 1 is the input digital data D1, D2.
The output according to the output of is output. This output is input to the switch circuit 2. The switch circuit 2 outputs an output according to the input data when the signal at the control signal terminal is "0". When the signal at the control signal terminal is "1", the outputs of the switch circuit 2 are all "0". The output of the switch circuit 2 is input to the input of the D / A converter 3. When the control signal terminal of the switch circuit 2 is "1", the output of the D / A converter 3 is
The output before the control signal terminal becomes "1" is output, and when the control signal terminal is "0", the output value corresponding to the digital signal input to the switch circuit 2 is output.
【００２５】[0025]
【発明の効果】以上説明したように、本発明は、入力デ
ィジタルデータをデコードするデコーダと、入力ディジ
タルデータに相当するアナログ出力値を発生するＤ／Ａ
変換器とを備えるＤ／Ａ変換装置において、デコーダの
出力を入力データとするスイッチ回路を備え、スイッチ
回路の出力をＤ／Ａ変換器に入力する構成とされてい
る。さらにスイッチ回路には、制御信号端子を設けて制
御信号端子の入力を“０”にするとき、スイッチ回路の
出力をある特定の値に設定できるようにした。この制御
信号端子の入力を入力ディジタルデータがデコーダに入
力して後の一定期間“０”にすることにより、入力ディ
ジタルデータが変化したときにデコーダの出力に生じる
過渡的な出力信号を常に同じ信号とすることができる。
この出力信号は、デコーダに入力されるディジタルデー
タに依存しない。As described above, according to the present invention, a decoder for decoding input digital data and a D / A for generating an analog output value corresponding to the input digital data.
In a D / A conversion device including a converter, a switch circuit that uses the output of the decoder as input data is provided, and the output of the switch circuit is input to the D / A converter. Further, the switch circuit is provided with a control signal terminal so that when the input of the control signal terminal is set to "0", the output of the switch circuit can be set to a specific value. The input of this control signal terminal is input to the decoder and is set to "0" for a certain period after that, so that the transient output signal generated at the output of the decoder when the input digital data changes is always the same signal. Can be
This output signal does not depend on the digital data input to the decoder.
【００２６】従って、本発明によれば、入力ディジタル
データをデコードするデコーダ回路の変換時間のばらつ
きや、過渡的な出力信号によってひずみを発生しないと
いう効果が得られる。Therefore, according to the present invention, it is possible to obtain the effect that the distortion is not generated by the variation of the conversion time of the decoder circuit for decoding the input digital data and the transient output signal.
【図１】本発明による第１の実施例を示すブロック構成
図である。FIG. 1 is a block diagram showing a first embodiment according to the present invention.
【図２】本発明による第２の実施例を示すブロック構成
図である。FIG. 2 is a block diagram showing a second embodiment according to the present invention.
【図３】本発明による第３の実施例を示すブロック構成
図である。FIG. 3 is a block diagram showing a third embodiment according to the present invention.
【図４】本発明による第４の実施例を示す回路構成図で
ある。FIG. 4 is a circuit configuration diagram showing a fourth embodiment according to the present invention.
【図５】従来例を示す回路図である。FIG. 5 is a circuit diagram showing a conventional example.
１…デコーダ ２…スイッチ回路 ３…Ｄ／Ａ変換器 ４…第１の基準電位 ５…第２の基準電位 ６、７…インバータ ８、９、１０、１１…ＮＯＲ回路 １２、１３、１４、１５…Ｎチャンネル型ＭＯＳトラン
ジスタ １６、１７、１８、１９…抵抗 ２０、２１、２２、２３、…Ｎチャンネル型ＭＯＳトラ
ンジスタ ２４、２５、２６、２７…ＡＮＤ回路 ２８…直流電源 ２９…出力配線およびＮチャンネル型ＭＯＳトランジス
タ２０、２１、２２、２３のドレイン電極の寄生容量DESCRIPTION OF SYMBOLS 1 ... Decoder 2 ... Switch circuit 3 ... D / A converter 4 ... 1st reference potential 5 ... 2nd reference potential 6, 7 ... Inverter 8, 9, 10, 11 ... NOR circuit 12, 13, 14, 15 ... N-channel type MOS transistors 16, 17, 18, 19 ... Resistors 20, 21, 22, 23, ... N-channel type MOS transistors 24, 25, 26, 27 ... AND circuit 28 ... DC power supply 29 ... Output wiring and N channel Capacitance of the drain electrodes of the MOS transistors 20, 21, 22, 23
Claims (4)
と、該デコーダの出力をデータ入力とし１つの制御信号
端子を有するスイッチ回路と、該スイッチ回路の出力を
入力とするＤ／Ａ変換器とを有することを特徴とするＤ
／Ａ変換装置。1. A decoder having a digital signal as an input, a switch circuit having an output of the decoder as a data input and having one control signal terminal, and a D / A converter having an output of the switch circuit as an input. D characterized by
/ A converter.
ＮＤ回路によって構成され、該２入力ＡＮＤ回路の一方
の入力端子を前記スイッチ回路の入力に接続し、該２入
力ＡＮＤ回路の他方の入力端子を前記スイッチ回路の制
御信号端子に接続し、該２入力ＡＮＤ回路の出力を前記
スイッチ回路の出力に接続することを更に特徴とする請
求項１に記載のＤ／Ａ変換装置。2. The switch circuit comprises a plurality of 2-input A's.
An ND circuit, one input terminal of the two-input AND circuit is connected to an input of the switch circuit, and the other input terminal of the two-input AND circuit is connected to a control signal terminal of the switch circuit, The D / A converter according to claim 1, further comprising connecting an output of the input AND circuit to an output of the switch circuit.
第２の基準電位との間を直列抵抗により分圧する手段
と、該分圧手段から電位を選択的に取り出す手段とを備
えており、該取出手段にＮチャネル型ＭＯＳトランジス
タを用いていることを更に特徴とする請求項１に記載の
Ｄ／Ａ変換装置。3. The D / A converter includes means for dividing a voltage between a first reference potential and a second reference potential by a series resistance, and means for selectively extracting the potential from the voltage dividing means. The D / A conversion device according to claim 1, further comprising an N-channel MOS transistor as the extracting means.
ネル型ＭＯＳトランジスタを用いて構成され、該Ｎチャ
ンネル型ＭＯＳトランジスタのソース電極は全て第１の
基準電位に接続され、前記Ｎチャンネル型ＭＯＳトラン
ジスタの各々のドレイン電極は前記スイッチ回路の各々
の入力と出力に接続され、該Ｎチャンネル型ＭＯＳトラ
ンジスタのゲート電極は前記スイッチ回路の制御信号端
子に接続されていることを更に特徴とする請求項１に記
載のＤ／Ａ変換装置。4. The switch circuit is configured by using a plurality of N-channel type MOS transistors, all source electrodes of the N-channel type MOS transistors are connected to a first reference potential, and the N-channel type MOS transistor is provided. The drain electrode of each of the switch circuits is connected to each input and output of the switch circuit, and the gate electrode of the N-channel MOS transistor is connected to the control signal terminal of the switch circuit. The D / A converter described in 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316732A JP3018681B2 (en) | 1991-11-29 | 1991-11-29 | D / A converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3316732A JP3018681B2 (en) | 1991-11-29 | 1991-11-29 | D / A converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152963A true JPH05152963A (en) | 1993-06-18 |
| JP3018681B2 JP3018681B2 (en) | 2000-03-13 |
Family
ID=18080287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3316732A Expired - Lifetime JP3018681B2 (en) | 1991-11-29 | 1991-11-29 | D / A converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018681B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032100A (en) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | Data output circuit for memory device |
-
1991
- 1991-11-29 JP JP3316732A patent/JP3018681B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003032100A (en) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | Data output circuit for memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3018681B2 (en) | 2000-03-13 |
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