JPH05152435A - Manufacture of semiconductor device - Google Patents
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- JPH05152435A JPH05152435A JP34217191A JP34217191A JPH05152435A JP H05152435 A JPH05152435 A JP H05152435A JP 34217191 A JP34217191 A JP 34217191A JP 34217191 A JP34217191 A JP 34217191A JP H05152435 A JPH05152435 A JP H05152435A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、半導体基板にヴィアホール（via hol
e）を有する半導体装置の製造方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a via hole in a semiconductor substrate.
The present invention relates to a method of manufacturing a semiconductor device having e).
【０００２】[0002]
【従来の技術】半導体装置の製造において、製造プロセ
スを終了した半導体基板を個々のチップに分割する方法
としては、従来より種々の方法が用いられている。この
うち、ＧａＡｓ基板などのもろい半導体基板を個々のチ
ップに分割する場合には、半導体基板をスクライブライ
ンに沿ってけがいた後、この半導体基板をその直径方向
に引き延ばすことによりへき開を起こさせる、いわゆる
延伸スクライブ法が従来より用いられている。2. Description of the Related Art In the manufacture of semiconductor devices, various methods have been conventionally used as a method of dividing a semiconductor substrate, which has undergone the manufacturing process, into individual chips. Of these, when dividing a fragile semiconductor substrate such as a GaAs substrate into individual chips, after incising the semiconductor substrate along a scribe line, the semiconductor substrate is stretched in the diameter direction to cause cleavage. The draw scribe method has been conventionally used.
【０００３】ところで、半導体装置のうちには、半導体
基板にこれを貫通するヴィアホールを形成するものがあ
り、モノリシックマイクロ波集積回路（ＭＭＩＣ）はそ
の一例である。このようなヴィアホールが形成されたＭ
ＭＩＣ製造用の半導体基板を上述の延伸スクライブ法に
よって個々のチップに分割する場合に従来用いられてい
る方法を図３に示す。By the way, there is a semiconductor device in which a via hole is formed through a semiconductor substrate, and a monolithic microwave integrated circuit (MMIC) is an example thereof. M with such a via hole
FIG. 3 shows a method conventionally used for dividing a semiconductor substrate for MIC manufacture into individual chips by the above-mentioned stretch scribe method.
【０００４】この従来の方法においては、図３Ａに示す
ように、半導体基板１０１の表側の主面（以下「表面」
という）に能動素子としてのＦＥＴ１０２、受動素子と
しての金属−絶縁体−金属（ＭＩＭ）キャパシタ１０
３、表面接地電極１０４、絶縁膜１０５などを形成した
後、この半導体基板１０１をその裏側の主面（以下「裏
面」という）から所定の厚さ（例えば、１００μｍ程
度）にラッピングする。次に、この半導体基板１０１の
裏面全面にマスク層１０６を形成した後、このマスク層
１０６を、形成すべきヴィアホールに対応した形状にパ
ターニングし、このマスク層１０６を用いて半導体基板
１０１をエッチングすることにより、この半導体基板１
０１を貫通したヴィアホール１０７を形成する。In this conventional method, as shown in FIG. 3A, the main surface on the front side of the semiconductor substrate 101 (hereinafter referred to as "surface") is used.
FET) as an active element, and a metal-insulator-metal (MIM) capacitor 10 as a passive element.
3. After forming the surface ground electrode 104, the insulating film 105, etc., the semiconductor substrate 101 is lapped to a predetermined thickness (for example, about 100 μm) from the back main surface (hereinafter referred to as “rear surface”). Next, after forming a mask layer 106 on the entire back surface of the semiconductor substrate 101, the mask layer 106 is patterned into a shape corresponding to a via hole to be formed, and the semiconductor substrate 101 is etched using the mask layer 106. This semiconductor substrate 1
A via hole 107 penetrating 01 is formed.
【０００５】次に、マスク層１０６を除去した後、図３
Ｂに示すように、半導体基板１０１の裏面全面に薄い金
属層１０８を形成する。次に、この金属層１０８のうち
スクライブライン１０９に対応する部分のみをレジスト
１１０で覆った後、この金属層１０８を下地として電解
メッキを行うことにより、レジスト１１０で覆われた部
分を除いた金属層１０８の全面に厚い導電層１１１を形
成する。この導電層１１１と金属層１０８とが裏面接地
電極を形成する。この裏面接地電極と、上述のＦＥＴ１
０２、ＭＩＭキャパシタ１０３などを接続するストリッ
プ線路との間に導波路が形成されている。また、この裏
面接地電極は、ヴィアホール１０７を介して表面接地電
極１０４と接続されている。次に、レジスト１１０を除
去した後、図３Ｃに示すように、半導体基板１０１の表
面をスクライブライン１０９に沿ってけがいてスクライ
ブ溝（スクライブトレンチ）１１２を形成する。この
後、半導体基板１０１をその直径方向に延伸することに
よってへき開を起こさせ、個々のチップに分割する。Next, after removing the mask layer 106, as shown in FIG.
As shown in B, a thin metal layer 108 is formed on the entire back surface of the semiconductor substrate 101. Next, of the metal layer 108, only a portion corresponding to the scribe line 109 is covered with the resist 110, and then electrolytic plating is performed using the metal layer 108 as a base to remove the metal except the portion covered with the resist 110. A thick conductive layer 111 is formed over the entire surface of the layer 108. The conductive layer 111 and the metal layer 108 form a back surface ground electrode. This backside ground electrode and the above-mentioned FET1
02, a waveguide is formed between the strip line connecting the MIM capacitor 103 and the like. Further, the back surface ground electrode is connected to the front surface ground electrode 104 via the via hole 107. Next, after removing the resist 110, as shown in FIG. 3C, a scribe groove (scribe trench) 112 is formed by scribing the surface of the semiconductor substrate 101 along the scribe line 109. After that, the semiconductor substrate 101 is stretched in the diametrical direction to cause cleavage, and is divided into individual chips.
【０００６】[0006]
【発明が解決しようとする課題】上述の従来の方法によ
る半導体基板１０１の延伸スクライブにおいては、半導
体基板１０１を刃でけがくときに加わる圧力や延伸時に
生じる応力によって、ヴィアホール１０７を通る亀裂が
半導体基板１０１に発生し、チップの破壊が生じてしま
うことがあるという問題があった。In the stretching scribe of the semiconductor substrate 101 by the above-mentioned conventional method, a crack passing through the via hole 107 is caused by the pressure applied when the semiconductor substrate 101 is scribed by a blade and the stress generated during the stretching. There is a problem in that it may occur in the semiconductor substrate 101 and the chip may be broken.
【０００７】従って、この発明の目的は、工程を増やす
ことなく、ヴィアホールを有する半導体基板を延伸スク
ライブ法によって個々のチップに分割する際にチップが
破壊するのを防止することができる半導体装置の製造方
法を提供することにある。Therefore, an object of the present invention is to provide a semiconductor device capable of preventing a chip from being broken when a semiconductor substrate having a via hole is divided into individual chips by a stretch scribe method without increasing the number of steps. It is to provide a manufacturing method.
【０００８】[0008]
【課題を解決するための手段】本発明者の検討によれ
ば、上述の従来の方法による半導体基板１０１の延伸ス
クライブにおいてヴィアホール１０７を通る亀裂が半導
体基板１０１に発生するのは、けがきや延伸により生じ
る応力が、スクライブ溝１１２よりもヴィアホール１０
７の近傍に多く集中するためである。この問題を解決す
るために、半導体基板１０１を深くけがいてスクライブ
溝１１２を深く形成することが考えられるが、半導体基
板１０１を破壊せずに機械的にけがくことのできる深さ
には限界があるので、このように半導体基板１０１を深
くけがくことにより延伸スクライブの際のチップの破壊
を防止することは困難である。According to the study by the present inventors, it is found that a crack passing through the via hole 107 is generated in the semiconductor substrate 101 in the drawing scribe of the semiconductor substrate 101 by the above-mentioned conventional method. The stress generated by the stretching is larger than that in the scribed groove 112 than in the via hole 10.
This is because many are concentrated in the vicinity of 7. In order to solve this problem, it is conceivable to deeply scratch the semiconductor substrate 101 to form the scribe groove 112 deeply, but there is a limit to the depth at which the semiconductor substrate 101 can be mechanically scratched without being destroyed. Therefore, it is difficult to prevent the breakage of the chip during the stretching scribe by scribing the semiconductor substrate 101 deeply in this way.
【０００９】本発明者は、上述の従来の方法の問題点
は、延伸スクライブの際に生じる応力を集中させる場所
を機械的なけがきにより形成された浅いスクライブ溝１
１２としているため、このスクライブ溝１１２の部分の
半導体基板１０１が、この半導体基板１０１を貫通して
形成されたヴィアホール１０７の部分に比べて十分な力
学的弱さを有していないことにあることに着目し、これ
に基づいて鋭意検討を行った結果、この発明を案出する
に至った。The present inventor has a problem with the above-mentioned conventional method that a shallow scribe groove 1 is formed by mechanical scribing at a location for concentrating the stress generated during stretching scribe.
Therefore, the semiconductor substrate 101 in the scribe groove 112 portion does not have sufficient mechanical weakness as compared with the via hole 107 portion formed through the semiconductor substrate 101. As a result of intensive studies based on this, the present invention has been devised.
【００１０】すなわち、上記目的を達成するために、こ
の発明は、半導体基板（１）にヴィアホール（７）を有
する半導体装置の製造方法において、半導体基板（１）
にヴィアホール（７）を形成する際に半導体基板（１）
のスクライブ領域（８）に溝（９）を形成するようにし
たものである。That is, in order to achieve the above object, the present invention provides a method for manufacturing a semiconductor device having a via hole (7) in a semiconductor substrate (1), the semiconductor substrate (1)
Semiconductor substrate (1) when forming via hole (7) in
The groove (9) is formed in the scribe area (8).
【００１１】[0011]
【作用】上述のように構成されたこの発明の半導体装置
の製造方法によれば、エッチングなどの非機械的方法を
用いて半導体基板（１）にヴィアホール（７）を形成す
る際に半導体基板（１）のスクライブ領域（８）に十分
に深い溝（９）を容易に形成することができるため、こ
の溝（９）の部分の半導体基板（１）がヴィアホール
（７）の部分に比べて十分な力学弱さを有するようにす
ることができる。これによって、半導体基板（１）の延
伸スクライブを行う際にヴィアホール（７）の近傍に生
じる応力を緩和することができることにより、ヴィアホ
ール（７）を通る亀裂が半導体基板（１）に発生してチ
ップが破壊するのを防止することができる。また、ヴィ
アホール（７）を形成する際に溝（９）を形成している
ので、この溝（９）を形成するために新たに工程を追加
する必要はない。According to the method of manufacturing a semiconductor device of the present invention configured as described above, the semiconductor substrate is formed when the via hole (7) is formed in the semiconductor substrate (1) by using a non-mechanical method such as etching. Since a sufficiently deep groove (9) can be easily formed in the scribe region (8) of (1), the semiconductor substrate (1) in the groove (9) portion is more likely to be formed than in the via hole (7) portion. Can have sufficient mechanical weakness. As a result, the stress generated in the vicinity of the via hole (7) when the semiconductor substrate (1) is stretched and scribed can be relieved, so that a crack passing through the via hole (7) occurs in the semiconductor substrate (1). It is possible to prevent the chip from breaking. Further, since the groove (9) is formed when the via hole (7) is formed, it is not necessary to add a new step to form this groove (9).
【００１２】[0012]
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。図１はこの発明の一実施例による
ＭＭＩＣの製造方法を工程順に示す断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings. 1A to 1D are sectional views showing a method of manufacturing an MMIC according to an embodiment of the present invention in the order of steps.
【００１３】この実施例によるＭＭＩＣの製造方法にお
いては、図１Ａに示すように、半導体基板１の表面に能
動素子としてのＦＥＴ２、受動素子としてのＭＩＭキャ
パシタ３、表面接地電極４、絶縁膜５などを形成した
後、この半導体基板１をその裏面から所定の厚さ（例え
ば、１００μｍ程度）にラッピングする。次に、この半
導体基板１の裏面全面にマスク層６を形成する。ここま
での工程は、上述の従来のＭＭＩＣの製造方法と同様で
ある。この後、このマスク層６を、形成すべきヴィアホ
ール及びスクライブ溝に対応した形状にパターニング
し、このマスク層６を用いて半導体基板１をエッチング
することにより、半導体基板１を貫通したヴィアホール
７を形成すると同時に、半導体基板１の裏面のスクライ
ブライン８に対応する部分にスクライブ溝９を形成す
る。このスクライブ溝９は、このスクライブ溝９の部分
の半導体基板１がヴィアホール７の部分に比べて十分な
力学的弱さを有するように十分に深く形成する。In the method of manufacturing an MMIC according to this embodiment, as shown in FIG. 1A, a FET 2 as an active element, a MIM capacitor 3 as a passive element, a surface ground electrode 4, an insulating film 5, etc. are formed on the surface of a semiconductor substrate 1. After forming, the semiconductor substrate 1 is lapped from its back surface to a predetermined thickness (for example, about 100 μm). Next, a mask layer 6 is formed on the entire back surface of the semiconductor substrate 1. The steps up to this point are the same as in the above-described conventional MMIC manufacturing method. After that, the mask layer 6 is patterned into a shape corresponding to the via hole and the scribe groove to be formed, and the semiconductor substrate 1 is etched using the mask layer 6, whereby the via hole 7 penetrating the semiconductor substrate 1 is formed. Simultaneously with the formation, the scribe groove 9 is formed in the portion corresponding to the scribe line 8 on the back surface of the semiconductor substrate 1. The scribe groove 9 is formed sufficiently deep so that the semiconductor substrate 1 in the scribe groove 9 portion has a sufficient mechanical weakness as compared with the via hole 7.
【００１４】次に、マスク層６を除去した後、図１Ｂに
示すように、半導体基板１の裏面全面に薄い金属層１０
を形成する。次に、この金属層１０のうちスクライブラ
イン８に対応する部分のみをレジスト１１で覆った後、
この金属層１０を下地として電解メッキを行うことによ
り、レジスト１１で覆われた部分を除いた金属層１０の
全面に厚い導電層１２を形成する。この導電層１２と金
属層１０とが裏面接地電極を形成する。この裏面接地電
極と、上述のＦＥＴ２、ＭＩＭキャパシタ３などを接続
するストリップ線路との間に導波路が形成されている。
また、この裏面接地電極は、ヴィアホール７を介して表
面接地電極４と接続されている。この後、半導体基板１
をその直径方向に延伸することによってへき開を起こさ
せ、個々のチップに分割する。Next, after removing the mask layer 6, as shown in FIG. 1B, a thin metal layer 10 is formed on the entire back surface of the semiconductor substrate 1.
To form. Next, after covering only the portion of the metal layer 10 corresponding to the scribe line 8 with the resist 11,
By performing electrolytic plating using this metal layer 10 as a base, a thick conductive layer 12 is formed on the entire surface of the metal layer 10 excluding the portion covered with the resist 11. The conductive layer 12 and the metal layer 10 form a backside ground electrode. A waveguide is formed between the back surface ground electrode and the strip line connecting the FET 2, the MIM capacitor 3 and the like.
Further, this back surface ground electrode is connected to the front surface ground electrode 4 through the via hole 7. After this, the semiconductor substrate 1
Are cleaved by stretching the diametrically in the direction of the halves and divided into individual chips.
【００１５】上述のように、この実施例においては、ヴ
ィアホール７は半導体基板１を貫通して形成する必要が
あるのに対して、スクライブ溝９は、このスクライブ溝
９の部分の半導体基板１がヴィアホール７の部分に比べ
て十分な力学的弱さを有するような深さとする必要があ
る。このために、これらのヴィアホール７及びスクライ
ブ溝９を形成するためのエッチングは、エッチング速度
がパターン幅に依存する性質があるエッチング法により
行われる。ここでは、その一例として、反応性イオンエ
ッチング（ＲＩＥ）法によりエッチングを行う場合につ
いて説明する。なお、半導体基板は（１００）面方位の
半絶縁性ＧａＡｓ基板、ＲＩＥの反応ガスはＣＣｌ2 Ｆ
2 １００％、エッチングマスクとして用いられるマスク
層の材料はニッケル（Ｎｉ）であるとする。As described above, in this embodiment, the via hole 7 needs to be formed so as to penetrate the semiconductor substrate 1, whereas the scribe groove 9 has the scribe groove 9 in the semiconductor substrate 1. Must be deep enough to have sufficient mechanical weakness as compared with the via hole 7. Therefore, the etching for forming the via holes 7 and the scribed grooves 9 is performed by an etching method which has a property that the etching rate depends on the pattern width. Here, as an example thereof, a case where etching is performed by a reactive ion etching (RIE) method will be described. The semiconductor substrate is a semi-insulating GaAs substrate having a (100) orientation, and the reaction gas for RIE is CCl 2 F 2.
2 100%, the material of the mask layer used as an etching mask is nickel (Ni).
【００１６】図２は、（１００）面方位の半絶縁性Ｇａ
Ａｓ基板を反応ガスとしてＣＣｌ2 Ｆ2 を用いたＲＩＥ
法によりエッチングした場合におけるエッチング深さ
（溝の深さに対応する）とパターン幅（溝の幅に対応す
る）との関係を示す。ただし、ＣＣｌ2 Ｆ2 のガス流量
は１２ｓｃｃｍ、圧力は１４ｍＴｏｒｒ、ＲＦ電力密度
は０．１６Ｗ／ｃｍ2 である。図３中の３組の曲線は、
それぞれエッチング時間が３０分、１００分及び２９０
分の場合に測定された結果を示す。また、各組の曲線の
白丸及び黒丸の点は、それぞれ、半絶縁性ＧａＡｓ基板
を補強用のガラス板に張り付けてＲＩＥ法によるエッチ
ングを行った場合及び半絶縁性GaAs基板をガラス板に張
り付けずにそのままでＲＩＥ法によるエッチングを行っ
た場合に測定されたデータを示す。FIG. 2 shows the semi-insulating Ga of the (100) plane orientation.
RIE using CCl 2 F 2 with As substrate as reaction gas
The relationship between the etching depth (corresponding to the depth of the groove) and the pattern width (corresponding to the width of the groove) in the case of etching by the method is shown. However, the gas flow rate of CCl 2 F 2 is 12 sccm, the pressure is 14 mTorr, and the RF power density is 0.16 W / cm 2 . The three sets of curves in Figure 3 are
Etching times of 30 minutes, 100 minutes and 290 respectively
The results measured in the case of minutes are shown. Also, the white and black circles in the curves of each set represent the case where the semi-insulating GaAs substrate is attached to the reinforcing glass plate and the etching is performed by the RIE method, and the semi-insulating GaAs substrate is not attached to the glass plate. 3 shows the data measured when the etching by the RIE method was performed as it is.
【００１７】図２から明らかなように、ガラス板の有無
にかかわらず、パターン幅、すなわち溝の幅に対するエ
ッチング深さ、すなわち溝の深さ（アスペクト比）によ
るエッチング速度の変化が観察される。従って、この現
象を利用すれば、基板上に形成された複数のパターンに
対して、パターン相互の幅の比を適当に選ぶことによ
り、深さの異なる溝を１回のＲＩＥ法によるエッチング
により形成することが可能であることがわかる。この実
施例の場合、スクライブ溝９の深さは、ヴィアホール７
の幅とスクライブ溝９の幅との比を適当に設計すること
によって、半導体基板１の厚さを最大とする範囲内で自
由に選ぶことができる。As is apparent from FIG. 2, a change in the etching rate depending on the pattern width, that is, the etching depth relative to the groove width, that is, the groove depth (aspect ratio) is observed regardless of the presence or absence of the glass plate. Therefore, if this phenomenon is utilized, grooves having different depths are formed by one etching by the RIE method by appropriately selecting the ratio of the widths of the patterns with respect to the plurality of patterns formed on the substrate. It turns out that it is possible to do. In the case of this embodiment, the depth of the scribe groove 9 is equal to that of the via hole 7.
By appropriately designing the ratio of the width of the semiconductor substrate 1 to the width of the scribe groove 9, the thickness of the semiconductor substrate 1 can be freely selected within the range.
【００１８】以上のように、この実施例によれば、エッ
チングにより半導体基板１にヴィアホール７を形成する
際に、この半導体基板１の裏面のスクライブライン８に
対応する部分に十分に深いスクライブ溝９を形成してい
るので、半導体基板１の延伸スクライブを行う際にヴィ
アホール７の近傍に生じる応力をこのスクライブ溝９に
分散させることができ、これによってヴィアホール７の
近傍に生じる応力を緩和することができる。このため、
ヴィアホール７を通る亀裂が半導体基板１に発生するの
を抑制しつつ、スクライブライン８に沿って所望のへき
開を起こさせることができることから、チップの破壊を
有効に防止することができる。そして、これによって、
ＭＭＩＣの製造歩留まりの向上を図ることができる。As described above, according to this embodiment, when the via hole 7 is formed in the semiconductor substrate 1 by etching, a sufficiently deep scribe groove is formed in the portion corresponding to the scribe line 8 on the back surface of the semiconductor substrate 1. Since the groove 9 is formed, the stress generated in the vicinity of the via hole 7 when the semiconductor substrate 1 is stretched and scribed can be dispersed in the scribe groove 9, thereby relaxing the stress generated in the vicinity of the via hole 7. can do. For this reason,
Since it is possible to cause a desired cleavage along the scribe line 8 while suppressing the generation of cracks through the via hole 7 in the semiconductor substrate 1, it is possible to effectively prevent the breakage of the chip. And this
It is possible to improve the manufacturing yield of the MMIC.
【００１９】さらに、半導体基板１の裏面のスクライブ
溝９は、ヴィアホール７を形成する際に同時に形成して
いるので、このスクライブ溝９を形成するための工程を
新たに追加する必要はない。一方、このスクライブ溝９
はエッチングにより形成しているため、スクライブ溝を
形成するために半導体基板１をけがく工程は不要であ
る。従って、この実施例によれば、けがき工程が不要と
なった分だけ、上述の従来のＭＭＩＣの製造方法に比べ
て製造工程の簡略化を図ることができる。Further, since the scribe groove 9 on the back surface of the semiconductor substrate 1 is formed at the same time when the via hole 7 is formed, it is not necessary to newly add a step for forming the scribe groove 9. On the other hand, this scribe groove 9
Since it is formed by etching, the step of scribing the semiconductor substrate 1 to form the scribe groove is unnecessary. Therefore, according to this embodiment, the manufacturing process can be simplified as compared with the conventional MMIC manufacturing method described above, because the scoring process is not required.
【００２０】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においてヴィアホ
ール７及びスクライブ溝９を形成する際に利用した、エ
ッチング時にエッチング速度がパターン幅に依存する性
質は、上述の実施例において述べたものと異なる他の多
くの基板材料や反応ガス、さらにはエッチング法を用い
る場合にも得ることが可能である。Although one embodiment of the present invention has been specifically described above, the present invention is not limited to the above embodiment, and various modifications can be made based on the technical idea of the present invention. .. For example, many other substrates used in forming the via holes 7 and the scribed grooves 9 in the above-described embodiment, in which the etching rate depends on the pattern width during etching, are different from those described in the above-mentioned embodiments. It can be obtained by using a material, a reaction gas, or an etching method.
【００２１】具体的には、ヴィアホール７及びスクライ
ブ溝９を形成するためのエッチング法としては、ＲＩＥ
法の代わりに、反応性イオンビームエッチング（ＲＩＢ
Ｅ）法やイオンミリング法などを用いることが可能であ
る。また、エッチングガス種と基板材料との組み合わせ
では、ＧａＡｓ基板及びＩｎＰ基板に対しては、ＣＣｌ
2 Ｆ2 の代わりに、ＳｉＣｌ4 、ＣＣｌ4 、ＢＣｌ3 な
どの塩素（Ｃｌ）原子を含有するガスを含むガス系を用
いることが可能である。さらに、Ｓｉ基板に対しては、
ＳｉＣｌ4 、ＣＣｌ4 、ＢＣｌ3 などのＣｌ原子を含有
するガス及びＣＦ4 などのフッ素（Ｆ）原子を含有する
ガスを含むガス系を用いることが可能である。Specifically, as an etching method for forming the via hole 7 and the scribe groove 9, RIE is used.
Reactive ion beam etching (RIB
It is possible to use the E) method or the ion milling method. In addition, when the etching gas species and the substrate material are combined, CCl is used for the GaAs substrate and the InP substrate.
Instead of 2 F 2 , it is possible to use a gas system containing a gas containing chlorine (Cl) atoms such as SiCl 4 , CCl 4 , and BCl 3 . Furthermore, for Si substrates,
It is possible to use a gas system containing a gas containing Cl atoms such as SiCl 4 , CCl 4 and BCl 3 and a gas containing fluorine (F) atoms such as CF 4 .
【００２２】また、ヴィアホール７及びスクライブ溝９
は、半導体基板１にレーザビームを選択的に照射するこ
とにより同時に形成することも可能である。この場合、
１回の照射工程において、ヴィアホール７を形成する部
分とスクライブ溝９を形成する部分とでレーザビームの
照射時間または照射電力を変えることにより、上述の実
施例と同様にしてヴィアホール７及びスクライブ溝９を
形成することが可能である。Further, the via hole 7 and the scribe groove 9
Can also be formed simultaneously by selectively irradiating the semiconductor substrate 1 with a laser beam. in this case,
In a single irradiation process, the irradiation time of the laser beam or the irradiation power is changed between the portion where the via hole 7 is formed and the portion where the scribe groove 9 is formed, so that the via hole 7 and the scribe are formed in the same manner as in the above-described embodiment. It is possible to form the groove 9.
【００２３】さらに、上述の実施例においては、半導体
基板１の裏面にスクライブ溝９を形成しているが、この
スクライブ溝９は、半導体基板１の表面に形成すること
も可能であり、さらには半導体基板１の裏面及び表面に
それぞれ形成することも可能である。また、場合によっ
ては、上述の実施例における延伸の直前の工程で半導体
基板１にけがきによる必要最小限のスクライブを行うこ
とも可能である。Further, in the above-mentioned embodiment, the scribe groove 9 is formed on the back surface of the semiconductor substrate 1. However, the scribe groove 9 can be formed on the front surface of the semiconductor substrate 1, and further. It is also possible to form each on the back surface and the front surface of the semiconductor substrate 1. In some cases, it is also possible to scribe the semiconductor substrate 1 to a minimum necessary amount by scribing in the step immediately before the stretching in the above-mentioned embodiment.
【００２４】さらにまた、上述の実施例によるＭＭＩＣ
の回路構成は単なる一例に過ぎず、これと異なる回路構
成を有するＭＭＩＣの製造にもこの発明を適用すること
が可能であることは勿論、ＭＭＩＣ以外の、半導体基板
にヴィアホールを有する各種の半導体装置の製造にこの
発明を適用することが可能である。Furthermore, the MMIC according to the above-mentioned embodiment
The circuit configuration of FIG. 1 is merely an example, and the present invention can be applied to the manufacture of an MMIC having a circuit configuration different from this, as well as various semiconductors having a via hole in a semiconductor substrate other than the MMIC. The present invention can be applied to the manufacture of devices.
【００２５】[0025]
【発明の効果】以上説明したように、この発明によれ
ば、半導体基板にヴィアホールを形成する際に半導体基
板のスクライブ領域に溝を形成するようにしているの
で、工程を増やすことなく、ヴィアホールを有する半導
体基板を延伸スクライブ法によって個々のチップに分割
する際にチップが破壊するのを防止することができる。As described above, according to the present invention, when the via hole is formed in the semiconductor substrate, the groove is formed in the scribe region of the semiconductor substrate. It is possible to prevent the chips from breaking when the semiconductor substrate having holes is divided into individual chips by the stretch scribe method.
【図１】この発明の一実施例によるＭＭＩＣの製造方法
を工程順に説明するための断面図である。FIG. 1 is a cross-sectional view for explaining a method of manufacturing an MMIC according to an embodiment of the present invention in the order of steps.
【図２】（１００）面方位の半絶縁性ＧａＡｓ基板をＲ
ＩＥ法によりエッチングする場合におけるエッチング深
さとパターン幅との関係を示すグラフである。FIG. 2 shows a semi-insulating GaAs substrate having a (100) plane orientation as an R
It is a graph which shows the relationship between etching depth and pattern width in the case of etching by IE method.
【図３】従来のＭＭＩＣの製造方法を工程順に説明する
ための断面図である。FIG. 3 is a cross-sectional view for explaining the conventional method for manufacturing the MMIC in the order of steps.
１ 半導体基板 ６ マスク層 ７ ヴィアホール ８ スクライブライン ９ スクライブ溝 １０ 金属層 １１ レジスト １２ 導電層 1 Semiconductor Substrate 6 Mask Layer 7 Via Hole 8 Scribe Line 9 Scribing Groove 10 Metal Layer 11 Resist 12 Conductive Layer
Claims (1)
体装置の製造方法において、 上記半導体基板に上記ヴィアホールを形成する際に上記
半導体基板のスクライブ領域に溝を形成するようにした
ことを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device having a via hole in a semiconductor substrate, wherein when forming the via hole in the semiconductor substrate, a groove is formed in a scribe region of the semiconductor substrate. Method of manufacturing semiconductor device.
Priority Applications (1)
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| JP34217191A JP3306889B2 (en) | 1991-11-29 | 1991-11-29 | Method for manufacturing semiconductor device |
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| JPH05152435A true JPH05152435A (en) | 1993-06-18 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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