JPH05152414A - Semiconductor integrated circuit device as well as apparatus and method for its mounting inspection - Google Patents
Semiconductor integrated circuit device as well as apparatus and method for its mounting inspectionInfo
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Abstract
Description
【０００１】 〔目次〕 産業上の利用分野 従来の技術（図９） 発明が解決しようとする課題 課題を解決するための手段（図１〜３） 作用 実施例 （１）第１の実施例の説明（図４〜７） （２）第２の実施例の説明（図８） 発明の効果[Table of Contents] Industrial Application Field of the Related Art (FIG. 9) Problem to be Solved by the Invention Means for Solving the Problem (FIGS. 1 to 3) Action Example (1) First Example Description (FIGS. 4 to 7) (2) Description of the second embodiment (FIG. 8) Effect of the invention
【０００２】[0002]
【産業上の利用分野】本発明は、半導体集積回路装置及
びその実装検査装置に関するものであり、更に詳しく言
えば、半導体集積回路（以下ＬＳＩという）装置が実装
されたプリント基板に係わり、当該ＬＳＩ装置の実装状
態を検査する装置の改善に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and its mounting inspection device, and more particularly to a printed circuit board on which a semiconductor integrated circuit (hereinafter referred to as LSI) device is mounted. The present invention relates to an improvement of a device that inspects a mounting state of the device.
【０００３】近年、ＬＳＩ装置の高性能化及び高機能化
が図られ、一方、ＬＳＩ装置が小型化，ファインピッチ
化及び多ピン化の傾向にあり、益々、その実装密度が高
まっている。In recent years, the performance and functionality of LSI devices have been improved, while LSI devices have tended to become smaller, have finer pitches, and have more pins, and the packaging density thereof is increasing more and more.
【０００４】これによれば、ＬＳＩ装置の実装状態は、
プリント基板実装後に、作業者による目視点検やその全
体の機能試験をすることにより、そのオープン状態やシ
ョート状態等が把握されている。According to this, the mounting state of the LSI device is
After the printed circuit board is mounted, the open state and the short state are grasped by a visual inspection by the operator and a functional test of the whole.
【０００５】このため、プリント基板全体を試験する試
験データが必要となり、該データの作成アルゴリズムが
益々複雑化している。また、プリント基板全体の機能試
験をせざる得ないことから試験時間が長期化の傾向にあ
る。さらに、オープン・ショート試験内容は複雑で、ま
た、当該ＬＳＩ装置の故障箇所の特定が困難であり、そ
の故障究明に多くの時間を要さなければならない。Therefore, test data for testing the entire printed circuit board is required, and the algorithm for creating the data is becoming more and more complicated. In addition, since there is no choice but to perform a functional test of the entire printed circuit board, the test time tends to be long. Furthermore, the contents of the open / short test are complicated, and it is difficult to identify the failure location of the LSI device, and it takes a lot of time to investigate the failure.
【０００６】そこで、作業者による目視点検や回路基板
の全体の機能試験に依存することなく、被検査対象側に
工夫をし、そのオープン・ショート試験を容易に行うこ
と、及び、短時間に実装試験を行うことができるＬＳＩ
装置，その検査装置及び検査方法が望まれている。Therefore, a device to be inspected is devised so that an open / short test can be easily carried out without depending on a visual inspection by a worker or a functional test of the entire circuit board, and mounting in a short time. LSI that can test
An apparatus, its inspection device, and an inspection method are desired.
【０００７】[0007]
【従来の技術】図９（ａ），（ｂ）は、従来例に係るＬ
ＳＩ装置の実装検査方法の説明図であり、図９（ａ）
は、その実装検査装置の構成図を示している。2. Description of the Related Art FIGS. 9A and 9B show L according to a conventional example.
It is explanatory drawing of the mounting inspection method of SI apparatus, Comprising: FIG.
Shows a configuration diagram of the mounting inspection apparatus.
【０００８】例えば、プリント基板２８に実装されたＬ
ＳＩ装置100 の実装状態を検査する装置は、試験データ
供給回路１，試験判定回路２及びＣＰＵ３から成る。当
該実装検査装置の機能は、被検査対象となるＬＳＩ装置
100を実装したプリント基板２８の外部測定端子28Ａに
試験データＤ１がＣＰＵ３を介して、試験データ供給回
路１により供給されると、その試験結果データＤ２と，
例えば、期待値データとが比較される。また、その比較
処理に係る判定結果データＤOUT が試験判定回路２から
出力される。For example, L mounted on the printed circuit board 28
A device for inspecting the mounting state of the SI device 100 comprises a test data supply circuit 1, a test judgment circuit 2 and a CPU 3. The function of the mounting inspection device is the LSI device to be inspected.
When the test data D1 is supplied from the test data supply circuit 1 to the external measurement terminal 28A of the printed circuit board 28 on which 100 is mounted via the CPU 3, the test result data D2 and
For example, expected value data is compared. Also, the judgment result data DOUT relating to the comparison processing is output from the test judgment circuit 2.
【０００９】これにより、プリント基板２８に実装され
たＬＳＩ装置100 の実装状態が確認される。As a result, the mounting state of the LSI device 100 mounted on the printed board 28 is confirmed.
【００１０】[0010]
【発明が解決しようとする課題】ところで、従来例によ
ればＬＳＩ装置100の実装状態は、プリント基板実装後
に、作業者による目視点検やその全体の機能試験をする
ことにより、当該ＬＳＩ装置100 の外部ピン28Ｂとプリ
ント基板２８とのオープン状態やそれらのショート状態
等が確認される。By the way, according to the conventional example, the mounting state of the LSI device 100 can be checked by a worker after the printed circuit board is mounted by visual inspection or a functional test of the entire LSI device 100. The open state of the external pin 28B and the printed circuit board 28, their short-circuit state, etc. are confirmed.
【００１１】このため、ＬＳＩ装置100 の高集積化及び
高密度化に伴い益々外部ピン28Ｂが，例えば、数百ピン
以上とファインピッチ化をすると、次のような問題を生
ずる。Therefore, if the external pins 28B are made finer with, for example, several hundreds of pins or more as the LSI device 100 is highly integrated and has a higher density, the following problems occur.
【００１２】 当該ＬＳＩ装置100 の実装状態試験が
その外部ピン28Ｂとプリント基板２８とのオープン状態
やそれらのショート状態等の確認をするためのものにも
係わらず、プリント基板全体を試験する試験データＤ１
が必要となる。このことで、試験データＤ１の作成アル
ゴリズムが益々複雑化する。Test data for testing the entire printed circuit board regardless of whether the mounting state test of the LSI device 100 is for confirming the open state of the external pin 28B and the printed circuit board 28 or the short-circuited state thereof. D1
Is required. This makes the algorithm for creating the test data D1 more and more complicated.
【００１３】 また、プリント基板全体の機能試験を
せざる得ないことから当該ＬＳＩ装置100 の実装状態の
確認に係る試験時間の長期化が余儀無くされる。 さらに、オープン・ショート試験（以下断線試験・
短絡試験ともいう）内容が試験結果データＤ２と期待値
データ等とを比較判定することから複雑になり、当該Ｌ
ＳＩ装置の故障箇所の特定が困難となる。例えば、図９
（ｂ）に示すような外見上は外部ピン28Ｂとプリント基
板（以下回路基板ともいう）２８とが接合されている部
分であっても、半田付け不良等を原因とする接合不良４
が発生している故障や異物混入を原因とする隣接端子間
の半田短絡故障については、その判定結果データＤOUT
から推定できない。このことで、故障究明に多くの時間
を要することとなる。Further, since the functional test of the entire printed circuit board is unavoidable, the test time for confirming the mounting state of the LSI device 100 is inevitably prolonged. In addition, open / short test (hereinafter referred to as disconnection test /
The content is also referred to as a short circuit test), and the test result data D2 and expected value data are compared and determined to be complicated.
It becomes difficult to identify the failure location of the SI device. For example, in FIG.
Even if the external pin 28B and the printed circuit board (hereinafter, also referred to as a circuit board) 28 are externally joined as shown in FIG. 6B, a joint failure 4 caused by a soldering failure or the like 4
For the solder short-circuit failure between adjacent terminals due to the failure that occurs or the contamination of foreign matter, the judgment result data DOUT
Cannot be estimated from As a result, it takes a lot of time to investigate the failure.
【００１４】これにより、当該実装試験の高速処理の妨
げとなったり、その信頼性の低下を招くという問題があ
る。本発明は、かかる従来例の問題点に鑑みて創作され
たものであり、作業者による目視点検や回路基板の全体
の機能試験に依存することなく、被検査対象側に工夫を
し、その短絡試験や開放試験を容易に行うこと、及び、
短時間に実装試験を行うことが可能となる半導体集積回
路装置及びその実装検査装置の提供を目的とする。As a result, there is a problem that the high-speed processing of the mounting test is hindered and the reliability thereof is deteriorated. The present invention was created in view of the problems of the conventional example, and devised on the side to be inspected without depending on the visual inspection by the operator or the functional test of the entire circuit board, and its short circuit Easy testing and open tests, and
An object of the present invention is to provide a semiconductor integrated circuit device and a mounting inspection device for the semiconductor integrated circuit device, which can perform a mounting test in a short time.
【００１５】[0015]
【課題を解決するための手段】図１，２は、本発明に係
る半導体集積回路装置の原理図（その１，２）であり、
図３は、本発明に係る半導体集積回路装置の実装検査装
置及びその実装試験方法の原理図をそれぞれ示してい
る。1 and 2 are principle diagrams (Nos. 1 and 2) of a semiconductor integrated circuit device according to the present invention.
FIG. 3 shows a principle diagram of a mounting inspection apparatus for a semiconductor integrated circuit device and a mounting testing method thereof according to the present invention.
【００１６】本発明の第１の半導体集積回路装置は図１
に示すように、信号処理をする内部集積回路１１と、前
記内部集積回路１１に接続された複数の外部接続端子１
２とを具備し、少なくとも、外部接続端子１２に至る配
線間にスイッチング手段１３が設けられることを特徴と
する。The first semiconductor integrated circuit device of the present invention is shown in FIG.
, An internal integrated circuit 11 for signal processing and a plurality of external connection terminals 1 connected to the internal integrated circuit 11 are shown.
2 is provided, and the switching means 13 is provided at least between the wirings reaching the external connection terminal 12.
【００１７】なお、前記第１の半導体集積回路装置にお
いて、前記スイッチング手段１３がトランジスタ素子Ｆ
ETから成り、前記トランジスタＦETの制御端子Ｔｃが他
の外部接続端子１２とは別に設けられることを特徴とす
る。In the first semiconductor integrated circuit device, the switching means 13 is a transistor element F.
The control terminal Tc of the transistor FET is provided separately from the other external connection terminals 12.
【００１８】また、本発明の第２の半導体集積回路装置
は図２に示すように、前記スイッチング手段１３がヒュ
ーズ素子Ｆから成ることを特徴とする。さらに、前記第
１，２の半導体集積回路装置において、前記スイッチン
グ手段１３が隣接する二つの外部接続端子12Ａ，12Ｂ間
毎に設けられることを特徴とする。The second semiconductor integrated circuit device of the present invention is characterized in that the switching means 13 comprises a fuse element F, as shown in FIG. Further, in the first and second semiconductor integrated circuit devices, the switching means 13 is provided between every two adjacent external connection terminals 12A and 12B.
【００１９】また、本発明に係る半導体集積回路装置の
実装検査装置は、本発明の第１の半導体集積回路装置１
00を試験する装置であって、図３に示すように該半導体
集積回路装置１00が取りつけられた回路基板１８に試験
信号ＶＴ及びトランジスタ制御信号ＳＴを供給する信号
供給手段１４と、前記試験信号ＶＴの供給結果を判定す
る判定手段１５と、前記信号供給手段１４及び判定手段
１５の入出力を制御する制御手段１６とを具備し、前記
トランジスタ制御信号ＳＴに基づいて半導体集積回路装
置１00の実装試験をすること特徴とする。The mounting inspection apparatus for a semiconductor integrated circuit device according to the present invention is the first semiconductor integrated circuit device 1 according to the present invention.
A device for testing 00, and a signal supply means 14 for supplying a test signal VT and a transistor control signal ST to a circuit board 18 on which the semiconductor integrated circuit device 100 is mounted, as shown in FIG. 3, and the test signal VT. And a control means 16 for controlling input / output of the signal supply means 14 and the determination means 15, and a mounting test of the semiconductor integrated circuit device 100 based on the transistor control signal ST. It is characterized by doing.
【００２０】なお、前記半導体集積回路装置の実装検査
装置において、図３に示すように過電流供給手段１７が
設けられ、前記第２の半導体集積回路装置１00の実装試
験の後に、前記ヒューズ素子Ｆを溶断することを特徴と
する。In the mounting inspection device for the semiconductor integrated circuit device, an overcurrent supply means 17 is provided as shown in FIG. 3, and the fuse element F is provided after the mounting test of the second semiconductor integrated circuit device 100. It is characterized by fusing.
【００２１】また、本発明に係る半導体集積回路装置の
実装検査方法は、予め、半導体集積回路装置100 に実装
検査を補助するスイッチング手段１３を形成し、前記ス
イッチング手段１３に基づいて半導体集積回路装置１00
の実装試験をすること特徴とし、上記目的を達成する。Further, in the mounting inspection method for a semiconductor integrated circuit device according to the present invention, switching means 13 for assisting the mounting inspection is formed in the semiconductor integrated circuit device 100 in advance, and the semiconductor integrated circuit device is based on the switching means 13. 100
Achieve the above-mentioned objectives by performing the mounting test of.
【００２２】[0022]
【作用】本発明の第１の半導体集積回路装置によれば、
内部集積回路１１，複数の外部接続端子１２が具備さ
れ、該外部接続端子１２に至る配線間にスイッチング手
段１３が設けられ、例えば、該スイッチング手段１３が
隣接する二つの外部接続端子12Ａ，12Ｂ間毎に設けられ
る。According to the first semiconductor integrated circuit device of the present invention,
An internal integrated circuit 11 and a plurality of external connection terminals 12 are provided, and switching means 13 is provided between wirings reaching the external connection terminals 12. For example, between the two external connection terminals 12A and 12B where the switching means 13 is adjacent. It is provided for each.
【００２３】このため、プリント基板実装試験をする場
合には、外部接続端子１２に至る配線間に設けられたス
イッチング手段１３を「ＯＮ」することで、該二端子間
がショート状態にされることから、実装検査装置→外部
接続端子１２→実装検査装置に至る閉ループを形成する
ことができる。For this reason, when a printed circuit board mounting test is performed, the switching means 13 provided between the wirings reaching the external connection terminals 12 is turned on so that the two terminals are short-circuited. From the mounting inspection device to the external connection terminal 12 to the mounting inspection device.
【００２４】すなわち、トランジスタ素子ＦETから成る
スイッチング手段１３に、他の外部接続端子１２とは別
に設けられたトランジスタＦETの制御端子Ｔｃからトラ
ンジスタ制御信号が供給されると、該トランジスタ素子
ＦETが「ＯＮ」し、その二端子間がショート状態とな
る。That is, when the transistor control signal is supplied to the switching means 13 formed of the transistor element FET from the control terminal Tc of the transistor FET provided separately from the other external connection terminal 12, the transistor element FET turns "ON". Then, the two terminals are short-circuited.
【００２５】なお、プリント基板実装試験を終了する場
合には、トランジスタ素子ＦETを「ＯFF」することで、
その二端子間がオープン状態となり、当該装置の通常動
作には支障が無くなる。When the printed circuit board mounting test is completed, the transistor element FET is turned "OFF",
The two terminals are in an open state, and the normal operation of the device is not hindered.
【００２６】これにより、該閉ループを利用して、短絡
試験・断線試験等の実装試験をすることが可能となり、
従来例に比べて、実装検査装置の負担を軽減することが
可能となる。With this, it becomes possible to perform a mounting test such as a short circuit test or a disconnection test by using the closed loop.
The load on the mounting inspection device can be reduced as compared with the conventional example.
【００２７】また、本発明の第２の半導体集積回路装置
によれば、図２に示すように、スイッチング手段１３が
ヒューズ素子Ｆから成り、第１の半導体集積回路装置と
同様に、ヒューズ素子Ｆが隣接する二つの外部接続端子
12Ａ，12Ｂ間毎に設けられる。Further, according to the second semiconductor integrated circuit device of the present invention, as shown in FIG. 2, the switching means 13 comprises the fuse element F, and like the first semiconductor integrated circuit device, the fuse element F is used. Two external connection terminals adjacent to each other
It is provided every 12A and 12B.
【００２８】このため、プリント基板実装試験をする場
合には、外部接続端子１２に至る配線間に設けられたヒ
ューズ素子Ｆが導通状態になっていることで、該二端子
間がショート状態にされることから、実装検査装置→外
部接続端子１２→実装検査装置に至る閉ループを形成す
ることができる。また、回路基板実装に至る間におい
て、静電気の侵入も阻止することが可能となる。Therefore, when the printed circuit board mounting test is performed, the fuse element F provided between the wirings reaching the external connection terminal 12 is in a conductive state, so that the two terminals are short-circuited. Therefore, it is possible to form a closed loop from the mounting inspection device to the external connection terminal 12 to the mounting inspection device. Further, it becomes possible to prevent static electricity from invading during mounting on the circuit board.
【００２９】なお、プリント基板実装試験を終了する場
合には、ヒューズ素子Ｆを溶断することで、その二端子
間がオープン状態となり、当該装置の通常動作には支障
が無くなる。When the printed circuit board mounting test is finished, the fuse element F is blown to open between the two terminals, and the normal operation of the device is not hindered.
【００３０】これにより、本発明の第１の半導体集積回
路装置と同様に該閉ループを利用して、短絡試験・断線
試験等の実装試験をすることが可能となり、従来例に比
べて、実装検査装置の負担を軽減することが可能とな
る。As a result, as in the first semiconductor integrated circuit device of the present invention, the closed loop can be used to perform a mounting test such as a short circuit test or a disconnection test. It is possible to reduce the load on the device.
【００３１】また、本発明に係る半導体集積回路装置の
実装検査装置によれば、図３に示すように、信号供給手
段１４，判定手段１５及び制御手段１６が具備され、ト
ランジスタ制御信号ＳＴに基づいて半導体集積回路装置
１00の短絡試験及び断線試験等の実装試験が行われる。Further, according to the mounting inspection apparatus for a semiconductor integrated circuit device of the present invention, as shown in FIG. 3, a signal supply means 14, a determination means 15 and a control means 16 are provided, and based on the transistor control signal ST. Then, a mounting test such as a short circuit test and a disconnection test of the semiconductor integrated circuit device 100 is performed.
【００３２】例えば、該半導体集積回路装置１00が取り
つけられた回路基板１８に試験信号ＶＴ及びトランジス
タ制御信号ＳＴが信号供給手段１４から供給されると、
試験信号ＶＴの供給結果が制御手段１６を介して判定手
段１５により判定される。For example, when the test signal VT and the transistor control signal ST are supplied from the signal supply means 14 to the circuit board 18 on which the semiconductor integrated circuit device 100 is mounted,
The result of supply of the test signal VT is judged by the judging means 15 via the control means 16.
【００３３】このため、半導体集積回路装置が高集積，
高密度化され、その外部接続端子１２が，例えば、数百
ピン以上とファインピッチ化をした場合であっても、そ
の外部接続端子２１に接続された外部ピンと回路基板１
８とのオープン状態やそれらのショート状態等を容易に
把握することが可能となる。Therefore, the semiconductor integrated circuit device is highly integrated,
Even if the external connection terminals 12 are highly densified and have a fine pitch of, for example, several hundreds of pins or more, the external pins connected to the external connection terminals 21 and the circuit board 1
It is possible to easily grasp the open state with 8 and their short state.
【００３４】さらに、断線試験・短絡試験内容が電流・
電圧の測定処理に軽減されることから、その簡略化が図
られ、当該半導体集積回路装置の故障箇所の特定も容易
となる。例えば、外見上は外部ピンと回路基板１８とが
接合されている部分であって、半田接合不良が発生して
いる故障や端子間の半田短絡故障について、電流・電圧
測定不良箇所から容易に特定することが可能となる。こ
のことで、従来例に比べて故障究明を素早く行うことが
可能となる。Furthermore, the content of the disconnection test / short circuit test is current
Since the measurement process of the voltage is reduced, the simplification can be achieved, and the failure location of the semiconductor integrated circuit device can be easily identified. For example, it is apparently a portion where the external pin and the circuit board 18 are joined, and a fault in which a solder joint defect has occurred or a solder short-circuit fault between terminals is easily identified from a defective current / voltage measurement portion. It becomes possible. As a result, it becomes possible to perform the failure investigation more quickly than in the conventional example.
【００３５】これにより、当該実装試験の高速が図ら
れ、当該実装検査装置の信頼性の向上を図ることが可能
となる。なお、本発明に係る半導体集積回路装置の実装
検査装置によれば、図３に示すように過電流供給手段１
７が設けられ、第２の半導体集積回路装置１00の実装試
験の後に、ヒューズ素子Ｆが溶断される。As a result, the mounting test can be performed at a high speed, and the reliability of the mounting inspection apparatus can be improved. According to the semiconductor integrated circuit device mounting inspection apparatus of the present invention, as shown in FIG.
7 is provided, and the fuse element F is blown after the mounting test of the second semiconductor integrated circuit device 100.
【００３６】例えば、半導体集積回路装置１00の短絡試
験及び断線試験等の実装試験の後に、過電流供給手段１
７から通常動作電圧の数倍の電圧が外部接続端子１２の
二端子間に印加されると、この過電流によりヒューズ素
子Ｆが溶断される。For example, after the mounting test such as the short circuit test and the disconnection test of the semiconductor integrated circuit device 100, the overcurrent supply means 1
When a voltage from 7 to several times the normal operating voltage is applied between the two terminals of the external connection terminal 12, the fuse element F is blown by this overcurrent.
【００３７】このため、その二端子間がオープン状態と
なり、当該装置の通常動作には支障が無くなる。また、
本発明に係る半導体集積回路装置の実装検査方法によれ
ば、予め、半導体集積回路装置100 にスイッチング手段
１３が形成され、該スイッチング手段１３に基づいて半
導体集積回路装置１00が実装試験される。Therefore, the two terminals are in an open state, and the normal operation of the device is not hindered. Also,
According to the semiconductor integrated circuit device mounting inspection method of the present invention, the switching means 13 is formed in advance in the semiconductor integrated circuit device 100, and the semiconductor integrated circuit device 100 is mounted and tested based on the switching means 13.
【００３８】このため、作業者による目視点検や回路基
板の全体の機能試験に依存することなく、当該半導体集
積回路装置１00の短絡試験や開放試験を容易に行うこと
が可能となる。また、従来例のようなプリント基板全体
を試験する試験データが不要となり、このことから試験
データの作成アルゴリズムの簡略化が図れる。Therefore, it is possible to easily perform the short circuit test and the open test of the semiconductor integrated circuit device 100 without depending on the visual inspection by the operator or the functional test of the entire circuit board. Further, the test data for testing the entire printed circuit board as in the conventional example is not required, which simplifies the test data creation algorithm.
【００３９】なお、従来例のようなプリント基板全体の
機能試験ではなく、当該半導体集積回路装置の二端子間
の回路試験の集合処理となる。これにより、当該半導体
集積回路装置の試験時間の短縮化を図ることが可能とな
る。このことで、当該実装試験の高速処理を図ることが
可能となる。It should be noted that instead of a functional test of the entire printed circuit board as in the conventional example, it is a collective process of a circuit test between two terminals of the semiconductor integrated circuit device. This makes it possible to reduce the test time of the semiconductor integrated circuit device. This enables high-speed processing of the mounting test.
【００４０】[0040]
【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図４〜８は、本発明の実施例に係る半
導体集積回路装置，その実装検査装置及びその実装検査
方法の説明図である。Embodiments of the present invention will now be described with reference to the drawings. 4 to 8 are explanatory views of a semiconductor integrated circuit device, a mounting inspection apparatus for the same, and a mounting inspection method for the same according to the embodiment of the present invention.
【００４１】（１）第１の実施例の説明 図４〜７は、本発明の第１の実施例に係る半導体集積回
路装置，その実装検査装置及びその実装検査方法の説明
図であり、図４は第１の半導体集積回路装置の構成図，
図５は各実施例に係る実装検査装置の構成図、図６，７
はその実装検査方法の補足説明図をそれぞれ示してい
る。(1) Description of First Embodiment FIGS. 4 to 7 are explanatory views of a semiconductor integrated circuit device, a mounting inspection device therefor and a mounting inspection method therefor according to the first embodiment of the present invention. 4 is a block diagram of the first semiconductor integrated circuit device,
FIG. 5 is a block diagram of a mounting inspection apparatus according to each embodiment, FIGS.
Shows respective supplementary explanatory views of the mounting inspection method.
【００４２】例えば、論理回路やその他信号処理回路が
組み込まれた第１の半導体集積回路装置（以下第１のＬ
ＳＩ装置という）101 は、内部集積回路１１，ボンディ
ングパッド（以下入出力用パッドという）Ｐ１〜Ｐ７
…，配線パターンＬ１〜Ｌ７…，制御用パッドＴＣ及び
試験補助用トランジスタＴn1，Ｔn2…から成る。For example, a first semiconductor integrated circuit device (hereinafter referred to as a first L) in which a logic circuit and other signal processing circuits are incorporated.
The SI device 101 is an internal integrated circuit 11 and bonding pads (hereinafter referred to as input / output pads) P1 to P7.
..., wiring patterns L1 to L7, a control pad TC, and test auxiliary transistors Tn1, Tn2.
【００４３】すなわち、内部集積回路１１は当該ＬＳＩ
装置101 に与えられた各種信号処理をする論理回路やそ
の他信号処理回路である。また、外部入出力用パッドＰ
１〜Ｐ７…は複数の外部接続端子１２の一実施例であ
り、各パッドＰ１〜Ｐ７…が内部集積回路１１の入力
部，出力部及び電源供給点に接続されている。なお、該
入出力用パッドＰ１〜Ｐ７…は当該ＬＳＩ装置101 のパ
ッケージの外部ピンに、ワイヤーボンディングやデープ
ボンディング等により接続される。That is, the internal integrated circuit 11 is the LSI
A logic circuit and other signal processing circuits for processing various signals provided to the device 101. Also, the external input / output pad P
1 to P7 ... Are examples of a plurality of external connection terminals 12, and each pad P1 to P7 ... Is connected to an input section, an output section and a power supply point of the internal integrated circuit 11. The input / output pads P1 to P7 ... Are connected to the external pins of the package of the LSI device 101 by wire bonding, deep bonding, or the like.
【００４４】配線パターンＬ１〜Ｌ７…は試験補助用ト
ランジスタＴn1，Ｔn2…を接続する金属配線であり、各
パッドＰ１〜Ｐ７…から隣接するパッド形成領域に延在
される。The wiring patterns L1 to L7 ... Are metal wirings for connecting the test assisting transistors Tn1, Tn2 ... And extend from the pads P1 to P7.
【００４５】試験補助用トランジスタＴn1，Ｔn2…はス
イッチング手段１３の一実施例であり、隣接するパッド
間を短絡するトランジスタ素子ＦETである。該トランジ
スタＴn1，Ｔn2…は、例えば、ｎ型電界効果トランジス
タから成り、そのトランジスタＴn1が配線パターンＬ２
とＬ５間に接続される。また、トランジスタＴn2は、配
線パターンＬ４とＬ７間に接続される。The test assisting transistors Tn1, Tn2 ... Are one embodiment of the switching means 13 and are transistor elements FET for short-circuiting adjacent pads. The transistors Tn1, Tn2 ... Are, for example, n-type field effect transistors, and the transistor Tn1 has a wiring pattern L2.
And L5. The transistor Tn2 is connected between the wiring patterns L4 and L7.
【００４６】制御用パッドＴＣは制御端子Ｔｃの一例で
あり、試験補助用トランジスタＴn1，Ｔn2…のゲートを
制御するゲート制御信号（トランジスタ制御信号）ＳＴ
を供給する電極である。なお、制御用パッドＴＣは入出
力用パッドＰ１〜Ｐ７…とは別に設けられ、それが全て
の試験補助用トランジスタＴn1，Ｔn2…のゲートに接続
（並列接続）されている。The control pad TC is an example of the control terminal Tc, and is a gate control signal (transistor control signal) ST for controlling the gates of the test auxiliary transistors Tn1, Tn2 ...
Is an electrode for supplying. The control pad TC is provided separately from the input / output pads P1 to P7 ... And is connected (parallel connection) to the gates of all the test auxiliary transistors Tn1, Tn2.
【００４７】このようにして、本発明の第１の実施例に
係るＬＳＩ装置によれば、図４に示すように、内部集積
回路１１，複数の入出力用パッドＰ１〜Ｐ７…が具備さ
れ、例えば、該パッドＰ２，Ｐ５，Ｐ４，Ｐ７に至る配
線パターンＬ２，Ｌ５間やＬ４，Ｌ７間に試験補助用ト
ランジスタＴn1，Ｔn2…が設けられる。In this way, according to the LSI device of the first embodiment of the present invention, as shown in FIG. 4, the internal integrated circuit 11 and the plurality of input / output pads P1 to P7 ... Are provided. For example, test assisting transistors Tn1, Tn2 ... Are provided between the wiring patterns L2 and L5 reaching the pads P2, P5, P4 and P7 and between L4 and L7.
【００４８】このため、プリント基板実装試験をする場
合には、試験補助用トランジスタＴn1，Ｔn2…を「Ｏ
Ｎ」することで、該二端子Ｐ２，Ｐ５やＰ４，Ｐ７間が
ショート状態にされることから、実装検査装置→パッド
Ｐ２→配線パターンＬ２→トランジスタＴn1→配線パタ
ーンＬ５→パッドＰ５→実装検査装置に至る閉ループや
実装検査装置→パッドＰ４→配線パターンＬ４→トラン
ジスタＴn2→配線パターンＬ７→パッドＰ７→実装検査
装置に至る閉ループ等を形成することができる。Therefore, when the printed circuit board mounting test is performed, the test auxiliary transistors Tn1, Tn2 ...
By performing "N", the two terminals P2, P5 and P4, P7 are short-circuited. Therefore, the mounting inspection device → pad P2 → wiring pattern L2 → transistor Tn1 → wiring pattern L5 → pad P5 → mounting inspection device. It is possible to form a closed loop leading to the mounting inspection device, the pad P4, the wiring pattern L4, the transistor Tn2, the wiring pattern L7, the pad P7, and the mounting inspection device.
【００４９】すなわち、試験補助用トランジスタＴn1，
Ｔn2…に他の入出力用パッドＰ１〜Ｐ７…とは別に設け
られた制御用パッドＴｃからゲート制御信号ＳＴ「Ｈ」
（ハイ）レベルが供給されると、該トランジスタＴn1，
Ｔn2…が一斉に「ＯＮ」し、その二端子間がショート状
態となる。That is, the test auxiliary transistor Tn1,
The gate control signal ST "H" from the control pad Tc provided separately from the other input / output pads P1 to P7 ...
When a (high) level is supplied, the transistor Tn1,
Tn2 ... Turns on all at once, and the two terminals are short-circuited.
【００５０】なお、プリント基板実装試験を終了する場
合には、該トランジスタＴn1，Ｔn2…を「ＯFF」するこ
とで、その各端子間がオープン状態となり、当該装置の
通常動作には支障が無くなる。When the printed circuit board mounting test is completed, the transistors Tn1, Tn2 ... Are turned "OFF" so that their terminals are opened, and the normal operation of the device is not disturbed.
【００５１】これにより、該閉ループを利用して、プリ
ント基板と当該ＬＳＩ装置101 の外部ピンとの実装状態
を検査する短絡試験や断線試験等をすることが可能とな
り、従来例に比べて、実装検査装置の負担を軽減するこ
とが可能となる。This makes it possible to perform a short circuit test, a disconnection test, or the like for inspecting the mounting state of the printed circuit board and the external pins of the LSI device 101 by using the closed loop, compared to the conventional example. It is possible to reduce the load on the device.
【００５２】図５は、本発明の各実施例に係るＬＳＩ装
置の実装検査装置の構成図を示している。例えば、第１
のＬＳＩ装置101 の実装状態を検査する実装検査装置20
0 は、電圧印加回路２４，試験判定回路２５，ＣＰＵ２
６及び過電流供給回路２７から成る。FIG. 5 is a block diagram of a mounting inspection apparatus for an LSI device according to each embodiment of the present invention. For example, the first
Mounting inspection device 20 for inspecting the mounting state of the LSI device 101
0 is the voltage application circuit 24, the test determination circuit 25, the CPU 2
6 and an overcurrent supply circuit 27.
【００５３】すなわち、電圧印加回路２４は信号供給手
段１４の一実施例であり、ＬＳＩ装置１01が取りつけら
れた回路基板１８の一例となるプリント基板２８に試験
信号ＶＴの一例となる回路試験電圧を印加したり、トラ
ンジスタ制御信号ＳＴの一例となるゲート制御信号を供
給するものである。That is, the voltage application circuit 24 is an embodiment of the signal supply means 14, and the circuit test voltage as an example of the test signal VT is applied to the printed circuit board 28 as an example of the circuit board 18 on which the LSI device 101 is mounted. The gate control signal is applied or a gate control signal which is an example of the transistor control signal ST is supplied.
【００５４】試験判定回路２５は判定手段１５の一実施
例であり、回路試験電圧ＶＴの供給結果を判定するもの
である。例えば、電流・電圧の測定処理に基づいてその
オープン状態，ショート状態を判定する。The test judgment circuit 25 is an embodiment of the judgment means 15 and judges the supply result of the circuit test voltage VT. For example, the open / short state is determined based on the current / voltage measurement process.
【００５５】ＣＰＵ２６は制御手段１６の一実施例であ
り、電圧印加回路２４及び試験判定回路２５の入出力を
制御するものである。過電流供給回路２７は過電流供給
手段１７の一実施例であり、被検査対象の二端子間に通
常使用電圧よりも高い電圧を印加し、過電流を供給する
ものである。なお、過電流供給回路２７は第２の実施例
に係るＬＳＩ装置１02の実装試験の後で、ヒューズ素子
Ｆを溶断する際に使用する。The CPU 26 is an embodiment of the control means 16 and controls the input / output of the voltage applying circuit 24 and the test judging circuit 25. The overcurrent supply circuit 27 is an embodiment of the overcurrent supply means 17, and supplies an overcurrent by applying a voltage higher than the normally used voltage between the two terminals to be inspected. The overcurrent supply circuit 27 is used when the fuse element F is blown after the mounting test of the LSI device 102 according to the second embodiment.
【００５６】これにより、トランジスタ制御信号ＳＴに
基づいて第１のＬＳＩ装置１01の実装試験を行う。この
ようにして、本発明の各実施例に係るＬＳＩ装置の実装
検査装置によれば、図５に示すように、電圧印加回路２
４，試験判定回路２５及びＣＰＵ２６が具備され、ゲー
ト制御信号ＳＴに基づいてＬＳＩ装置１01の短絡試験及
び断線試験等の実装試験が行われる。As a result, the mounting test of the first LSI device 101 is performed based on the transistor control signal ST. Thus, according to the LSI device mounting inspection apparatus of each embodiment of the present invention, as shown in FIG.
4. A test determination circuit 25 and a CPU 26 are provided, and a mounting test such as a short circuit test and a disconnection test of the LSI device 101 is performed based on the gate control signal ST.
【００５７】例えば、該ＬＳＩ装置１01が取りつけられ
たプリント基板２８に回路試験電圧ＶＴ及びゲート制御
信号ＳＴが電圧印加回路２４から該基板２８の外部測定
端子28Ａに供給されると、回路試験電圧ＶＴの供給結果
がＣＰＵ２６を介して試験判定回路２５により判定され
る。For example, when the circuit test voltage VT and the gate control signal ST are supplied from the voltage application circuit 24 to the external measurement terminal 28A of the substrate 28 on the printed circuit board 28 on which the LSI device 101 is mounted, the circuit test voltage VT The test result is determined by the test determination circuit 25 via the CPU 26.
【００５８】このため、第１のＬＳＩ装置101 が高集
積，高密度化され、その入出力用パッドＰ１〜Ｐ７に接
続された外部ピンが，例えば、数百ピン以上とファイン
ピッチ化をした場合であっても、その外部ピンとプリン
ト基板２８とのオープン状態やそれらのショート状態等
を容易に把握することが可能となる。Therefore, when the first LSI device 101 is highly integrated and has a high density, and the external pins connected to the input / output pads P1 to P7 have a fine pitch of, for example, several hundreds or more pins. Even in this case, it is possible to easily grasp the open state of the external pin and the printed circuit board 28, the short-circuited state thereof, and the like.
【００５９】さらに、断線試験・短絡試験内容が電流・
電圧の測定処理に軽減されることから、その簡略化が図
られ、当該ＬＳＩ装置101 の故障箇所の特定も容易とな
る。例えば、外見上は外部ピンとプリント基板２８とが
接合されている部分であって、半田付け不良等を原因と
する接合不良が発生している故障や異物混入を原因とす
る隣接端子間の半田短絡故障についても、電流・電圧測
定不良箇所から容易に特定することが可能となる。この
ことで、従来例に比べて故障究明を素早く行うことが可
能となる。Furthermore, the contents of the disconnection test / short circuit test are current
Since the measurement process of the voltage is reduced, the simplification can be achieved, and the failure location of the LSI device 101 can be easily identified. For example, it is apparently a portion where the external pin and the printed circuit board 28 are joined to each other, and there is a fault in which a joint failure occurs due to a soldering failure or the like, or a solder short circuit between adjacent terminals due to foreign matter contamination. It is possible to easily identify a failure from the location where the current / voltage measurement is defective. As a result, it becomes possible to perform the failure investigation more quickly than in the conventional example.
【００６０】これにより、当該実装試験の高速が図ら
れ、当該試験装置の信頼性の向上を図ることが可能とな
る。次に、本発明の実施例に係る実装検査方法につい
て、当該実装検査装置の動作を補足しながら説明をす
る。As a result, the mounting test can be performed at a high speed, and the reliability of the test apparatus can be improved. Next, a mounting inspection method according to the embodiment of the present invention will be described while supplementing the operation of the mounting inspection apparatus.
【００６１】図６，７は、本発明の各実施例に係るＬＳ
Ｉ装置の実装検査方法の補足説明図であり、図６はその
試験時の内部状態図であり、図７はその試験終了時の内
部状態図をそれぞれ示している。6 and 7 show the LS according to each embodiment of the present invention.
FIG. 7 is a supplementary explanatory diagram of the mounting inspection method for the I device, FIG. 6 is an internal state diagram at the time of the test, and FIG. 7 is an internal state diagram at the end of the test.
【００６２】例えば、第１のＬＳＩ装置101 の実装状態
を検査する場合、予め、第１のＬＳＩ装置101 に実装検
査を補助する試験補助用トランジスタＴn1，Ｔn2…の形
成処理をする。この際に、試験補助用トランジスタＴn
1，Ｔn2…は、内部集積回路１１を形成するトランジス
タと同様に、同一のマスクを介して、予め、シリコン基
板内に形成して置くものとする。また、そのゲート電極
は共通接続して制御用パッドＴＣに配線パターンＬ１〜
Ｌ７…を介して多層配線方法により接続する。For example, in the case of inspecting the mounting state of the first LSI device 101, the process of forming the test assisting transistors Tn1, Tn2 ... For assisting the mounting inspection of the first LSI device 101 is performed in advance. At this time, the test auxiliary transistor Tn
1 and Tn2 ... Like the transistors forming the internal integrated circuit 11, they are formed and placed in advance in the silicon substrate through the same mask. In addition, the gate electrodes are commonly connected to the control pad TC and the wiring patterns L1 to
Connection is made by a multilayer wiring method via L7 ....
【００６３】次に、試験補助用トランジスタＴn1，Ｔn2
…に基づいて第１のＬＳＩ装置１01の実装試験をする。
この際に、まず、当該実装検査装置200 の測定端子をプ
リント基板28の外部測定端子（テストポイント）28Ａに
接続する（図５参照）。Next, the test auxiliary transistors Tn1 and Tn2
The mounting test of the first LSI device 101 is carried out based on.
At this time, first, the measurement terminal of the mounting inspection device 200 is connected to the external measurement terminal (test point) 28A of the printed board 28 (see FIG. 5).
【００６４】例えば、プリント基板実装試験をする場合
には、該ＬＳＩ装置１01が取りつけられたプリント基板
２８に回路試験電圧ＶＴ及びゲート制御信号ＳＴが電圧
印加回路２４から該基板２８の外部測定端子28Ａに供給
される。これにより、試験補助用トランジスタＴn1，Ｔ
n2…が「ＯＮ」することで、図６に示すように該二端子
Ｐ２，Ｐ５やＰ４，Ｐ７間が導通状態にされる。For example, when performing a printed circuit board mounting test, the circuit test voltage VT and the gate control signal ST are applied from the voltage application circuit 24 to the external measurement terminal 28A of the printed circuit board 28 on which the LSI device 101 is mounted. Is supplied to. As a result, the test auxiliary transistors Tn1 and Tn
When n2 ... Turns on, the two terminals P2, P5 and P4, P7 are brought into conduction as shown in FIG.
【００６５】また、実装検査装置→パッドＰ２→配線パ
ターンＬ２→トランジスタＴn1→配線パターンＬ５→パ
ッドＰ５→実装検査装置に至る閉ループや実装検査装置
→パッドＰ４→配線パターンＬ４→トランジスタＴn2→
配線パターンＬ７→パッドＰ７→実装検査装置に至る閉
ループ等が形成される。Further, the mounting inspection device → pad P2 → wiring pattern L2 → transistor Tn1 → wiring pattern L5 → pad P5 → closed loop leading to the mounting inspection device → pad P4 → wiring pattern L4 → transistor Tn2 →
A closed loop or the like is formed from the wiring pattern L7 to the pad P7 to the mounting inspection device.
【００６６】ここで、試験補助用トランジスタＴn1，Ｔ
n2…を「ＯＮ」したのにも係わらず前述のような閉ルー
プが形成されない場合には、試験判定回路２５を介して
ＣＰＵ２６によりプリント基板実装不良と判断される。
なお、当該実装不良は実装検査装置→パッドＰ２→配線
パターンＬ２→トランジスタＴn1→配線パターンＬ５→
パッドＰ５→実装検査装置に至る閉ループ間に、半田付
け不良等の断線部分が生じている場合である。Here, the test assisting transistors Tn1 and Tn
When the closed loop as described above is not formed even though n2 ... Is turned on, the CPU 26 determines through the test determination circuit 25 that the printed circuit board is not properly mounted.
Incidentally, the mounting defect is the mounting inspection device → pad P2 → wiring pattern L2 → transistor Tn1 → wiring pattern L5 →
This is the case where a disconnection such as defective soldering occurs between the closed loop from the pad P5 to the mounting inspection device.
【００６７】また、プリント基板実装試験を終了する場
合には、図７に示したように試験補助用トランジスタＴ
n1，Ｔn2…を「ＯFF」することにより断状態とする。な
お、それを「ＯFF」したのにも係わらず前述のような閉
ループが解除されない場合には、試験判定回路２５を介
してＣＰＵ２６によりプリント基板実装不良と判断され
る。When the printed circuit board mounting test is finished, as shown in FIG.
The n1, Tn2 ... Are turned off by turning "OFF". If the closed loop as described above is not released despite the fact that it is turned "OFF", the CPU 26 determines through the test determination circuit 25 that the printed circuit board is defectively mounted.
【００６８】なお、当該実装不良は実装検査装置→パッ
ドＰ２→配線パターンＬ２→トランジスタＴn1→配線パ
ターンＬ５→パッドＰ５→実装検査装置に至る閉ループ
間や他の閉ループと間に、半田付け過剰接合部等の短絡
部分が生じている場合である。It should be noted that the mounting defect is caused by a soldering excessive joint portion between the closed inspection device, the pad P2, the wiring pattern L2, the transistor Tn1, the wiring pattern L5, the pad P5, and the closed inspection device. This is the case where a short-circuited part, such as, has occurred.
【００６９】これにより、該閉ループを利用して、プリ
ント基板と当該ＬＳＩ装置101 の外部ピンとの実装状態
が検査される。このようにして、本発明の第１の実施例
に係るＬＳＩ装置の実装検査方法によれば、予め、第１
のＬＳＩ装置101 に試験補助用トランジスタＴn1，Ｔn2
…が形成され、該トランジスタＴn1，Ｔn2に基づいて第
１のＬＳＩ装置１01が実装試験される。As a result, the mounting state of the printed circuit board and the external pins of the LSI device 101 is inspected using the closed loop. In this way, according to the LSI device mounting inspection method of the first embodiment of the present invention, the first
In the LSI device 101 of this, test auxiliary transistors Tn1 and Tn2
Are formed, and the first LSI device 101 is mounted and tested based on the transistors Tn1 and Tn2.
【００７０】このため、作業者による目視点検や回路基
板の全体の機能試験に依存することなく、当該ＬＳＩ装
置１01の短絡試験や開放試験を容易に行うことが可能と
なる。また、従来例のようなプリント基板全体を試験す
る試験データが不要となり、このことから試験データの
作成アルゴリズムの簡略化が図れる。Therefore, the short circuit test and the open test of the LSI device 101 can be easily performed without depending on the visual inspection by the operator and the functional test of the entire circuit board. Further, the test data for testing the entire printed circuit board as in the conventional example is not required, which simplifies the test data creation algorithm.
【００７１】なお、従来例のようなプリント基板全体の
機能試験ではなく、当該ＬＳＩ装置101 の二端子間の回
路試験の集合処理となる。これにより、当該ＬＳＩ装置
101 の試験時間の短縮化を図ること、及び、故障箇所の
早期特定をすることが可能となる。このことで、当該実
装試験の高速処理を図ることが可能となる。It should be noted that this is not a functional test of the entire printed circuit board as in the conventional example, but a collective process of a circuit test between two terminals of the LSI device 101. Thereby, the LSI device
It is possible to shorten the test time of 101 and to identify the failure point early. This enables high-speed processing of the mounting test.
【００７２】（２）第２の実施例の説明 図８は、本発明の第２の実施例に係るＬＳＩ装置の構成
図である。図８において、第１の実施例と異なるのは第
２の実施例では、試験補助用トランジスタＴn1，Ｔn2…
に変えて試験補助用ヒューズＦ１，Ｆ２…が設けられ、
制御用パッドＴＣが省略されるものである。(2) Description of Second Embodiment FIG. 8 is a block diagram of an LSI device according to a second embodiment of the present invention. In FIG. 8, the second embodiment differs from the first embodiment in that the test assisting transistors Tn1, Tn2 ...
In place of test auxiliary fuses F1, F2 ...
The control pad TC is omitted.
【００７３】すなわち、試験補助用ヒューズＦ１，Ｆ２
…は複数のスイッチング手段１３の他の実施例であり、
実装試験を補助するヒューズ素子である。例えば、試験
補助用ヒューズＦはポリシリコン素子から成り、実装検
査装置内の過電流供給回路２７により容易に溶断可能と
なる抵抗値に形成される。また、該抵抗値は、内部集積
回路１１の入力部や出力部のインピーダンスと調整をす
るものとする。That is, the test auxiliary fuses F1 and F2
... is another embodiment of the plurality of switching means 13,
It is a fuse element that assists the mounting test. For example, the test auxiliary fuse F is made of a polysilicon element and is formed to have a resistance value that can be easily blown by the overcurrent supply circuit 27 in the mounting inspection apparatus. Further, the resistance value is adjusted with the impedance of the input section and the output section of the internal integrated circuit 11.
【００７４】その他の構成機能については、第１の実施
例と同様であるため説明を省略する。このようにして本
発明の第２の実施例に係るＬＳＩ装置によれば、図８に
示すような試験補助用ヒューズＦ１，Ｆ２…が，例え
ば、第１の実施例と同様に、入出力用パッドＰ２，Ｐ
５，Ｐ４，Ｐ７に至る配線パターンＬ２，Ｌ５間やＬ
４，Ｌ７間に接続される。Since the other constituent functions are the same as those in the first embodiment, the description thereof will be omitted. As described above, according to the LSI device of the second embodiment of the present invention, the test auxiliary fuses F1, F2, ... As shown in FIG. Pads P2, P
5, P4, P7 between wiring patterns L2, L5 and L
It is connected between 4 and L7.
【００７５】このため、プリント基板実装試験をする場
合には、試験補助用ヒューズＦ１，Ｆ２…を切断せずに
導通状態を維持することで、該二端子Ｐ２，Ｐ５やＰ
４，Ｐ７間がショート状態にされることから、実装検査
装置→パッドＰ２→配線パターンＬ２→ヒューズＦ１→
配線パターンＬ５→パッドＰ５→実装検査装置に至る閉
ループや実装検査装置→パッドＰ４→配線パターンＬ４
→ヒューズＦ２→配線パターンＬ７→パッドＰ７→実装
検査装置に至る閉ループ等を形成することができる。ま
た、プリント基板実装に至る間において、静電気の侵入
も阻止することが可能となる。Therefore, when a printed circuit board mounting test is carried out, the test auxiliary fuses F1, F2, ...
Since a short circuit occurs between 4 and P7, mounting inspection device → pad P2 → wiring pattern L2 → fuse F1 →
Wiring pattern L5 → pad P5 → closed loop leading to mounting inspection device or mounting inspection device → pad P4 → wiring pattern L4
→ Fuse F2 → wiring pattern L7 → pad P7 → closed loop reaching the mounting inspection device can be formed. Further, it becomes possible to prevent static electricity from entering during mounting on the printed circuit board.
【００７６】なお、プリント基板実装試験を終了する場
合には、該ヒューズＦ１，Ｆ２…を溶断することで、そ
の各端子間がオープン状態となり、当該装置の通常動作
には支障が無くなる。例えば、第２のＬＳＩ装置１02の
短絡試験及び断線試験等の実装試験の後に、過電流供給
回路２７から通常動作電圧の数倍の電圧が入出力用パッ
ドＰ１〜Ｐ７の二端子間に印加され、この過電流により
ヒューズ素子Ｆ１，Ｆ２…が溶断される。When the printed circuit board mounting test is finished, the fuses F1, F2, ... Are blown to open the terminals, and the normal operation of the device is not hindered. For example, after a mounting test such as a short circuit test and a disconnection test of the second LSI device 102, a voltage that is several times the normal operating voltage is applied between the two terminals of the input / output pads P1 to P7 from the overcurrent supply circuit 27. The fuse elements F1, F2 ... Are blown by this overcurrent.
【００７７】これにより、本発明の第１の実施例のＬＳ
Ｉ装置と同様に該閉ループを利用して、短絡試験・断線
試験等の実装試験をすることが可能となり、従来例に比
べて、実装検査装置の負担を軽減することが可能とな
る。As a result, the LS of the first embodiment of the present invention is
It is possible to perform a mounting test such as a short circuit test and a disconnection test using the closed loop as in the case of the I device, and it is possible to reduce the load on the mounting inspection device as compared with the conventional example.
【００７８】[0078]
【発明の効果】以上説明したように、本発明の半導体集
積回路装置によれば、内部集積回路，複数の外部接続端
子が具備され、該接続端子に至る配線間にトランジスタ
素子やヒューズ素子から成るスイッチング手段が設けら
れている。As described above, according to the semiconductor integrated circuit device of the present invention, an internal integrated circuit and a plurality of external connection terminals are provided, and a transistor element or a fuse element is provided between wirings reaching the connection terminals. Switching means are provided.
【００７９】このため、スイッチング手段を「ＯＮ」す
ることにより、該配線二端子間のショート状態を応用し
て、実装検査装置→外部接続端子→実装検査装置に至る
閉ループによりプリント基板実装試験をすることが可能
となる。Therefore, by turning on the switching means, the short circuit between the two terminals of the wiring is applied, and the printed circuit board mounting test is conducted in a closed loop from the mounting inspection device to the external connection terminal to the mounting inspection device. It becomes possible.
【００８０】なお、プリント基板実装試験を終了する場
合には、スイッチング手段を「ＯFF」することで、その
二端子間がオープン状態となり、当該装置の通常動作に
は支障が無くなる。このことで、従来例に比べて、実装
検査装置の負担を軽減することが可能となる。When the printed circuit board mounting test is finished, the switching means is turned "OFF" so that the two terminals are in an open state, and the normal operation of the device is not disturbed. This makes it possible to reduce the load on the mounting inspection device as compared with the conventional example.
【００８１】また、本発明の半導体集積回路装置の実装
検査装置によれば、信号供給手段，判定手段及び制御手
段が具備され、該半導体集積回路装置に設けたスイッチ
ング手段を制御することで、半導体集積回路装置の短絡
試験及び断線試験等の実装試験が行われる。Further, according to the mounting inspection apparatus for a semiconductor integrated circuit device of the present invention, the semiconductor device is provided with the signal supply means, the determination means and the control means, and the switching means provided in the semiconductor integrated circuit device is controlled so that the semiconductor A mounting test such as a short circuit test and a disconnection test of the integrated circuit device is performed.
【００８２】このため、半導体集積回路装置が高集積，
高密度化され、その外部接続端子がファインピッチ化を
した場合であっても、その外部接続端子と回路基板との
オープン状態やそれらのショート状態等を容易に確認す
ることが可能となる。Therefore, the semiconductor integrated circuit device is highly integrated,
Even when the density is increased and the external connection terminals have a fine pitch, it is possible to easily confirm the open state of the external connection terminals and the circuit board, their short-circuited state, or the like.
【００８３】さらに、断線試験・短絡試験内容が電流・
電圧の測定処理に軽減されることから、その簡略化が図
られ、当該半導体集積回路装置の故障箇所の特定が容易
となる。このことで、従来例に比べて故障究明を素早く
行うことが可能となる。Furthermore, the contents of the disconnection test / short circuit test are current
Since the measurement process of the voltage is reduced, the simplification can be achieved and the failure location of the semiconductor integrated circuit device can be easily identified. As a result, it becomes possible to perform the failure investigation more quickly than in the conventional example.
【００８４】また、本発明に係る半導体集積回路装置の
実装検査方法によれば、予め、半導体集積回路装置に形
成されたスイッチング手段に基づいて半導体集積回路装
置が実装試験される。According to the semiconductor integrated circuit device mounting inspection method of the present invention, the semiconductor integrated circuit device is mounted and tested based on the switching means formed in the semiconductor integrated circuit device in advance.
【００８５】このため、作業者による目視点検や回路基
板の全体の機能試験に依存することなく、当該半導体集
積回路装置の短絡試験や開放試験を容易に行うことが可
能となる。また、従来例のようなプリント基板全体を試
験する試験データが不要となる。Therefore, it is possible to easily perform the short circuit test and the open test of the semiconductor integrated circuit device without depending on the visual inspection by the operator and the functional test of the entire circuit board. Further, the test data for testing the entire printed circuit board as in the conventional example is unnecessary.
【００８６】これにより、当該半導体集積回路装置の試
験時間の短縮化を図ることが可能となる。また、当該実
装試験の信頼性の向上を図ること、及び、その高速処理
を図ることが可能となる。As a result, the test time of the semiconductor integrated circuit device can be shortened. In addition, it is possible to improve the reliability of the mounting test and to perform the high-speed processing.
【図１】本発明に係る半導体集積回路装置の原理図（そ
の１）である。FIG. 1 is a principle diagram (1) of a semiconductor integrated circuit device according to the present invention.
【図２】本発明に係る半導体集積回路装置の原理図（そ
の２）である。FIG. 2 is a principle diagram (No. 2) of the semiconductor integrated circuit device according to the present invention.
【図３】本発明に係る半導体集積回路装置の実装検査装
置及びその実装検査方法の原理図である。FIG. 3 is a principle diagram of a mounting inspection apparatus and a mounting inspection method for a semiconductor integrated circuit device according to the present invention.
【図４】本発明の第１の実施例に係るＬＳＩ装置の構成
図である。FIG. 4 is a configuration diagram of an LSI device according to a first embodiment of the present invention.
【図５】本発明の各実施例に係るＬＳＩ装置の実装検査
装置の構成図である。FIG. 5 is a configuration diagram of a mounting inspection device for an LSI device according to each embodiment of the present invention.
【図６】本発明の各実施例に係るＬＳＩ装置（試験時）
の内部状態図である。FIG. 6 is an LSI device according to each embodiment of the present invention (during a test).
It is an internal state diagram of.
【図７】本発明の各実施例に係るＬＳＩ装置（試験終了
時）の内部状態図である。FIG. 7 is an internal state diagram of an LSI device (at the end of a test) according to each embodiment of the present invention.
【図８】本発明の第２の実施例に係るＬＳＩ装置の構成
図である。FIG. 8 is a configuration diagram of an LSI device according to a second embodiment of the present invention.
【図９】従来例に係るＬＳＩ装置の実装検査方法の説明
図である。FIG. 9 is an explanatory diagram of a mounting inspection method for an LSI device according to a conventional example.
１１…内部集積回路、 １２，12Ａ，12Ｂ…外部接続端子、 １３…スイッチング手段、 １４…信号供給手段、 １５…判定手段、 １６…制御手段、 １７…過電流供給手段、 200 …実装検査装置、 100 …半導体集積回路装置、 ＴＣ…制御端子、 ＦET…トランジスタ素子、 Ｆ…ヒューズ素子、 ＳＴ…トランジスタ制御信号、 ＶＴ…試験信号。 DESCRIPTION OF SYMBOLS 11 ... Internal integrated circuit, 12, 12A, 12B ... External connection terminal, 13 ... Switching means, 14 ... Signal supply means, 15 ... Judgment means, 16 ... Control means, 17 ... Overcurrent supply means, 200 ... Mounting inspection device, 100 ... Semiconductor integrated circuit device, TC ... Control terminal, FET ... Transistor element, F ... Fuse element, ST ... Transistor control signal, VT ... Test signal.
Claims (7)
と、前記内部集積回路（１１）に接続された複数の外部
接続端子（１２）とを具備し、少なくとも、外部接続端
子（１２）に至る配線間にスイッチング手段（１３）が
設けられることを特徴とする半導体集積回路装置。1. An internal integrated circuit (11) for signal processing
And a plurality of external connection terminals (12) connected to the internal integrated circuit (11), and a switching means (13) is provided at least between wirings reaching the external connection terminals (12). Semiconductor integrated circuit device.
いて、前記スイッチング手段（１３）がトランジスタ素
子（ＦET）から成り、前記トランジスタ（ＦET）の制御
端子（Ｔｃ）が他の外部接続端子（１２）とは別に設け
られることを特徴とする半導体集積回路装置。2. The semiconductor integrated circuit device according to claim 1, wherein the switching means (13) comprises a transistor element (FET), and a control terminal (Tc) of the transistor (FET) is another external connection terminal (12). ) Is provided separately from the semiconductor integrated circuit device.
いて、前記スイッチング手段（１３）がヒューズ素子
（Ｆ）から成ることを特徴とする半導体集積回路装置。3. The semiconductor integrated circuit device according to claim 1, wherein the switching means (13) comprises a fuse element (F).
いて、前記スイッチング手段（１３）が隣接する二つの
外部接続端子（12Ａ，12Ｂ）間毎に設けられることを特
徴とする半導体集積回路装置。4. The semiconductor integrated circuit device according to claim 1, wherein the switching means (13) is provided between every two adjacent external connection terminals (12A, 12B).
0 ）と回路基板（１８）との実装状態を検査する装置で
あって、半導体集積回路装置（100）が取りつけられた
回路基板（１８）に試験信号（ＶＴ）及びトランジスタ
制御信号（ＳＴ）を供給する信号供給手段（１４）と、
前記試験信号（ＶＴ）の供給結果を判定する判定手段
（１５）と、前記信号供給手段（１４）及び判定手段
（１５）の入出力を制御する制御手段（１６）とを具備
し、前記トランジスタ制御信号（ＳＴ）に基づいて半導
体集積回路装置（１00）の実装試験をすること特徴とす
る半導体集積回路装置の実装検査装置。5. A semiconductor integrated circuit device (10) according to claim 1.
0) and the circuit board (18) are inspected, and a test signal (VT) and a transistor control signal (ST) are applied to the circuit board (18) on which the semiconductor integrated circuit device (100) is mounted. Signal supply means (14) for supplying,
The transistor comprises: a judging means (15) for judging a result of supplying the test signal (VT); and a controlling means (16) for controlling input / output of the signal supplying means (14) and the judging means (15). A mounting inspection apparatus for a semiconductor integrated circuit device, characterized by performing a mounting test of a semiconductor integrated circuit device (100) based on a control signal (ST).
装検査装置において、過電流供給手段（１７）が設けら
れ、前記半導体集積回路装置（１00）の実装試験の後
に、前記ヒューズ素子（Ｆ）を溶断することを特徴とす
る半導体集積回路装置の実装検査装置。6. The mounting inspection apparatus for a semiconductor integrated circuit device according to claim 5, further comprising an overcurrent supply means (17), wherein the fuse element (F) is provided after a mounting test of the semiconductor integrated circuit device (100). ), A semiconductor integrated circuit device mounting inspection device, characterized in that:
装検査を補助するスイッチング手段（１３）を形成し、
前記スイッチング手段（１３）に基づいて半導体集積回
路装置（１00）の実装試験をすること特徴とする半導体
集積回路装置の実装検査方法。7. A semiconductor integrated circuit device (100) is previously formed with a switching means (13) for assisting mounting inspection,
A mounting inspection method for a semiconductor integrated circuit device, characterized in that a mounting test of the semiconductor integrated circuit device (100) is performed based on the switching means (13).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31652291A JPH05152414A (en) | 1991-11-29 | 1991-11-29 | Semiconductor integrated circuit device as well as apparatus and method for its mounting inspection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31652291A JPH05152414A (en) | 1991-11-29 | 1991-11-29 | Semiconductor integrated circuit device as well as apparatus and method for its mounting inspection |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152414A true JPH05152414A (en) | 1993-06-18 |
Family
ID=18078049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31652291A Withdrawn JPH05152414A (en) | 1991-11-29 | 1991-11-29 | Semiconductor integrated circuit device as well as apparatus and method for its mounting inspection |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152414A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100821834B1 (en) * | 2006-11-29 | 2008-04-14 | 동부일렉트로닉스 주식회사 | Test pattern with poly-silicon fuse |
-
1991
- 1991-11-29 JP JP31652291A patent/JPH05152414A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100821834B1 (en) * | 2006-11-29 | 2008-04-14 | 동부일렉트로닉스 주식회사 | Test pattern with poly-silicon fuse |
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