JPH05151346A - 画像処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 分割された画面に対応するメモリチップだけ
を使用して重複部分の画像データをそれぞれの処理装置
にきれ目なく供給可能な画像処理装置を提供する。 【構成】 各領域が互いに隣接するように複数領域に分
割された画像を各々記憶する複数のメモリ１，２と、メ
モリごとに独立したアドレスを発生すべく複数のメモリ
１，２に対応して設けられた複数のアドレス発生部１
９，２０とを具備し、この複数のアドレス発生部１９，
２０はそれぞれ、複数領域のうち互いに隣接する領域に
ついては他領域のアドレスを連続して発生する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像処理装置に関し、
特に、画像メモリをいくつかに分割して、それぞれ分割
された部分から同時に画素を読み出す装置に関する。

【０００２】

【従来の技術】従来、画像のコンボリュージョン演算に
おいては図９に示すように注目画素Ｄ₁ に対してその近
傍の８画素の値Ｄ₂ 〜Ｄ₉ を使用して値を確定させてい
た。例えば、１の部分の値Ｇ₁ を求めるために、Ｇ₁ ＝
９×Ｄ₁ −Ｄ₂ −Ｄ₃ −Ｄ₄ −Ｄ₅ −Ｄ₆ −Ｄ₇ −Ｄ₈
−Ｄ₉ なる式を用いて計算する。

【０００３】したがって図１０のように高速処理のため
画像を２分割して並列処理をしようとすると、重複部分
であるＳ１，Ｓ２の画素については双方のバスＢ１，Ｂ
２に出力しなければならない。そこでＳ１，Ｓ２の部分
を図１１に示すように２つづつ用意しておき画像をメモ
リに入力する際にここに同時に書き込んでしまい、読み
出す時に、別のＳ１，Ｓ２から読み出すことですべての
データを処理装置に供給していた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記し
たような方法においては、重複部分のメモリへの書き込
みを同時に実行するために同一のメモリチップを使用で
きない。例えば２分割のためには重複メモリ２つと、分
割メモリ２つの合計４つのメモリが必要になる。本発明
の画像処理装置はこのような課題に着目してなされたも
ので、その目的とするところは、分割された画面に対応
するメモリチップだけを使用して重複部分の画像データ
をそれぞれの処理装置にきれ目なく供給可能な画像処理
装置を提供することにある。

【０００５】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の画像処理装置は、各領域が互いに隣接す
るように複数領域に分割された画像を各々記憶する複数
の記憶手段と、各記憶手段ごとに独立したアドレスを発
生すべく上記複数の記憶手段に対応して設けられた複数
のアドレス発生手段とを具備し、該複数のアドレス発生
手段はそれぞれ、複数領域のうち互いに隣接する領域に
ついては他領域のアドレスを連続して発生することを特
徴とする画像処理装置。

【０００６】

【作用】すなわち、本発明においては、各領域が互いに
隣接するように画像を複数領域に分割し、各領域に対応
して独立したアドレス発生するとともに、複数領域のう
ち互いに隣接する領域については他領域のアドレスを連
続して発生する。

【０００７】

【実施例】以下に、本発明の一実施例を説明する。

【０００８】図１に画像を２分割する場合の全体図を示
す。図において、画像データはデータバス５を通してメ
モリ１、２に送られる。メモリ１，２に対するアドレス
はアドレスバス６を通してメモリ１，２に与えられる。
その内の一部は、デコーダ４によってデコードされ、メ
モリのチップセレクト信号７，８になる。この信号で画
像分割された部分がそれぞれのメモリ１，２に転送され
る。

【０００９】メモリからデータを読み出す時には、メモ
リ１，２から出力データバス９，１０を通してコントロ
ーラ３に転送され、ここで重複部分が後述する方法で処
理され、順にそれぞれの画素データバス１１，１２を通
して出力される。この時メモリ１，２の読み出し用のア
ドレスはコントローラ３がそれぞれのアドレス情報をア
ドレスバス１３，１４を通してメモリに与える。このよ
うにメモリ１，２は書き込み用と読み出し用の２種類の
アドレスを受け取るので、マルチプレクサ１５，１６で
必要なアドレスがメモリ１，２に入るように切替える。
以下、画像データ読み出し時の動作を説明する。

【００１０】図２はコントローラ３の詳細な構成である
がアドレス生成部分は後で説明する。この回路の説明に
先立って入力する画像を定義しておく、入力画像は図３
のような８×４画素で構成されており、それぞれのアド
レスを０００〜０１５，１００〜１１５とすると、それ
ぞれが出力データバス９，１０に出力されるデータのア
ドレスとなる。以下、前者を０側画像、後者を１側画像
と呼び、それぞれ、図１のメモリ１，メモリ２に格納さ
れるものとする。

【００１１】バス９から出力された画像データはラッチ
１７でラッチされるか又はＭＵＸ１９に入力される。ラ
ッチ１７の出力は、ＭＵＸ１９又はＭＵＸ２０の入力と
なる。バス１０から出力されたデータは、ラッチ１８，
２１又はＭＵＸ２０に入力される。

【００１２】これより、ＭＵＸ１９の出力としてはバス
９、ラッチ１７，１８，２１の出力の内１つが選択出力
される。また、ＭＵＸ２０の出力としてはバス１０，ラ
ッチ１７，１８の出力の内１つが選択出力される。

【００１３】図４に各アドレス、ラッチのタイミング出
力を示す。アドレス０は０側画像のためのアドレスで、
アドレスバス１３を介してメモリ１に与えられ、アドレ
ス１は１側画像のためのアドレスでアドレスバス１４を
介してメモリ２に与えられる。ここでＸＸＸ及びＸは、
内容が何でも良い値（使用しない値）及び不定の値であ
る。また画像メモリからはアドレスされたデータがその
アドレスと同じ値をもって出力されるものとする。

【００１４】ここで、画像の３×３の演算を行うために
は、図６のようなラインバッファを使用した回路を使用
すると、画像メモリから順に１画素づつ読み出すだけで
演算プロセッサからは、３×３マトリクス演算の結果が
表われる。

【００１５】すなわち、画像メモリ１００から出力され
たデータは演算プロセッサ１０３のａ入力に入ると同時
に、シフタ１０１に入力される。この値はライン中の画
素数と同じだけ遅れて出力され、ｂに入力されると同時
にこの値はシフタ１０２に入力され、同様にｃ端子に入
力される。

【００１６】また、シフタは画像メモリ１００からデー
タを出力するクロックと同じクロックでデータをシフト
し、１ライン分の画素をメモリすることができる。した
がって、１ライン分遅れて出力される。

【００１７】このような回路を使用すると、画素メモリ
から１画素づつ順に読み出すだけでマトリクス演算用回
路に３画素づつ順に与えることができる。３画素づつ与
えられた画素は、図７のラッチ群を利用して、３×３マ
トリクス演算用のデータを作り出せる。

【００１８】まず、０側画像メモリに、００３なるアド
レスを入力し、出力された値をラッチ１７でラッチす
る。次のアドレスが出力されたタイミングでは０側画像
メモリは何も出力しない（又は出力されてもその値は使
用されない）。次にアドレス０００が入力され、画像デ
ータがＭＵＸ１９に入力され、ＭＵＸ１９はこの値を出
力する。

【００１９】次に、アドレス００１、００２がメモリに
入力され、それに応じた値が出力される。この値も同様
にＭＵＸ１９から出力される。次のアドレス００７がメ
モリに入力されたタイミングで初めにラッチ１７がラッ
チした値をＭＵＸ１９が出力する。メモリが００７のデ
ータを出力している時に、ラッチ１７はその値をラッチ
する。したがってこのアドレスが入力されているタイミ
ングは前半でそれまでラッチしていた値をＭＵＸが出力
し、後半でラッチは別の値を新たにラッチしようとす
る。次のアドレスが出力されているタイミングでは、１
側画像のデータ１００が必要になるタイミングなので、
ラッチ２１の出力がＭＵＸ１９から出力されるようにな
る。

【００２０】ラッチ２１のラッチタイミングは、図でわ
かるようにアドレス１００の値が出力されている時に行
われる。１側画像メモリの動作は後で説明する。ここま
での動作で１ライン分すなわち０００，００１，００
２，００３，１００の値が順にＭＵＸ１９から出力され
た。この後は同様の動作をくり返し、次のラインの値が
出力される。

【００２１】次に１側画像メモリの動作を説明する。１
側アドレスは、まず１０３がメモリに入力されこの時メ
モリから出力された値はラッチ１８でラッチされる。次
のアドレスがメモリに入力されているタイミングで、ラ
ッチ１７がラッチした値をＭＵＸ２０が選択出力する。
次に１００アドレスがメモリに入力され、この時出力さ
れた値がラッチ２１によってラッチされかつＭＵＸ２０
が選択出力する。

【００２２】次の１０１，１０２アドレスの時は、ＭＵ
Ｘ２０に入力されＭＵＸ２０は入力されたタイミングで
出力する。次の１０７アドレスがメモリに入力されたタ
イミングでは先にラッチ１８によってラッチされた値が
ＭＵＸ２０によって選択出力される。又、同じタイミン
グではメモリが出力された値をラッチ１８がラッチす
る。したがってこのタイミングでは０側画像と同様に前
半でラッチ１８がラッチした値をＭＵＸ２０が選択出力
し、後半ではメモリから出力された値をラッチする。こ
のようにしてＭＵＸ２０は１ライン分の値００３，１０
０，１０１，１０２，１０３なるアドレスの値が順に出
力される。ＭＵＸ２０からは同様に次のラインの値が順
に出力される。

【００２３】ここで０側，１側画像メモリに与えるアド
レスは通常のカウンタのように順に値がインクリメント
されるものではないので図５のような回路によって生成
する。この回路で生成される値は、以下の値がくり返さ
れれば良い。 ３→０→０→１→２→７→４→４→５→６→１１→８→
８→９→１０→１５→１２→１２→１３→１４→３ これは前出のアドレス０のＸＸＸを０に変えたものと同
じである。

【００２４】ラッチ３０及びラッチ４０から出力される
値は図８の様になる。ラッチ３０には３３の初期値レジ
スタの値‘３’がまずラッチされ、ラッチ４０には初期
値レジスタ４３の値‘１５’がラッチされる。又ラッチ
３０の出力は、４ビットの加算回路３２にも入力される
ので、Ｄラッチ３５の出力と加算して４が出力される。
ただしＤラッチ３５には、カウント開始前に値１がプリ
セットされているものとする。ラッチ３０の値は（４ｎ
−１）検出回路３４で４の倍数より１小さい値の時だけ
出力が論理０になる回路で値がチェックされる。ここ
で、一般には、１ラインＬ画素、ｎを１より大きい自然
数とすれば、Ｌ／２・ｎ−１であるが、この実施例では
Ｌ＝８なので、４ｎ−１となる。

【００２５】今ラッチ３０の出力は３なので検出回路の
出力は０となる。この値がＤラッチ３５に入力される。
加算器３２の出力はＭＵＸ３１を通して、ラッチ３０に
入力され、次のクロックでラッチされると同時に、Ｄラ
ッチ３５には値０がラッチされる。ラッチ３０は今ラッ
チした４を出力し、この値が加算器３２と（４ｎ−１）
検出回路３４に入力される。加算器３２にはこの４とＤ
ラッチ３５の出力が入力される。Ｄラッチ３５の出力は
０になっているので加算器の出力は再び４になる。とこ
ろが、（４ｎ−１）検出回路３４の出力は１となるので
この値がＤラッチ３５に入力される。

【００２６】次のクロックでこの１がＤラッチ３５に、
又４がラッチ３０にラッチされる。Ｄラッチ３０は再度
４を出力するが、加算器の入力すなわちＤラッチ３５の
出力が１となっているので、加算器３２の出力は５とな
る。このようにして５→６→７とカウントが進み、７と
なった時に、Ｄラッチ３５の入力が再び０となり次のク
ロックで加算器への出力が０となるために７→８→８と
４ｎ（４の倍数）を２回カウントする。このようにし
て、図８上のカウント値を、ラッチ３０は出力すること
ができる。

【００２７】同様にして、ラッチ４０は初期値１５から
スタートする値を出力することができる。加算器４２は
４ビット（一般に、１ラインＬ画素とするとＬ／２ビッ
トの加算器なので、１５＋１＝０となる。これら２つの
カウント値はＭＵＸ５２で必要な値が選択され出力され
る。これはラッチ３０が（４ｎ−１）なる値を出力して
いる時のみラッチ３０の出力が出力されるようにしてお
くと、求めるカウント値（数列）を出力することができ
る。

【００２８】

【発明の効果】以上詳述したように、本発明において
は、分割された画面に対応するメモリチップだけを使用
して重複部分の画像データをそれぞれの処理装置にきれ
目なく供給可能な画像処理装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路構成図である。

【図２】図１のコントローラの詳細な構成を示す図であ
る。

【図３】画素の構成例を示す図である。

【図４】各アドレス、ラッチのタイミング出力を示す図
である。

【図５】０側，１側画像メモリに与えるアドレスを生成
するための回路構成図である。

【図６】ラインバッファを使用した画像の３×３の演算
回路の構成を示す図である。

【図７】３×３マトリクス演算用のデータを作り出すた
めのラッチ群の構成を示す図である。

【図８】ラッチ及びラッチから出力される値を示す図で
ある。

【図９】コンボリュージョン演算の一例を説明するため
の図である。

【図１０】２分割された画像を並列処理する方法を説明
するための図である。

【図１１】従来の画像処理装置の問題点を説明するため
の図である。

【符号の説明】

１，２…メモリ、３…コントローラ、４…デコーダ、５
…データバス、６…アドレスバス、７，８…チップセレ
クト信号、９，１０…出力データバス、１１，１２…画
素データバス、１３，１４…アドレスバス、１５，１６
…マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各領域が互いに隣接するように複数領域
   に分割された画像を各々記憶する複数の記憶手段と、 各記憶手段ごとに独立したアドレスを発生すべく上記複
   数の記憶手段に対応して設けられた複数のアドレス発生
   手段とを具備し、 該複数のアドレス発生手段はそれぞれ、複数領域のうち
   互いに隣接する領域については他領域のアドレスを連続
   して発生することを特徴とする画像処理装置。