JPH05150736A - インピーダンス変換回路 - Google Patents
インピーダンス変換回路Info
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- JPH05150736A JPH05150736A JP31793791A JP31793791A JPH05150736A JP H05150736 A JPH05150736 A JP H05150736A JP 31793791 A JP31793791 A JP 31793791A JP 31793791 A JP31793791 A JP 31793791A JP H05150736 A JPH05150736 A JP H05150736A
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Abstract
(57)【要約】
【目的】 容量性負荷への充放電中は十分な電流駆動能
力を持たせ、容量性負荷への充放電終了後は、差動増幅
回路の定電流（バイアス電流）を軽減して無駄な電力消
費を無くすことが可能なインピーダンス変換回路を提供
する。 【構成】 並列に接続された２つの異なる差動増幅回路
と、各々の差動増幅回路の基準電圧入力端子に電位差を
持たせて電位を供給する手段とを具備し、各々の差動増
幅回路の定電流を極力小さくするとともに、駆動用電流
を大きくなるように設定する。
力を持たせ、容量性負荷への充放電終了後は、差動増幅
回路の定電流（バイアス電流）を軽減して無駄な電力消
費を無くすことが可能なインピーダンス変換回路を提供
する。 【構成】 並列に接続された２つの異なる差動増幅回路
と、各々の差動増幅回路の基準電圧入力端子に電位差を
持たせて電位を供給する手段とを具備し、各々の差動増
幅回路の定電流を極力小さくするとともに、駆動用電流
を大きくなるように設定する。
Description
【０００１】
【産業上の利用分野】本発明はインピーダンス変換回路
に関するものであり、特に低消費電力化が要求される分
野、例えば、バッテリー駆動液晶表示装置の液晶駆動用
電源に使用されるものである。
に関するものであり、特に低消費電力化が要求される分
野、例えば、バッテリー駆動液晶表示装置の液晶駆動用
電源に使用されるものである。
【０００２】
【従来技術】従来のインピーダンス変換回路としての差
動増幅回路の回路構成を図６に示し、以下これに基づき
説明する。
動増幅回路の回路構成を図６に示し、以下これに基づき
説明する。
【０００３】ＰＭＯＳトランジスタＰ１のドレインとＰ
ＭＯＳトランジスタＰ２のソースとＰＭＯＳトランジス
タＰ３のソースを接続し、ＰＭＯＳトランジスタＰ２の
ドレインとＮＭＯＳトランジスタＮ１のドレインとＮＭ
ＯＳトランジスタＮ３のゲートとキャパシタＣ１の一方
の端子を接続し、ＰＭＯＳトランジスタＰ３のドレイン
とＮＭＯＳトランジスタＮ１のゲートとＮＭＯＳトラン
ジスタＮ２のゲート及びそのドレインを接続し、ＰＭＯ
ＳトランジスタＰ３のゲートとＰＭＯＳトランジスタＰ
４のドレインとＮＭＯＳトランジスタＮ３のドレインと
キャパシタＣ１の他方の端子を接続する。
ＭＯＳトランジスタＰ２のソースとＰＭＯＳトランジス
タＰ３のソースを接続し、ＰＭＯＳトランジスタＰ２の
ドレインとＮＭＯＳトランジスタＮ１のドレインとＮＭ
ＯＳトランジスタＮ３のゲートとキャパシタＣ１の一方
の端子を接続し、ＰＭＯＳトランジスタＰ３のドレイン
とＮＭＯＳトランジスタＮ１のゲートとＮＭＯＳトラン
ジスタＮ２のゲート及びそのドレインを接続し、ＰＭＯ
ＳトランジスタＰ３のゲートとＰＭＯＳトランジスタＰ
４のドレインとＮＭＯＳトランジスタＮ３のドレインと
キャパシタＣ１の他方の端子を接続する。
【０００４】ＰＭＯＳトランジスタＰ１のゲートとＰＭ
ＯＳトランジスタＰ４のゲートには定電流源による定電
圧ＶBPを供給し、ＰＭＯＳトランジスタＰ２のゲート
（基準電圧入力端子）には電源電位抵抗分割による中間
バイアスＶ+ を供給し、ＰＭＯＳトランジスタＰ１のソ
ースとＰＭＯＳトランジスタＰ４のソースに高電位（Ｖ
DD）を供給し、ＮＭＯＳトランジスタＮ１とＮＭＯＳト
ランジスタＮ２とＮＭＯＳトランジスタＮ３のそれぞれ
のソースには低電位（ＶEE）を供給する。
ＯＳトランジスタＰ４のゲートには定電流源による定電
圧ＶBPを供給し、ＰＭＯＳトランジスタＰ２のゲート
（基準電圧入力端子）には電源電位抵抗分割による中間
バイアスＶ+ を供給し、ＰＭＯＳトランジスタＰ１のソ
ースとＰＭＯＳトランジスタＰ４のソースに高電位（Ｖ
DD）を供給し、ＮＭＯＳトランジスタＮ１とＮＭＯＳト
ランジスタＮ２とＮＭＯＳトランジスタＮ３のそれぞれ
のソースには低電位（ＶEE）を供給する。
【０００５】次に回路動作を説明する。
【０００６】ＰＭＯＳトランジスタＰ１とＰＭＯＳトラ
ンジスタＰ４のそれぞれのゲートには定電流源による電
圧ＶBPが供給されているので、ＰＭＯＳトランジスタＰ
１とＰＭＯＳトランジスタＰ４はそれぞれ設定された定
電流を流す。差動増幅回路の出力Ｃ点はドライブトラン
ジスタを介し、容量性負荷へ接続され、この負荷に対し
充放電を行う。（ここで、ドライブトランジスタ＝負荷
駆動用トランジスタ）抵抗分割比により決定された中間
電位Ｖ+ がＰＭＯＳトランジスタＰ２のゲートに供給さ
れ、このＶ+ とＰＭＯＳトランジスタＰ３のゲートに供
給される電圧Ｖa （差動増幅回路出力電圧）がＰＭＯＳ
トランジスタＰ１〜３及びＮＭＯＳトランジスタＮ１〜
２で構成されるコンパレータ回路によって比較される。
ンジスタＰ４のそれぞれのゲートには定電流源による電
圧ＶBPが供給されているので、ＰＭＯＳトランジスタＰ
１とＰＭＯＳトランジスタＰ４はそれぞれ設定された定
電流を流す。差動増幅回路の出力Ｃ点はドライブトラン
ジスタを介し、容量性負荷へ接続され、この負荷に対し
充放電を行う。（ここで、ドライブトランジスタ＝負荷
駆動用トランジスタ）抵抗分割比により決定された中間
電位Ｖ+ がＰＭＯＳトランジスタＰ２のゲートに供給さ
れ、このＶ+ とＰＭＯＳトランジスタＰ３のゲートに供
給される電圧Ｖa （差動増幅回路出力電圧）がＰＭＯＳ
トランジスタＰ１〜３及びＮＭＯＳトランジスタＮ１〜
２で構成されるコンパレータ回路によって比較される。
【０００７】容量性負荷放電時（Ｖ+ ＜Ｖa ）、ＰＭＯ
ＳトランジスタＰ２はＰＭＯＳトランジスタＰ３よりも
強いＯＮ状態となり、コンパレータ回路内の電流はＩc1
＞Ｉc2となり、Ａ点の電位は下がり、ＮＭＯＳトランジ
スタＮ１とＮＭＯＳトランジスタ２がＯＦＦする方向へ
向かうのでＢ点の電位は上がる。Ｂ点の電位レベルが上
がることにより、ＮＭＯＳトランジスタＮ３が強いＯＮ
状態となり、大電位ＩBNが流れ、容量性負荷は放電さ
れ、Ｖa の電位は下がる。
ＳトランジスタＰ２はＰＭＯＳトランジスタＰ３よりも
強いＯＮ状態となり、コンパレータ回路内の電流はＩc1
＞Ｉc2となり、Ａ点の電位は下がり、ＮＭＯＳトランジ
スタＮ１とＮＭＯＳトランジスタ２がＯＦＦする方向へ
向かうのでＢ点の電位は上がる。Ｂ点の電位レベルが上
がることにより、ＮＭＯＳトランジスタＮ３が強いＯＮ
状態となり、大電位ＩBNが流れ、容量性負荷は放電さ
れ、Ｖa の電位は下がる。
【０００８】一方、容量性負荷充電時（Ｖ+ ＞Ｖa ）、
ＰＭＯＳトランジスタＰ２はＰＭＯＳトランジスタＰ３
よりも弱いＯＮ状態となりＩc1＜Ｉc2となり、Ａ点の電
位は上がり、ＮＭＯＳトランジスタＮ１とＮＭＯＳトラ
ンジスタＮ２はＯＮする方向へ向かうのでＢ点の電位は
下がる。Ｂ点の電位レベルが下がることにより、ＮＭＯ
ＳトランジスタＮ３がＯＦＦする方向へ向かうのでＩBN
は小さくなり、容量性負荷はＰＭＯＳトランジスタＰ４
の流す定電流ＩBPにより充電され、Ｖa は上がる。
ＰＭＯＳトランジスタＰ２はＰＭＯＳトランジスタＰ３
よりも弱いＯＮ状態となりＩc1＜Ｉc2となり、Ａ点の電
位は上がり、ＮＭＯＳトランジスタＮ１とＮＭＯＳトラ
ンジスタＮ２はＯＮする方向へ向かうのでＢ点の電位は
下がる。Ｂ点の電位レベルが下がることにより、ＮＭＯ
ＳトランジスタＮ３がＯＦＦする方向へ向かうのでＩBN
は小さくなり、容量性負荷はＰＭＯＳトランジスタＰ４
の流す定電流ＩBPにより充電され、Ｖa は上がる。
【０００９】容量性負荷が充放電され、Ｖ+ ＝Ｖa とな
るとＩc1＝Ｉc2となり、コンパレータ回路は安定し定電
流ＩBPがＶDD、ＰＭＯＳトランジスタＰ４、ＮＭＯＳト
ランジスタＰ３、ＶEEの順に流れる。
るとＩc1＝Ｉc2となり、コンパレータ回路は安定し定電
流ＩBPがＶDD、ＰＭＯＳトランジスタＰ４、ＮＭＯＳト
ランジスタＰ３、ＶEEの順に流れる。
【００１０】
【発明が解決しようとする課題】ところで、図７は従来
のインピーダンス変換回路の電流特性図を示すものであ
る。図６に示すＣ点の電位（Ｖa ）の変化に対し、Ｃ点
にはＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタ
Ｎ３による電流が流れる。負の電流はＮＭＯＳトランジ
スタＮ３の電流供給能力により大きな電流値を得られる
が、正の電流はＰＭＯＳトランジスタＰ４による定電流
によりリミットされる。正の電流を得るにはＰＭＯＳト
ランジスタＰ４の定電流供給能力を上げればよいが、こ
の定電流は常時流すので消費電流上大きくすることはで
きない。従って、従来のインピーダンス変換回路は正の
大電流を得られないという欠点があった。
のインピーダンス変換回路の電流特性図を示すものであ
る。図６に示すＣ点の電位（Ｖa ）の変化に対し、Ｃ点
にはＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタ
Ｎ３による電流が流れる。負の電流はＮＭＯＳトランジ
スタＮ３の電流供給能力により大きな電流値を得られる
が、正の電流はＰＭＯＳトランジスタＰ４による定電流
によりリミットされる。正の電流を得るにはＰＭＯＳト
ランジスタＰ４の定電流供給能力を上げればよいが、こ
の定電流は常時流すので消費電流上大きくすることはで
きない。従って、従来のインピーダンス変換回路は正の
大電流を得られないという欠点があった。
【００１１】本発明のインピーダンス変換回路はこのよ
うな課題に着目してなされたものであり、その目的とす
るところは、容量性負荷を駆動するためのインピーダン
ス変換回路において、容量性負荷への充放電中は十分な
電流駆動能力を持たせ、容量性負荷への充放電終了後
は、差動増幅回路の定電流（バイアス電流）を軽減して
無駄な電力消費を無くすことが可能なインピーダンス変
換回路を提供することにある。
うな課題に着目してなされたものであり、その目的とす
るところは、容量性負荷を駆動するためのインピーダン
ス変換回路において、容量性負荷への充放電中は十分な
電流駆動能力を持たせ、容量性負荷への充放電終了後
は、差動増幅回路の定電流（バイアス電流）を軽減して
無駄な電力消費を無くすことが可能なインピーダンス変
換回路を提供することにある。
【００１２】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明のインピーダンス変換回路は、並列に接続
された２つの異なる差動増幅回路と、各々の差動増幅回
路の基準電圧入力端子に電位差を持たせて電位を供給す
る手段とを具備し、各々の差動増幅回路の定電流を極力
小さくするとともに、駆動用電流を大きくなるように設
定する。
めに、本発明のインピーダンス変換回路は、並列に接続
された２つの異なる差動増幅回路と、各々の差動増幅回
路の基準電圧入力端子に電位差を持たせて電位を供給す
る手段とを具備し、各々の差動増幅回路の定電流を極力
小さくするとともに、駆動用電流を大きくなるように設
定する。
【００１３】
【作用】すなわち、本発明においては、２つの異なる差
動増幅回路を並列に接続し、かつ、各々の差動増幅回路
の基準電圧入力端子に電位差を持たせて電位を供給す
る。
動増幅回路を並列に接続し、かつ、各々の差動増幅回路
の基準電圧入力端子に電位差を持たせて電位を供給す
る。
【００１４】
【実施例】本発明の一実施例を図１を参照して説明す
る。
る。
【００１５】まず、回路構成を説明する。ＰＭＯＳトラ
ンジスタＰ１１のドレインとＰＭＯＳトランジスタＰ１
２のソースとＰＭＯＳトランジスタＰ１３のソースを接
続する。また、ＰＭＯＳトランジスタＰ１２のドレイン
とＮＭＯＳトランジスタＰ１１のドレインとＮＭＯＳト
ランジスタＰ１３のゲートとキャパシタＣ１１の一方の
端子を接続する。さらに、ＰＭＯＳトランジスタＰ１３
のドレインとＮＭＯＳトランジスタＮ１１のゲートとＮ
ＭＯＳトランジスタＮ１２のゲート及びそのドレインを
接続する。
ンジスタＰ１１のドレインとＰＭＯＳトランジスタＰ１
２のソースとＰＭＯＳトランジスタＰ１３のソースを接
続する。また、ＰＭＯＳトランジスタＰ１２のドレイン
とＮＭＯＳトランジスタＰ１１のドレインとＮＭＯＳト
ランジスタＰ１３のゲートとキャパシタＣ１１の一方の
端子を接続する。さらに、ＰＭＯＳトランジスタＰ１３
のドレインとＮＭＯＳトランジスタＮ１１のゲートとＮ
ＭＯＳトランジスタＮ１２のゲート及びそのドレインを
接続する。
【００１６】また、ＰＭＯＳトランジスタＰ１３のゲー
トとＰＭＯＳトランジスタＰ１４のドレインとＮＭＯＳ
トランジスタＮ１３のドレインとキャパシタＣ１１の他
方の端子を接続し、この接続線をＶA とする。以上によ
り構成される回路を以下“第１の差動増幅回路”と呼
ぶ。
トとＰＭＯＳトランジスタＰ１４のドレインとＮＭＯＳ
トランジスタＮ１３のドレインとキャパシタＣ１１の他
方の端子を接続し、この接続線をＶA とする。以上によ
り構成される回路を以下“第１の差動増幅回路”と呼
ぶ。
【００１７】次に、ＰＭＯＳトランジスタＰ２１のドレ
インとＮＭＯＳトランジスタＮ２１のドレインとＰＭＯ
ＳトランジスタＰ２３のゲートとキャパシタＣ２１の一
方の端子を接続する。また、ＰＭＯＳトランジスタＰ２
１のゲートとＰＭＯＳトランジスタＰ２２のゲート及び
そのドレインとＮＭＯＳトランジスタＮ２２のドレイン
を接続する。さらに、ＮＭＯＳトランジスタＮ２１のソ
ースとＮＭＯＳトランジスタＮ２２のソースとＮＭＯＳ
トランジスタＮ２３のドレインを接続する。
インとＮＭＯＳトランジスタＮ２１のドレインとＰＭＯ
ＳトランジスタＰ２３のゲートとキャパシタＣ２１の一
方の端子を接続する。また、ＰＭＯＳトランジスタＰ２
１のゲートとＰＭＯＳトランジスタＰ２２のゲート及び
そのドレインとＮＭＯＳトランジスタＮ２２のドレイン
を接続する。さらに、ＮＭＯＳトランジスタＮ２１のソ
ースとＮＭＯＳトランジスタＮ２２のソースとＮＭＯＳ
トランジスタＮ２３のドレインを接続する。
【００１８】また、ＮＭＯＳトランジスタＮ２２のゲー
トとＰＭＯＳトランジスタＰ２３のドレインとＮＭＯＳ
トランジスタＮ２４のドレインとキャパシタＣ２１の他
方の端子を接続し、この接続線をＶB とする。以上によ
り構成される回路を以下“第２の差動増幅回路”と呼
ぶ。
トとＰＭＯＳトランジスタＰ２３のドレインとＮＭＯＳ
トランジスタＮ２４のドレインとキャパシタＣ２１の他
方の端子を接続し、この接続線をＶB とする。以上によ
り構成される回路を以下“第２の差動増幅回路”と呼
ぶ。
【００１９】次に、第１の差動増幅回路のＶＡと第２の
差動増幅回路のＶＢを接続し、この接続点をＶＣとし、
ＶＣの電位をＶout とする。
差動増幅回路のＶＢを接続し、この接続点をＶＣとし、
ＶＣの電位をＶout とする。
【００２０】さらに、中間バイアス生成用抵抗Ｒ1 、Ｒ
2 と電位差生成用抵抗ｒをＲ1 、ｒ、Ｒ2 の順に直列に
接続する。Ｒ1 とｒの接続点を第１の差動増幅回路の基
準電位入力端子であるＰＭＯＳトランジスタＰ１２のゲ
ートに接続する。また、ｒとＲ2 の接続点を第２の差動
増幅回路の基準電圧入力端子であるＮＭＯＳトランジス
タＮ２１のゲートに接続する。
2 と電位差生成用抵抗ｒをＲ1 、ｒ、Ｒ2 の順に直列に
接続する。Ｒ1 とｒの接続点を第１の差動増幅回路の基
準電位入力端子であるＰＭＯＳトランジスタＰ１２のゲ
ートに接続する。また、ｒとＲ2 の接続点を第２の差動
増幅回路の基準電圧入力端子であるＮＭＯＳトランジス
タＮ２１のゲートに接続する。
【００２１】さらに、ＰＭＯＳトランジスタＰ１１、Ｐ
ＭＯＳトランジスタＰ１４及びＰＭＯＳトランジスタＰ
２１、ＰＭＯＳトランジスタＰ２２、ＰＭＯＳトランジ
スタＰ２３の各々のソースと抵抗Ｒ1 の一端に高電位Ｖ
DDを供給する。
ＭＯＳトランジスタＰ１４及びＰＭＯＳトランジスタＰ
２１、ＰＭＯＳトランジスタＰ２２、ＰＭＯＳトランジ
スタＰ２３の各々のソースと抵抗Ｒ1 の一端に高電位Ｖ
DDを供給する。
【００２２】ＮＭＯＳトランジスタＮ１１、ＮＭＯＳト
ランジスタＮ１２、ＮＭＯＳトランジスタＮ１３及びＮ
ＭＯＳトランジスタＮ２３、ＮＭＯＳトランジスタＮ２
４の各々のソースと抵抗Ｒ2 の一端に低電位ＶEEを供給
する。
ランジスタＮ１２、ＮＭＯＳトランジスタＮ１３及びＮ
ＭＯＳトランジスタＮ２３、ＮＭＯＳトランジスタＮ２
４の各々のソースと抵抗Ｒ2 の一端に低電位ＶEEを供給
する。
【００２３】ＰＭＯＳトランジスタＰ１１、ＰＭＯＳト
ランジスタＰ１４のそれぞれのゲートには定電流源によ
る電圧ＶBPを供給する。また、ＮＭＯＳトランジスタＮ
２３、ＮＭＯＳトランジスタＮ２４のそれぞれのゲート
には定電流源による電圧ＶBNを供給する。
ランジスタＰ１４のそれぞれのゲートには定電流源によ
る電圧ＶBPを供給する。また、ＮＭＯＳトランジスタＮ
２３、ＮＭＯＳトランジスタＮ２４のそれぞれのゲート
には定電流源による電圧ＶBNを供給する。
【００２４】以下に回路動作を説明する。
【００２５】中間バイアス生成用抵抗と電位差生成用抵
抗により、抵抗ｒの両端の電位は、 （ｒ＋Ｒ2 ）／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（１） Ｒ2 ／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（２） また、抵抗ｒの両端の電位差は（１）−（２）により、 ｒ／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（３） となる。
抗により、抵抗ｒの両端の電位は、 （ｒ＋Ｒ2 ）／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（１） Ｒ2 ／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（２） また、抵抗ｒの両端の電位差は（１）−（２）により、 ｒ／（Ｒ1 ＋ｒ＋Ｒ2 ）×（ＶDD−ＶEE） …（３） となる。
【００２６】ここで、（１）の電位は第１の差動増幅回
路の基準電圧入力端子に、（２）の電位は第２の差動増
幅回路の基準電圧入力端子へそれぞれ供給される。ま
た、Ｖc にはドライブトランジスタを介し、容量性負荷
が接続され、この負荷に対し充放電を行う。
路の基準電圧入力端子に、（２）の電位は第２の差動増
幅回路の基準電圧入力端子へそれぞれ供給される。ま
た、Ｖc にはドライブトランジスタを介し、容量性負荷
が接続され、この負荷に対し充放電を行う。
【００２７】ＰＭＯＳトランジスタＰ１４はゲートに定
電圧ＶBPが供給されているので定電流ＩPPを流し、ＮＭ
ＯＳトランジスタＮ２４はゲートに定電圧ＶBNが供給さ
れているので定電流ＩNNを流す。ＩPPとＩNNは常時流す
ので極力小さな電流値となるように設定する。
電圧ＶBPが供給されているので定電流ＩPPを流し、ＮＭ
ＯＳトランジスタＮ２４はゲートに定電圧ＶBNが供給さ
れているので定電流ＩNNを流す。ＩPPとＩNNは常時流す
ので極力小さな電流値となるように設定する。
【００２８】Ｖc 点にはＩPPとＩNN及び第１の差動増幅
回路により決定されるＮＭＯＳトランジスタＮ１３の流
す電流ＩPNと第２の差動増幅回路により決定されるＰＭ
ＯＳトランジスタＰ２３の流す電流ＩNPの合成電流Ｉ
AMP が流れ、このＩAMPにより容量性負荷への充放電を
行う。
回路により決定されるＮＭＯＳトランジスタＮ１３の流
す電流ＩPNと第２の差動増幅回路により決定されるＰＭ
ＯＳトランジスタＰ２３の流す電流ＩNPの合成電流Ｉ
AMP が流れ、このＩAMPにより容量性負荷への充放電を
行う。
【００２９】容量性負荷充電時は、Ｖout ＜（２）＜
（１）の電位となっており、第１の差動増幅回路におい
て、（１）とＶout の電位がＰＭＯＳトランジスタＰ１
１〜１３とＮＭＯＳトランジスタＮ１１〜１２で構成さ
れるコンパレータ回路で比較される。
（１）の電位となっており、第１の差動増幅回路におい
て、（１）とＶout の電位がＰＭＯＳトランジスタＰ１
１〜１３とＮＭＯＳトランジスタＮ１１〜１２で構成さ
れるコンパレータ回路で比較される。
【００３０】（１）＞Ｖout よりＤ点の電位レベルが下
がり、ＮＭＯＳトランジスタＮ１３はＯＦＦする方向へ
向かいＩPNは小さくなる。第２の差動増幅回路では
（２）とＶout がＰＭＯＳトランジスタＰ２１〜２２と
ＮＭＯＳトランジスタＮ２１〜２３で構成されるコンパ
レータ回路で比較される。（２）＞Ｖout よりＥ点の電
位レベルは下がり、ＰＭＯＳトランジスタＰ２３はＯＮ
する方向へ向かいＩNPは大きくなる。Ｖout の電位はＶ
EEに近い程ＩPNは微少電流に、ＩNPは大電流となり、こ
の結果ＩAMP は正の大電流となって容量性負荷の充電を
行う。容量性負荷放電時はＶout ＞（１）＞（２）の電
位となっている。
がり、ＮＭＯＳトランジスタＮ１３はＯＦＦする方向へ
向かいＩPNは小さくなる。第２の差動増幅回路では
（２）とＶout がＰＭＯＳトランジスタＰ２１〜２２と
ＮＭＯＳトランジスタＮ２１〜２３で構成されるコンパ
レータ回路で比較される。（２）＞Ｖout よりＥ点の電
位レベルは下がり、ＰＭＯＳトランジスタＰ２３はＯＮ
する方向へ向かいＩNPは大きくなる。Ｖout の電位はＶ
EEに近い程ＩPNは微少電流に、ＩNPは大電流となり、こ
の結果ＩAMP は正の大電流となって容量性負荷の充電を
行う。容量性負荷放電時はＶout ＞（１）＞（２）の電
位となっている。
【００３１】第１の差動増幅回路では（１）＜Ｖout よ
り、コンパレータ回路で比較された結果、Ｄ点の電位レ
ベルは上がりＮＭＯＳトランジスタＮ１３はＯＮする方
向へ向かいＩPNは大きくなる。第２の差動増幅回路で
は、（２）＜Ｖout よりコンパレータ回路で比較された
結果、Ｅ点の電位レベルが上がり、ＰＭＯＳトランジス
タＰ２３はＯＦＦする方向へ向かいＩNPは小さくなる。
Ｖout の電位がＶDDに近い程ＩPNは大電流に、ＩNPは微
少電流となり、この結果ＩANP は負の大電流となって容
量性負荷の放電を行う。
り、コンパレータ回路で比較された結果、Ｄ点の電位レ
ベルは上がりＮＭＯＳトランジスタＮ１３はＯＮする方
向へ向かいＩPNは大きくなる。第２の差動増幅回路で
は、（２）＜Ｖout よりコンパレータ回路で比較された
結果、Ｅ点の電位レベルが上がり、ＰＭＯＳトランジス
タＰ２３はＯＦＦする方向へ向かいＩNPは小さくなる。
Ｖout の電位がＶDDに近い程ＩPNは大電流に、ＩNPは微
少電流となり、この結果ＩANP は負の大電流となって容
量性負荷の放電を行う。
【００３２】容量性負荷の充放電後は、（１）≧Ｖout
≧（２）の電位となっており、第１の差動増幅回路では
（１）≧Ｖout よりコンパレータ回路で比較された結果
Ｄ点の電位レベルは下がり、ＮＭＯＳトランジスタＮ１
３はＯＦＦする方向へ向かいＩPNは小さくなる。第２の
差動増幅回路ではＶout ＞（２）よりコンパレータ回路
で比較された結果Ｅ点の電位は上がり、ＰＭＯＳトラン
ジスタＰ２３はＯＦＦする方向へ向かいＩNPは小さくな
る。Ｖout ＝（１）又はＶout ＝（２）の電位となって
もＩPN、ＩNPは共に小さい。
≧（２）の電位となっており、第１の差動増幅回路では
（１）≧Ｖout よりコンパレータ回路で比較された結果
Ｄ点の電位レベルは下がり、ＮＭＯＳトランジスタＮ１
３はＯＦＦする方向へ向かいＩPNは小さくなる。第２の
差動増幅回路ではＶout ＞（２）よりコンパレータ回路
で比較された結果Ｅ点の電位は上がり、ＰＭＯＳトラン
ジスタＰ２３はＯＦＦする方向へ向かいＩNPは小さくな
る。Ｖout ＝（１）又はＶout ＝（２）の電位となって
もＩPN、ＩNPは共に小さい。
【００３３】容量性負荷への充放電後のＩPN＝ＩNPは微
少電流となり、｜ＩAMP ｜＝｜ＩPP｜＋｜ＩNN｜（｜Ｉ
PP｜＝｜ＩNN｜）となる。（１）≧Ｖout≧（２）の電
位時を差動増幅回路の安定状態と定義する。
少電流となり、｜ＩAMP ｜＝｜ＩPP｜＋｜ＩNN｜（｜Ｉ
PP｜＝｜ＩNN｜）となる。（１）≧Ｖout≧（２）の電
位時を差動増幅回路の安定状態と定義する。
【００３４】安定状態の電位、電位幅はＲ1 とｒとＲ2
の分割抵抗比により任意に設定できるが（１）と（２）
の電位差を０Ｖとすると第１の差動増幅回路及び第２の
差動増幅回路の動作点のバラツキにより、バッファ側が
大電流を発生してしまうおそれがあるので、安定して動
作させるために、０．００１Ｖ以上の電位差を必ず持た
す。
の分割抵抗比により任意に設定できるが（１）と（２）
の電位差を０Ｖとすると第１の差動増幅回路及び第２の
差動増幅回路の動作点のバラツキにより、バッファ側が
大電流を発生してしまうおそれがあるので、安定して動
作させるために、０．００１Ｖ以上の電位差を必ず持た
す。
【００３５】以上Ｖout とＩAMP の特性を図２に示し、
本発明例の等価回路を図３に示す。以上詳述したよう
に、本発明の特徴は、２つの異なる差動増幅回路を並列
に接続し、それぞれの差動増幅回路の基準電圧入力端子
には抵抗（もしくはそれに類するもの）で電位差（０．
００１〜１．０Ｖ）を持たせた電位をそれぞれ供給させ
ることにある。したがって、並列に接続された差動増幅
回路の出力電圧が基準電圧入力端子に供給した電位内よ
りも高い又は低い電位となると出力に接続される容量性
負荷に対し、十分な電流駆動能力を持ち、出力電圧が基
準電圧入力端子に供給した電位内にあると定電流源によ
る微少電流を流すことができる。
本発明例の等価回路を図３に示す。以上詳述したよう
に、本発明の特徴は、２つの異なる差動増幅回路を並列
に接続し、それぞれの差動増幅回路の基準電圧入力端子
には抵抗（もしくはそれに類するもの）で電位差（０．
００１〜１．０Ｖ）を持たせた電位をそれぞれ供給させ
ることにある。したがって、並列に接続された差動増幅
回路の出力電圧が基準電圧入力端子に供給した電位内よ
りも高い又は低い電位となると出力に接続される容量性
負荷に対し、十分な電流駆動能力を持ち、出力電圧が基
準電圧入力端子に供給した電位内にあると定電流源によ
る微少電流を流すことができる。
【００３６】
【発明の効果】本発明のインピーダンス変換回路では、
容量性負荷を駆動するにおいて充放電時は正負とも大電
流により充放電を行い、充放電終了後は、無駄な消費電
流を軽減することが可能である。これより、本発明は、
特にハンディタイプの電卓、電子手帳等の電子機器に用
いることが電池寿命の長期化を計るのに非常に有効であ
る。
容量性負荷を駆動するにおいて充放電時は正負とも大電
流により充放電を行い、充放電終了後は、無駄な消費電
流を軽減することが可能である。これより、本発明は、
特にハンディタイプの電卓、電子手帳等の電子機器に用
いることが電池寿命の長期化を計るのに非常に有効であ
る。
【図１】本発明のインピーダンス変換回路の一実施例を
示す図である。
示す図である。
【図２】Ｖout （負荷電圧）−ＩAMP （出力電流）特性
図である。
図である。
【図３】本発明の等価回路図である。
【図４】従来例と本発明とを対比した負荷電圧−出力電
流特性図。
流特性図。
【図５】従来例と本発明とを対比した消費電流特性図で
ある。
ある。
【図６】従来のインピーダンス変換回路の回路図であ
る。
る。
【図７】従来のインピーダンス変換回路の電流供給特性
図である。
図である。
Ｐ１１…ＰＭＯＳトランジスタ、Ｐ１２…ＰＭＯＳトラ
ンジスタ、Ｐ１３…ＰＭＯＳトランジスタ、Ｐ１４…Ｐ
ＭＯＳトランジスタ、Ｎ１１…ＮＭＯＳトランジスタ、
Ｐ１２…ＮＭＯＳトランジスタ、Ｎ１３…ＮＭＯＳトラ
ンジスタ、Ｃ１１…キャパシタ、Ｐ２１…ＰＭＯＳトラ
ンジスタ、Ｐ２２…ＰＭＯＳトランジスタ、Ｐ２３…Ｐ
ＭＯＳトランジスタ、Ｎ２１…ＮＭＯＳトランジスタ、
Ｎ２２…ＮＭＯＳトランジスタ、Ｎ２３…ＮＭＯＳトラ
ンジスタ、Ｎ２４…ＮＭＯＳトランジスタ、Ｃ２１…キ
ャパシタ。
ンジスタ、Ｐ１３…ＰＭＯＳトランジスタ、Ｐ１４…Ｐ
ＭＯＳトランジスタ、Ｎ１１…ＮＭＯＳトランジスタ、
Ｐ１２…ＮＭＯＳトランジスタ、Ｎ１３…ＮＭＯＳトラ
ンジスタ、Ｃ１１…キャパシタ、Ｐ２１…ＰＭＯＳトラ
ンジスタ、Ｐ２２…ＰＭＯＳトランジスタ、Ｐ２３…Ｐ
ＭＯＳトランジスタ、Ｎ２１…ＮＭＯＳトランジスタ、
Ｎ２２…ＮＭＯＳトランジスタ、Ｎ２３…ＮＭＯＳトラ
ンジスタ、Ｎ２４…ＮＭＯＳトランジスタ、Ｃ２１…キ
ャパシタ。
Claims (2)
- 【請求項１】 並列に接続された２つの異なる差動増幅
回路と、 各々の差動増幅回路の基準電圧入力端子に電位差を持た
せて電位を供給する手段とを具備し、各々の差動増幅回
路の定電流を極力小さくするとともに、駆動用電流を大
きくなるように設定したことを特徴とするインピーダン
ス変換回路。 - 【請求項２】 上記インピーダンス変換回路を液晶ドラ
イバー駆動用電源に使用することを特徴とする請求項１
記載のインピーダンス変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31793791A JPH05150736A (ja) | 1991-12-02 | 1991-12-02 | インピーダンス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31793791A JPH05150736A (ja) | 1991-12-02 | 1991-12-02 | インピーダンス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05150736A true JPH05150736A (ja) | 1993-06-18 |
Family
ID=18093691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31793791A Withdrawn JPH05150736A (ja) | 1991-12-02 | 1991-12-02 | インピーダンス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05150736A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781001A (en) * | 1995-10-04 | 1998-07-14 | Sharp Kabushiki Kaisha | Display-driving voltage generating apparatus |
| US6028598A (en) * | 1993-05-10 | 2000-02-22 | Kabushiki Kaisha Toshiba | Liquid crystal driving power supply circuit |
| KR100433692B1 (ko) * | 2000-12-28 | 2004-05-31 | 닛본 덴끼 가부시끼가이샤 | 귀환형 증폭회로 및 구동회로 |
| JP2007114802A (ja) * | 1995-09-07 | 2007-05-10 | At & T Corp | Ｌｃｄディスプレイ駆動装置 |
-
1991
- 1991-12-02 JP JP31793791A patent/JPH05150736A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6028598A (en) * | 1993-05-10 | 2000-02-22 | Kabushiki Kaisha Toshiba | Liquid crystal driving power supply circuit |
| JP2007114802A (ja) * | 1995-09-07 | 2007-05-10 | At & T Corp | Ｌｃｄディスプレイ駆動装置 |
| JP2014006556A (ja) * | 1995-09-07 | 2014-01-16 | At & T Corp | 液晶ディスプレイのための回路 |
| US5781001A (en) * | 1995-10-04 | 1998-07-14 | Sharp Kabushiki Kaisha | Display-driving voltage generating apparatus |
| KR100433692B1 (ko) * | 2000-12-28 | 2004-05-31 | 닛본 덴끼 가부시끼가이샤 | 귀환형 증폭회로 및 구동회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |