JPH05150011A - Semiconductor integrated circuit device - Google Patents

Abstract

PURPOSE:To facilitate testing and evaluation in a semiconductor integrated circuit device. CONSTITUTION:There are provided an input terminal (a), an auxiliary terminal (b), an output terminal (c), and a common line (d). There are also provided a first field-effect transistor T1 having a source drain path forming a first conductive channel connected between the auxiliary terminal (b) and output terminal (c), and a second field-effect transistor T2 having a source drain path forming a first conductive channel connected between the output terminal (c) and common line (d). There is further provided a control means for switching the first field-effect transistor T1 off when the specified voltage is not applied to the auxiliary terminal (b) and controlling the first field-effect transistor T1 according to a signal inputted to the input terminal (a) when the specified voltage is applied to the auxiliary terminal (b).

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、いわゆるオープンドレイン出力端子といわ
れる回路セルの出力部に適用可能で、試験・評価時にお
ける回路セルの作動の検出を容易にした半導体集積回路
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly, it can be applied to an output part of a so-called open drain output terminal of a circuit cell, and can easily detect the operation of the circuit cell at the time of test / evaluation. And a semiconductor integrated circuit device.

【０００２】半導体集積回路装置において、いわゆるオ
ープンドレイン出力端子と呼ばれる出力部を有する回路
セルを備えたものが知られている。本明細書で使用する
用語「オープンドレイン型出力端子」とは、通常の作動
状態において、電界効果トランジスタのドレイン又はソ
ースに接続された出力端子が、回路セル内の電源のＬレ
ベルに導通される状態か或いは回路セル内の電源のいず
れのレベルにも導通されず切離された状態かのいずれか
を採るものであり、従ってＨレベルの出力をすることは
ない出力端子を言うものとする。There is known a semiconductor integrated circuit device including a circuit cell having an output portion called a so-called open drain output terminal. As used herein, the term "open drain type output terminal" means that the output terminal connected to the drain or source of the field effect transistor is conducted to the L level of the power supply in the circuit cell in a normal operating state. The output terminal is either in a state or in a state in which it is not conducted to any level of the power source in the circuit cell and is in a disconnected state, and therefore it means an output terminal which does not output H level.

【０００３】オープンドレイン型出力端子では、製品と
なった段階での試験・評価における、出力端子のレベル
検出の際に、常にＨレベル又はＬレベルのいずれかが出
力される出力端子、例えばインバータ出力端子とは異な
った検出方法を必要とする。In the open-drain type output terminal, when detecting the level of the output terminal in the test / evaluation at the stage of becoming a product, an output terminal which always outputs either H level or L level, for example, an inverter output. It requires a different detection method from the terminals.

【０００４】[0004]

【従来技術】図４に基づいて、従来のオープンドレイン
型出力端子を備える集積回路装置の回路セルについて、
その作動の試験・評価のためのテスト回路と共に説明す
る。同図において、１ｎは集積回路装置に含まれる回路
セルの一つを表わし、２ｎはこの一つの回路セル１ｎの
試験・評価のために必要なテスト回路を示す。2. Description of the Related Art A circuit cell of an integrated circuit device having a conventional open drain type output terminal will be described with reference to FIG.
It will be described together with a test circuit for testing / evaluating its operation. In the figure, 1n represents one of the circuit cells included in the integrated circuit device, and 2n represents a test circuit necessary for testing / evaluating this one circuit cell 1n.

【０００５】回路セル１ｎは入力端子ａｎと、この入力
端子ａｎの信号を受けて所定の信号を出力する機能回路
Ａｎと、この機能回路Ａｎの出力を受けて作動して導通
又は非導通となって出力信号を出力端子ｃｎに出力する
出力トランジスタＴ５ｎとを有する。The circuit cell 1n receives an input terminal an, a functional circuit An which receives a signal from the input terminal an and outputs a predetermined signal, and an output which is operated by the functional circuit An to operate and become conductive or non-conductive. And an output transistor T5n for outputting an output signal to the output terminal cn.

【０００６】テスト回路２ｎは、一つの回路セル１ｎ毎
に配され、Ｖｃｃ電源に接続されたプルアップ抵抗Ｒon
と検出回路３ｎとを有し、出力端子ｆｎを介して回路セ
ル１ｎの出力端子ｃｎをプルアップすると共に、この出
力端子ｃｎの信号変化を検出回路３ｎで検出する。プル
アップ抵抗Ｒonは試験・評価に際して、例えば被試験半
導体集積回路装置のチップ外部の治具上に、試験される
回路セルの個数だけが取り付けられる。The test circuit 2n is provided for each circuit cell 1n, and is connected to the Vcc power supply with a pull-up resistor Ron.
And the detection circuit 3n, the output terminal cn of the circuit cell 1n is pulled up via the output terminal fn, and the signal change of the output terminal cn is detected by the detection circuit 3n. For the pull-up resistor Ron, for testing / evaluation, for example, only the number of circuit cells to be tested is attached on a jig outside the chip of the semiconductor integrated circuit device under test.

【０００７】テスト信号が回路セル１ｎの入力端子ａｎ
に入力されると、出力トランジスタＴ５ｎは機能回路Ａ
ｎの信号に従って作動し、抵抗Ｒonを介してプルアップ
されている出力端子ｃｎのレベルが、Ｈレベル又はＬレ
ベルに変化する。このレベル変化は各検出回路３ｎによ
って検出されて、各回路セル１ｎの作動が評価される。The test signal is the input terminal an of the circuit cell 1n.
Input to the functional circuit A
The output terminal cn, which operates in accordance with the n signal and is pulled up via the resistor Ron, changes to the H level or the L level. This level change is detected by each detection circuit 3n and the operation of each circuit cell 1n is evaluated.

【０００８】[0008]

【発明が解決しようとする課題】前記の如く従来のオー
プンドレイン型出力端子を有する回路セルの場合、試験
・評価時のテスト回路に、各回路セル毎のプルアップ抵
抗を設ける必要がある。しかし、プルアップ抵抗を各回
路セル毎に設け、これを試験・評価の都度チップ外部の
治具上に設けて試験・評価を行う場合には、きわめて繁
雑な準備作業を必要とするという問題がある。As described above, in the case of the conventional circuit cell having an open drain type output terminal, it is necessary to provide a pull-up resistor for each circuit cell in the test circuit at the time of test / evaluation. However, when a pull-up resistor is provided for each circuit cell and is provided on a jig outside the chip for each test / evaluation for test / evaluation, a very complicated preparatory work is required. is there.

【０００９】上記繁雑な準備作業を解消する方法とし
て、一つには、プルアップ抵抗を回路セル内に予め設け
る方法が考えられるが、出力トランジスタの導通時にプ
ルアップ抵抗と出力トランジスタとが直列回路となり、
出力端子が、出力トランジスタとプルアップ抵抗との分
圧端子となって、正確なＬレベルを出力できないため採
用することはできない。As a method of eliminating the complicated preparatory work described above, one possible method is to previously provide a pull-up resistor in the circuit cell. However, when the output transistor is turned on, the pull-up resistor and the output transistor are connected in series. Next to
Since the output terminal serves as a voltage dividing terminal of the output transistor and the pull-up resistor and cannot output an accurate L level, it cannot be adopted.

【００１０】また、試験時にプルアップ抵抗として使用
する抵抗を一方の端子を出力端子に接続し他方の端子を
開放して設けておき、試験時に他方の端子をＨレベルの
電源に接続する方法は、製品使用時に出力端子の寄生容
量の増加となって周波数特性を悪化させるため、これも
採用できない。In addition, a method of connecting one terminal to an output terminal and leaving the other terminal open with a resistor used as a pull-up resistor at the time of testing and connecting the other terminal to an H-level power source at the time of testing is as follows. This cannot be adopted because the parasitic capacitance of the output terminal increases when the product is used and the frequency characteristics deteriorate.

【００１１】上記問題を解決するため用いられている一
つの従来方法として、チップ内部に機能評価専用のイン
バータ出力部と製品使用時専用のオープンドレイン型出
力部の二種類のチップを設け、試験・評価時には機能評
価用のインバータを選択して使い、製品使用時にはオー
プンドレイン型出力部を選択して使用するという、いわ
ゆるマスタースライス法が知られている。As one conventional method used to solve the above problem, two types of chips, an inverter output section dedicated to function evaluation and an open drain type output section dedicated to product use, are provided inside the chip and tested. A so-called master slice method is known in which an inverter for functional evaluation is selected and used for evaluation, and an open drain type output section is selected and used when a product is used.

【００１２】しかし、このマスタースライス法の場合、
インバータ出力部のためのマスクとオープンドレイン型
出力部のためのマスクとの二種類のマスクを用意する必
要があり、マスク費用の増大及びマスクの管理が繁雑で
あるという欠点がある。However, in the case of this master slice method,
It is necessary to prepare two kinds of masks, a mask for the inverter output section and a mask for the open drain type output section, which has a drawback that the mask cost is increased and the mask management is complicated.

【００１３】別の方法として、特開昭６０−１２８７１
７号公報に記載されたラッチ回路を利用する方法があ
る。この公報の場合、図５にその出力部のみを従来例
（２）として示したように、出力トランジスタＴ６と直
列に第二のトランジスタＴ７を設けると共にラッチ回路
３を設け、このラッチ回路３の出力で第二のトランジス
タ７を制御する方法を採用している。しかし、通常、ラ
ッチ回路には四個のトランジスタが必要であるため結局
付加するトランジスタが五個となり、トランジスタ個数
がきわめて多くなり、構成が複雑であると共に、消費電
力が増加するという欠点がある。Another method is disclosed in JP-A-60-12871.
There is a method of utilizing the latch circuit described in Japanese Patent Publication No. In the case of this publication, a second transistor T7 is provided in series with an output transistor T6 as well as a latch circuit 3 as shown in FIG. The method of controlling the second transistor 7 is adopted. However, usually, since the latch circuit requires four transistors, the number of transistors to be added is eventually five, which results in an extremely large number of transistors, a complicated structure, and an increase in power consumption.

【００１４】本発明は、上記問題及び欠点に鑑み、オー
プンドレイン型出力端子を有する回路セルを備える集積
回路装置を改良し、もってできるだけ簡単な構成を維持
すると共に、二種類のマスクを必要とすることもなく、
試験・評価のための準備が簡単で消費電力の増加も生じ
ない半導体集積回路装置を提供することを目的とする。In view of the above problems and drawbacks, the present invention improves an integrated circuit device including a circuit cell having an open drain type output terminal, and thus maintains the simplest structure possible and requires two kinds of masks. Without incident,
It is an object of the present invention to provide a semiconductor integrated circuit device that is easy to prepare for testing and evaluation and that does not increase power consumption.

【００１５】[0015]

【課題を解決するための手段】図１は本発明の原理図で
ある。同図において、１は半導体集積回路装置の一つの
回路セル、Ｔ１及びＴ２は夫々、第一導電型チャンネル
を有する第一及び第二の電界効果トランジスタ、Ｔ３は
第二導電型チャンネルを有する第三の電界効果トランジ
スタ、Ｒ１は抵抗要素、ａ、ｂ、ｃ、ｄは夫々入力端の
前段に配される入力端子、補助端子、出力端子、共通線
である。FIG. 1 shows the principle of the present invention. In the figure, 1 is one circuit cell of a semiconductor integrated circuit device, T1 and T2 are first and second field effect transistors each having a first conductivity type channel, and T3 is a third field effect transistor having a second conductivity type channel. , R1 is a resistance element, and a, b, c and d are an input terminal, an auxiliary terminal, an output terminal and a common line, which are arranged in front of the input terminal.

【００１６】上記目的を達成するため、本発明の半導体
集積回路装置では、図１に示したように、入力端、補助
端子（ｂ）、出力端子（ｃ）及び共通線（ｄ）と、前記
補助端子（ｂ）と前記出力端子（ｃ）との間に接続され
た第１導電型チャンネルを成すソース・ドレイン路を有
する第一の電界効果トランジスタ（Ｔ１）と、前記出力
端子（ｃ）と前記共通線（ｄ）との間に接続された第一
導電型チャネルをなすソース・ドレイン路を有する第二
の電界効果トランジスタ（Ｔ２）と、前記補助端子
（ｂ）に所定電圧が印加されないときは前記第一の電界
効果トランジスタ（Ｔ１）をオフし、前記補助端子
（ｂ）に所定電圧が印加されたときは、前記第一の電界
効果トランジスタ（Ｔ１）を入力端に入力される信号に
応じて制御する制御手段とを有するように構成する。To achieve the above object, in the semiconductor integrated circuit device of the present invention, as shown in FIG. 1, an input terminal, an auxiliary terminal (b), an output terminal (c), a common line (d), and A first field effect transistor (T1) having a source-drain path forming a first conductivity type channel connected between the auxiliary terminal (b) and the output terminal (c); and the output terminal (c). When a predetermined voltage is not applied to the second field effect transistor (T2) having a source / drain path forming a first conductivity type channel connected to the common line (d) and the auxiliary terminal (b) Turns off the first field effect transistor (T1), and when a predetermined voltage is applied to the auxiliary terminal (b), the first field effect transistor (T1) becomes a signal input to the input terminal. Control means for controlling according to Configured to have.

【００１７】本発明の半導体集積回路装置は、全ての回
路セルが同じ構成を有する必要はなく、一部の回路セル
のみを本発明の特徴を有する回路セルとすることができ
る。全ての回路セルが同じ構成を有する場合には、共通
線ｄは、半導体集積回路装置内の全ての回路セルに共通
とすることができ、或いは回路セルのブロック毎に共通
とすることもできる。In the semiconductor integrated circuit device of the present invention, it is not necessary that all the circuit cells have the same structure, and only some of the circuit cells can be the circuit cells having the features of the present invention. When all the circuit cells have the same configuration, the common line d can be common to all the circuit cells in the semiconductor integrated circuit device, or can be common to each block of the circuit cells.

【００１８】図１において、回路セル１内に示した機能
回路Ａは、必ずしも機能素子を含む必要はなく、機能回
路Ａが機能素子を含まない場合には、機能回路Ａは単に
接続配線として構成され、入力端子ａは第二及び第三の
電界効果トランジスタＴ２、Ｔ３の双方のゲートに直接
接続される。また、入力端は単に試験・評価のために使
用されるテスト用入力端子であっても良く、必ずしもＩ
／Ｏ端子として構成される必要はない。In FIG. 1, the functional circuit A shown in the circuit cell 1 does not necessarily include a functional element. When the functional circuit A does not include a functional element, the functional circuit A is simply configured as a connection wiring. The input terminal a is directly connected to the gates of both the second and third field effect transistors T2 and T3. Further, the input terminal may be a test input terminal simply used for testing / evaluation, and is not necessarily I
It need not be configured as an / O terminal.

【００１９】[0019]

【作用】説明を簡素化するため、第１導電型チャンネル
をｎチャンネル、第２導電型チャンネルをｐチャンネル
とし、且つ制御手段が第２導電型チャンネルの第三の電
界効果トランジスタとして、また機能回路Ａが単に接続
配線として夫々構成される場合について説明する。な
お、テスト回路の構成等については理解の容易のために
図２を併せて参照する。In order to simplify the description, the first conductivity type channel is an n channel, the second conductivity type channel is a p channel, and the control means is a third field effect transistor of the second conductivity type channel, and a functional circuit. A case where each of A is simply configured as a connection wiring will be described. For easy understanding of the configuration of the test circuit, refer to FIG. 2 as well.

【００２０】試験・評価においては、補助端子ｂは直接
Ｈレベルの電源端子に接続され共通線ｄはＬレベルの電
源端子に接続される（図２）。まずＬレベルのテスト信
号が入力端子ａに入力されると、この信号は第二及び第
三の電界効果トランジスタ（以下単にトランジスタとい
う）Ｔ２、Ｔ３のゲートに伝えられ、第二のトランジス
タＴ２は非導通、第三のトランジスタＴ３は導通とな
る。In the test / evaluation, the auxiliary terminal b is directly connected to the H level power supply terminal, and the common line d is connected to the L level power supply terminal (FIG. 2). First, when an L level test signal is input to the input terminal a, this signal is transmitted to the gates of the second and third field effect transistors (hereinafter simply referred to as transistors) T2 and T3, and the second transistor T2 is not Conductive, the third transistor T3 becomes conductive.

【００２１】第三のトランジスタＴ３の導通を受けて、
第一のトランジスタＴ１のゲートにはＨレベルが印加さ
れ、第一のトランジスタＴ１は導通する。このため出力
端子ｃには補助端子ｂと同じＨレベルが出力される。In response to the conduction of the third transistor T3,
The H level is applied to the gate of the first transistor T1, and the first transistor T1 becomes conductive. Therefore, the same H level as the auxiliary terminal b is output to the output terminal c.

【００２２】次に、入力端子ａにＨレベルのテスト信号
が入力されると、第二のトランジスタＴ２は導通、第三
のトランジスタＴ３は非導通となり、また第一のトラン
ジスタＴ１は第三のトランジスタＴ３の非導通を受けて
非導通となり、出力端子ｃには共通線ｄと同じＬレベル
が出力される。出力端子のＨレベル及びＬレベルの双方
のレベルは、試験装置の検出回路（図２）によって検出
され、回路セルの評価が可能となる。Next, when an H-level test signal is input to the input terminal a, the second transistor T2 becomes conductive, the third transistor T3 becomes non-conductive, and the first transistor T1 becomes the third transistor. When T3 becomes non-conductive, it becomes non-conductive, and the same L level as that of the common line d is output to the output terminal c. Both the H level and the L level of the output terminal are detected by the detection circuit (FIG. 2) of the test apparatus, and the circuit cell can be evaluated.

【００２３】製品使用時には、補助端子ｂは、共通線ｄ
と同じＬレベルに維持される。このため第三のトランジ
スタＴ３は入力端子ａの信号レベルの如何に拘らず、常
に非導通である。従って第一のトランジスタＴ１のゲー
ト入力がＬレベルとなり、第一のトランジスタＴ１は常
に非導通である。このため、出力端子ｃは第二のトラン
ジスタＴ２の作動によって信号が変化するオープンドレ
イン型出力端子として作動する。When using the product, the auxiliary terminal b is connected to the common line d.
The same L level is maintained. Therefore, the third transistor T3 is always non-conductive regardless of the signal level of the input terminal a. Therefore, the gate input of the first transistor T1 becomes L level, and the first transistor T1 is always non-conductive. Therefore, the output terminal c operates as an open drain type output terminal whose signal changes according to the operation of the second transistor T2.

【００２４】[0024]

【実施例】図面に基づいて本発明について更に説明す
る。図２は、本発明の実施例１の集積回路装置の一つの
回路セルを、この集積回路装置の試験・評価をするため
のテスト回路と共に示している。同図において、１ｎは
回路セルの一つを、２はテスト回路を夫々示し、集積回
路装置は、図に示した回路セル１ｎと同じ構成の多数の
回路セルから構成される。The invention will be further described with reference to the drawings. FIG. 2 shows one circuit cell of the integrated circuit device according to the first embodiment of the present invention together with a test circuit for testing / evaluating the integrated circuit device. In the figure, 1n indicates one of the circuit cells, 2 indicates a test circuit, and the integrated circuit device is composed of a large number of circuit cells having the same configuration as the circuit cell 1n shown in the figure.

【００２５】テスト回路２には、同時にテストされる回
路セルの数だけの検出回路３１、…３ｎが配される。第
一及び第二のトランジスタＴ1n、Ｔ2nはいずれもｎチャ
ンネルMOSFET、第３のトランジスタＴ3nはｐチャンネル
MOSFETとして、夫々構成されており、また共通線は共通
接地ラインに接続されている。The test circuit 2 is provided with as many detection circuits 31, ... 3n as the number of circuit cells to be tested at the same time. Both the first and second transistors T1n and T2n are n-channel MOSFETs, and the third transistor T3n is p-channel.
Each is configured as a MOSFET, and the common line is connected to the common ground line.

【００２６】テスト回路２の電源Ｖｃｃはテスト回路の
一つの電源供給端子ｆを経て、一つの回路セルの補助端
子に供給され、各回路セル１１、…１ｎの補助端子ｂ
１、…ｂｎは、夫々共通に接続される。各回路セルの出
力端子ｃ１、…ｃｎは夫々、テスト回路の検出端子ｅ
１、…ｅｎを介して対応する検出回路３１、…３ｎに接
続される。この図に示した実施例の回路における試験・
評価時の作動並びに製品使用時での作動は既に説明した
通りであり、これ以上の説明を省略する。The power supply Vcc of the test circuit 2 is supplied to the auxiliary terminal of one circuit cell through one power supply terminal f of the test circuit, and the auxiliary terminal b of each circuit cell 11, ... 1n.
1, ... Bn are commonly connected. The output terminals c1, ... Cn of each circuit cell are respectively the detection terminals e of the test circuit.
.. 3n are connected to the corresponding detection circuits 31 ,. Test in the circuit of the embodiment shown in this figure
The operation at the time of evaluation and the operation at the time of using the product are as already described, and a further description will be omitted.

【００２７】図３に実施例２の回路図を示した。実施例
２の実施例１との違いは、抵抗要素Ｒ１としてｎ型チャ
ンネルから成るソース・ドレイン路を有する第四のトラ
ンジスタを採用し、この第四のトランジスタＴ４ｎのゲ
ートを所定のＨレベルに維持したことである。この構成
により、第四のトランジスタＴ４ｎを抵抗要素として使
用することができる。この実施例の場合、抵抗要素を第
三のトランジスタＴ３ｎと異なる導電型の一対のトラン
ジスタとして構成することができ、第三のトランジスタ
と同様な工程によって製作できるため好適である。FIG. 3 shows a circuit diagram of the second embodiment. The difference between the second embodiment and the first embodiment is that a fourth transistor having a source / drain path composed of an n-type channel is used as the resistance element R1, and the gate of the fourth transistor T4n is maintained at a predetermined H level. That is what I did. With this configuration, the fourth transistor T4n can be used as a resistance element. In the case of this embodiment, the resistance element can be configured as a pair of transistors having a conductivity type different from that of the third transistor T3n, and can be manufactured by the same process as the third transistor, which is preferable.

【００２８】上記各実施例にて説明した半導体集積回路
装置では、補助端子を選択的にＨレベル又はＬレベルに
維持することで、夫々試験・評価時の機能選択又は製品
使用時の機能選択を行うことができ、機能選択の容易な
オープンドレイン型出力端子を有する回路セルを備えて
いる。In the semiconductor integrated circuit device described in each of the above embodiments, the auxiliary terminals are selectively maintained at the H level or the L level to perform the function selection during the test / evaluation or the function selection during the product use, respectively. It is provided with a circuit cell having an open drain type output terminal which can be performed and whose function can be easily selected.

【００２９】この構成により、各実施例の集積回路装置
では、マスタースライス法のようにハードウェアを機能
別に製造することを要しないこととなり、またトランジ
スタ数が多く且つ消費電力の増大するラッチ回路付きの
出力部とは異なり、トランジスタの個数の増大を一定以
下に抑えることができ、消費電力の増加を伴うこともな
い。また補助端子は回路セル全体をまとめてＨレベル又
はＬレベルに接続することができ、補助端子の採用によ
って機能選択時に必要となる配線の増加はわずかで足り
る。With this configuration, in the integrated circuit device of each embodiment, it is not necessary to manufacture the hardware for each function as in the master slice method, and the number of transistors is large and the power consumption is increased. Unlike the output section of No. 3, the increase in the number of transistors can be suppressed below a certain level, and there is no increase in power consumption. Further, the auxiliary terminals can be connected to the H level or the L level as a whole of the circuit cells, and the use of the auxiliary terminals requires only a small increase in wiring required for function selection.

【００３０】なお、上記各実施例では、各トランジスタ
をMOSFETとする例を示したが、本発明における各トラン
ジスタは、特にMOSFETに限定されるものではなく、接合
形トランジスタ或いはMISFET等何れの電界効果トランジ
スタを採用することもできる。In each of the above-mentioned embodiments, an example in which each transistor is a MOSFET has been shown, but each transistor in the present invention is not particularly limited to a MOSFET, and any field effect such as a junction type transistor or MISFET can be used. A transistor can also be adopted.

【００３１】[0031]

【発明の効果】以上説明したように、本発明によれば、
補助端子への機能選択信号によって動作機能を選択で
き、従来とは異なり、二種類のチップの製作を要するこ
とがなく、またトランジスタの個数の増加を低く押える
ことができると共に消費電力の増加を招くこともないた
め、動作機能選択付き回路セルを有する半導体集積回路
装置の性能向上に寄与すること大である。As described above, according to the present invention,
The operation function can be selected by the function selection signal to the auxiliary terminal, unlike the conventional method, it is not necessary to manufacture two types of chips, the increase in the number of transistors can be suppressed low, and the power consumption increases. Therefore, it greatly contributes to the performance improvement of the semiconductor integrated circuit device having the circuit cell with operation function selection.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の原理図である。FIG. 1 is a principle diagram of the present invention.

【図２】実施例１の回路をテスト回路と共に示す図であ
る。FIG. 2 is a diagram showing a circuit of Example 1 together with a test circuit.

【図３】実施例２の回路図である。FIG. 3 is a circuit diagram of a second embodiment.

【図４】従来例１の回路及びテスト回路図である。FIG. 4 is a circuit diagram and a test circuit diagram of Conventional Example 1.

【図５】従来例２の回路図である。FIG. 5 is a circuit diagram of Conventional Example 2.

【符号の説明】[Explanation of symbols]

１…回路セル、 Ｔ１、Ｔ２…夫々、第一導電型チャンネルを有する第一
及び第二の電界効果トランジスタ Ｔ３…第二導電型チャンネルを有する第三の電界効果ト
ランジスタ Ｒ１…抵抗要素 ａ、ｂ、ｃ、ｄ…夫々、入力端子、補助端子、出力端
子、共通線DESCRIPTION OF SYMBOLS 1 ... Circuit cell, T1, T2 ... 1st and 2nd field effect transistor which has a 1st conductivity type channel respectively T3 ... 3rd field effect transistor R1 which has a 2nd conductivity type channel R1 ... Resistance element a, b, c, d ... Input terminal, auxiliary terminal, output terminal, common line, respectively

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9169−4Ｍ Ｈ０１Ｌ 21/82 Ｐ ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁵ Identification code Office reference number FI technical display location 9169-4M H01L 21/82 P

Claims (2)

【特許請求の範囲】[Claims] 【請求項１】入力端、補助端子（ｂ）、出力端子（ｃ）
及び共通線（ｄ）と、 前記補助端子（ｂ）と前記出力端子（ｃ）との間に接続
された第１導電型チャンネルを成すソース・ドレイン路
を有する第一の電界効果トランジスタ（Ｔ１）と、 前記出力端子（ｃ）と前記共通線（ｄ）との間に接続さ
れた第一導電型チャネルをなすソース・ドレイン路を有
する第二の電界効果トランジスタ（Ｔ２）と、 前記補助端子（ｂ）に所定電圧が印加されないときは前
記第一の電界効果トランジスタ（Ｔ１）をオフし、前記
補助端子（ｂ）に所定電圧が印加されたときは、前記第
一の電界効果トランジスタ（Ｔ１）を入力端に入力され
る信号に応じて制御する制御手段とを有することを特徴
とする半導体集積回路。1. An input terminal, an auxiliary terminal (b), an output terminal (c).
And a common line (d), and a first field effect transistor (T1) having a source / drain path forming a first conductivity type channel connected between the auxiliary terminal (b) and the output terminal (c). A second field effect transistor (T2) having a source / drain path forming a first conductivity type channel connected between the output terminal (c) and the common line (d); and the auxiliary terminal ( When a predetermined voltage is not applied to b), the first field effect transistor (T1) is turned off, and when a predetermined voltage is applied to the auxiliary terminal (b), the first field effect transistor (T1). And a control means for controlling the circuit according to a signal input to the input terminal. 【請求項２】前記制御手段は、前記補助端子（ｂ）と前
記第一の電界効果トランジスタ（Ｔ１）のゲートとの間
に接続された第２導電型チャンネルを成すソース・ドレ
イン路を有する第三の電界効果トランジスタ（Ｔ３）
と、 前記第一の電界効果トランジスタ（Ｔ１）のゲートと前
記共通線（ｄ）との間に接続された抵抗要素（Ｒ１）と
を備え、 前記第二及び第三の電界効果トランジスタ（Ｔ２、Ｔ
３）のゲートが、相互に接続されると共に、前記入力端
の信号に制御されることを特徴とする請求項１記載の半
導体集積回路装置。2. The control means has a source / drain path forming a second conductivity type channel connected between the auxiliary terminal (b) and the gate of the first field effect transistor (T1). Three field effect transistors (T3)
And a resistance element (R1) connected between the gate of the first field effect transistor (T1) and the common line (d), the second and third field effect transistors (T2, T
2. The semiconductor integrated circuit device according to claim 1, wherein the gates of 3) are connected to each other and controlled by the signal at the input end.