JPH05145035A - Semiconductor storage device and its manufacture - Google Patents

Abstract

PURPOSE:To eliminate a problem that an electric field applied to a PN junction between a substrate and a source.drain layer of a transfer gate transistor in a memory cell of a semiconductor storage device, in paticular, a DRM increases, a junction current becomes large, and the data holding time of the memory cell deteriorates. CONSTITUTION:Under an active region in which a transfer gate transistor 51 or the like is formed, an impurity layer 5 different from a source.drain layer is formed at a deep position in a substrate 1, away from the substrate surface.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】この発明は、半導体メモリ装置、
特に１トランジスタ、１キャパシタから成るメモリセル
を構成要素とするダイナミックメモリ装置の構造と製法
に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a semiconductor memory device,
In particular, the present invention relates to a structure and a manufacturing method of a dynamic memory device having a memory cell composed of one transistor and one capacitor as a constituent element.

【０００２】[0002]

【従来の技術】半導体メモリ装置、特にダイナミックラ
ンダムアクセスメモリ（ＤＲＡＭ）は近年高密度化の傾
向が著しく、チップ当りのビット数は約３年で４倍の割
合いで増大されつつある。このような目ざましい高密度
化は、露光技術に代表される微細加工技術によるところ
が大きいが、同時に微細化に耐えうるデバイス技術も重
要である。ＤＲＡＭでは情報をメモリセルの微小キャパ
シタの電荷の有無として蓄積しているので、限られたセ
ル面積で必要な静電容量を確保することと、データ再書
きこみが行われるまでのリフレッシュサイクル時間中デ
ータを保持するためにメモリセルにおけるリーク電流を
低減することが強く要求される。前者の要求にはキャパ
シタを３次元的に作りこむトレンチキャパシタセルやス
タックトキャパシタセルが提案され、実用化されてい
る。また、後者の要求に対しては、半導体結晶の品質を
向上させるとか、基板不純物濃度を調整して、空乏層の
のびを抑制してリーク電流を低減させる試みがなされて
いる。2. Description of the Related Art A semiconductor memory device, particularly a dynamic random access memory (DRAM), has been remarkably densified in recent years, and the number of bits per chip has been increasing four times in about three years. Such remarkable densification is largely due to the fine processing technology represented by the exposure technology, but at the same time, the device technology capable of withstanding the miniaturization is also important. Since information is stored in the DRAM as the presence or absence of electric charges in the microcapacitor of the memory cell, it is necessary to secure the necessary capacitance in a limited cell area and to refresh the data until the data is rewritten. It is strongly required to reduce the leak current in the memory cell in order to retain the data. To meet the former requirement, a trench capacitor cell and a stacked capacitor cell in which a capacitor is formed three-dimensionally have been proposed and put into practical use. In response to the latter requirement, attempts have been made to improve the quality of the semiconductor crystal or adjust the substrate impurity concentration to suppress the extension of the depletion layer and reduce the leak current.

【０００３】従来の高密度ＤＲＡＭセルの一例として、
スタックトキャパシタセルについて図５に示し以下に説
明する。As an example of a conventional high density DRAM cell,
The stacked capacitor cell is shown in FIG. 5 and will be described below.

【０００４】図５はメモリセルの断面を示すものであ
る。Ｐ型のシリコン半導体基板１０１上に、基板よりも
Ｐ型不純物濃度の高いＰウェル領域１０２が存在し、そ
の中にメモリセル全体が納められている。分離用のフィ
ールド酸化膜１０３によって囲まれたアクティブ領域に
ゲート酸化膜１０４、ゲート電極１０５およびソース・
ドレインＮ⁺ 拡散層１０６から構成されるスイッチング
トランジスタ（ＭＯＳＦＥＴ）が形成されている。この
スイッチングトランジスタの上方には、絶縁膜１０７を
介して、下側電極１０９、誘電体薄膜１１０、および上
側電極１１１から構成されるスタックトキャパシタが形
成されている。さらにキャパシタの上には絶縁膜１１
２、ビット線１１４が形成されている。スイッチングト
ランジスタの一方のＮ⁺ 拡散層にはコンタクトホール１
０８を介して、キャパシタの下側電極１０９が、また他
方のＮ⁺ 拡散層にはコンタクトホール１１３を介してビ
ット線１１４が電気的に接続されている。ゲート電極１
０５は紙面垂直方向にのびワード線としても機能する。FIG. 5 shows a cross section of a memory cell. A P-well region 102 having a P-type impurity concentration higher than that of the substrate exists on a P-type silicon semiconductor substrate 101, and the entire memory cell is housed therein. In the active region surrounded by the field oxide film 103 for isolation, the gate oxide film 104, the gate electrode 105 and the source.
A switching transistor (MOSFET) including the drain N ⁺ diffusion layer 106 is formed. A stacked capacitor including a lower electrode 109, a dielectric thin film 110, and an upper electrode 111 is formed above the switching transistor via an insulating film 107. Furthermore, an insulating film 11 is formed on the capacitor.
2, bit line 114 is formed. A contact hole 1 is formed in one N ⁺ diffusion layer of the switching transistor.
The lower electrode 109 of the capacitor is electrically connected via 08, and the bit line 114 is electrically connected to the other N ⁺ diffusion layer via a contact hole 113. Gate electrode 1
Reference numeral 05 also functions as a word line extending in the direction perpendicular to the paper surface.

【０００５】次に、このようなメモリセルの動作につい
て簡単に説明する。まず、ワード線１０５をハイレベル
にすることにより、スイッチングトランジスタを導通さ
せ、ビット線１１４より情報を書きこむ。ワード線１０
５をローレベルにすることにより、スイッチングトラン
ジスタを非導通状態にし、データを保持する。読み出し
の際には、まずビット線１１４をある電位にプリチャー
ジしたのち、ワード線１０５をたち上げ、スイッチング
トランジスタを導通させ、キャパシタの電荷と、ビット
線１１４の電荷の再配分を行い、ビット線電位をセンス
アンプにより検出する。Next, the operation of such a memory cell will be briefly described. First, the word line 105 is set to a high level to make the switching transistor conductive and write information from the bit line 114. Word line 10
By setting 5 to a low level, the switching transistor is made non-conductive and data is held. At the time of reading, first, the bit line 114 is precharged to a certain potential, then the word line 105 is raised, the switching transistor is made conductive, and the charge of the capacitor and the charge of the bit line 114 are redistributed. The potential is detected by the sense amplifier.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、前記構
成の装置では、微細化に際し、隣接セル間のリークや、
トランスファゲートトランジスタのオフリークを減少さ
せるために、フィールド酸化膜下の基板不純物濃度やト
ランスファゲートトランジスタのチャネル領域の不純物
濃度を高め、空乏層ののびを縮小させてやる必要があっ
た。これらの高濃度化により、トランスファゲートトラ
ンジスタのソース・ドレイン拡散層と基板間とのＰＮ接
合にかかる電界が高まり、接合リーク電流が増大し、メ
モリセルのデータ保持時間が劣化するという欠点があっ
た。ＤＲＡＭでは１世代ごとに容量が４倍になるととも
に、リフレッシュ期間は２倍になっており、さらに最近
では低消費電力をねらった製品では、リフレッシュ期間
は１００ｍｓ以上にもなってきている。このような状況
において、従来技術では満足できるものは得られなかっ
た。However, in the device having the above-described structure, in miniaturization, leakage between adjacent cells,
In order to reduce the off-leakage of the transfer gate transistor, it is necessary to increase the substrate impurity concentration under the field oxide film and the impurity concentration of the channel region of the transfer gate transistor to reduce the extension of the depletion layer. Due to these high concentrations, the electric field applied to the PN junction between the source / drain diffusion layer of the transfer gate transistor and the substrate is increased, the junction leakage current is increased, and the data retention time of the memory cell is deteriorated. .. In the DRAM, the capacity is quadrupled for each generation, and the refresh period is doubled. Further, in recent products with low power consumption, the refresh period is 100 ms or more. In such a situation, the conventional technology has not been satisfactory.

【０００７】この発明は以上述べたデータ保持時間が劣
化するという問題点を除去するため、接合のリーク電流
を減少させ、リフレッシュ特性の優れたメモリ装置を提
供することを目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a memory device which reduces the leak current of the junction and has an excellent refresh characteristic in order to eliminate the above-mentioned problem that the data retention time is deteriorated.

【０００８】[0008]

【課題を解決するための手段】この発明は前述の目的の
ため、トランスファゲートトランジスタのパンチスルー
防止のための高濃度不純物領域と、隣接セル間リーク防
止のための高濃度不純物領域とを、基板の比較的深い位
置に配し、ソース・ドレイン拡散層との距離をとり、接
合リーク電流を減少させるようにしたものである。For the above-mentioned purpose, the present invention provides a high-concentration impurity region for preventing punch-through of a transfer gate transistor and a high-concentration impurity region for preventing leakage between adjacent cells. Is arranged at a relatively deep position in order to reduce the junction leakage current by keeping a distance from the source / drain diffusion layer.

【０００９】[0009]

【作用】前述したように本発明は、フィールドのチャネ
ルストップあるいはパンチスルー防止のための高濃度Ｐ
型領域をＮ型拡散層と離して形成するようにしたので、
接合部におけるリーク電流を減少させることができ、メ
モリセルのデータ保持時間を延ばすことができる。ま
た、ストレージノードコンタクト部では基板の深い部分
に高濃度Ｐ型層が存在して、ポテンシャルバリアとして
働くので、基板中に入射したα粒子によって発生する電
荷がストレージノードへ集りにくくなり、ソフトエラー
耐性が向上する。As described above, according to the present invention, the high concentration P is used to prevent the field channel stop or punch through.
Since the mold region is formed separately from the N type diffusion layer,
The leak current at the junction can be reduced, and the data retention time of the memory cell can be extended. Further, since the high-concentration P-type layer exists in the deep portion of the substrate in the storage node contact portion and acts as a potential barrier, it becomes difficult for the charges generated by the α particles incident on the substrate to collect in the storage node, and the soft error resistance is improved. Is improved.

【００１０】[0010]

【実施例】図１はこの発明の第１の実施例を示す断面図
であって、１はＰ型の不純物濃度１×１０¹⁵ないし１×
１０¹⁶ｃｍ^-3のシリコン単結晶基板であって、その上に
素子分離のためのフィールド酸化膜２が形成されてい
る。フィールド酸化膜２が形成されていないシリコン基
板上にはスイッチングトランジスタ５１が形成されてい
る。スイッチングトランジスタ５１はゲート酸化膜３、
ソース・ドレインＮ型拡散層６およびゲート電極４から
構成されている。ゲート酸化膜３の直下のシリコン基板
１にはピーク濃度１×１０¹⁷ｃｍ^-3程度のＰ型層５が形
成されている。このＰ型拡散層５は、スイッチングトラ
ンジスタ５１のゲート４下では基板表面直下に、それ以
外のアクティブ領域では表面よりも０．２〜０．５μｍ
ぐらいの深さの所に作られており、フィールド酸化膜２
のエッジまで連続している。スイッチングトランジスタ
５１の上には絶縁用の層間膜７があり、この膜にあけら
れたコンタクトホール８によりスイッチングトランジス
タ５１とキャパシタ５２が接続されている。キャパシタ
５２は下側電極（ストレージノード）９、誘電体薄膜１
０および上側電極（セルプレート）１１から構成されて
いる。さらにキャパシタ５２の上部には絶縁膜１２を隔
て、ビット線１５が形成されている。ビット線１５は、
絶縁膜７にあけられたコンタクトホール１３を介してス
イッチングトランジスタ５１の拡散層６に接続されてい
る。図示はしていないが、最上層には保護のためのパッ
シベーション膜が形成されている。1 is a sectional view showing a first embodiment of the present invention, in which 1 is a P-type impurity concentration of 1 × 10 ¹⁵ to 1 ×.
It is a silicon single crystal substrate of 10 ¹⁶ cm ⁻³ , and a field oxide film 2 for element isolation is formed thereon. The switching transistor 51 is formed on the silicon substrate on which the field oxide film 2 is not formed. The switching transistor 51 has a gate oxide film 3,
It is composed of a source / drain N-type diffusion layer 6 and a gate electrode 4. A P-type layer 5 having a peak concentration of about 1 × 10 ¹⁷ cm ⁻³ is formed on the silicon substrate 1 immediately below the gate oxide film 3. The P-type diffusion layer 5 is located just below the surface of the substrate below the gate 4 of the switching transistor 51, and 0.2 to 0.5 μm below the surface in other active regions.
The field oxide film 2 is formed at a depth of about
Is continuous up to the edge of. An insulating interlayer film 7 is provided on the switching transistor 51, and the switching transistor 51 and the capacitor 52 are connected by a contact hole 8 formed in this film. The capacitor 52 is the lower electrode (storage node) 9, the dielectric thin film 1
0 and the upper electrode (cell plate) 11. Further, the bit line 15 is formed above the capacitor 52 with the insulating film 12 interposed therebetween. Bit line 15
It is connected to the diffusion layer 6 of the switching transistor 51 through a contact hole 13 formed in the insulating film 7. Although not shown, a passivation film for protection is formed on the uppermost layer.

【００１１】次に、このメモリ装置の製造方法について
図２（Ａ）〜（Ｃ）を用いて説明する。Next, a method of manufacturing this memory device will be described with reference to FIGS.

【００１２】まず、Ｐ型シリコン基板１を用意し、選択
酸化法などにより膜厚４００ないし８００ｎｍのフィー
ルド酸化膜２を形成する。この際、通常行っているフィ
ールド酸化膜下へのＰ型不純物イオン注入、いわゆるチ
ャネルストップインプラは行わない。つづいてスイッチ
ングトランジスタのゲート酸化膜３を熱酸化により、１
０ないし２０ｎｍの膜厚で形成し、その上にゲート電極
４となるポリシリコンをＣＶＤ（化学的気相成長）法に
より膜厚３００ないし４００ｎｍ堆積させ、導電性をも
たせるため例えばリンを高濃度にドープし、パターニン
グする（図２（Ａ）参照）。ポリシリコンの他にゲート
電極として、高融点金属やシリサイド、あるいはポリシ
リコンの上にシリサイドを積層したポリサイド構造を用
いることもできる。First, a P-type silicon substrate 1 is prepared, and a field oxide film 2 having a film thickness of 400 to 800 nm is formed by a selective oxidation method or the like. At this time, the P-type impurity ion implantation below the field oxide film, which is usually performed, so-called channel stop implantation is not performed. Then, the gate oxide film 3 of the switching transistor is thermally oxidized to 1
It is formed to a film thickness of 0 to 20 nm, and polysilicon to be the gate electrode 4 is deposited thereon to a film thickness of 300 to 400 nm by a CVD (Chemical Vapor Deposition) method so as to have conductivity. Doping and patterning (see FIG. 2A). In addition to polysilicon, a refractory metal or silicide, or a polycide structure in which silicide is laminated on polysilicon can be used as the gate electrode.

【００１３】つづいて図２（Ｂ）のように、パターニン
グして、ゲート電極４の上からボロン（Ｂ）をエネルギ
ー１００ないし２００ｋｅＶ、ドーズ量１×１０¹²ない
し５×１０¹²ｃｍ^-2の条件でイオン注入し、Ｐ型拡散層
５を形成する。このＰ型拡散層５は、前記の条件で行う
とアクティブ領域のゲート電極４のある部分では基板表
面直下に、ゲート電極のない部分では表面から０．３〜
０．５μｍ程度の深さの所に形成される。また、フィー
ルド領域のゲート電極のない部分のフィールド酸化膜２
直下の基板表面にも形成される。つづいて、スイッチン
グトランジスタのソース・ドレインＮ型拡散層６をゲー
ト電極４をマスクとして用い、イオン注入により形成す
る。注入条件としてはイオン種ヒ素で、エネルギー３０
ないし４０ｋｅＶ、ドーズ量１×１０¹⁴ないし５×１０
¹⁵ｃｍ^-2程度が適当である。このようにして、Ｐ型拡散
層５と接しないように深さ０．１〜０．２μｍのＮ型拡
散層６を形成する。なお、Ｎ型拡散層６はＰ型拡散層５
形成に先だって形成するようにしてもよい。さらに、そ
のソース・ドレイン拡散層６を１×１０¹⁹ｃｍ^-3以下の
低濃度にし、ゲート電極４側面にサイドウォールを形成
したのち高濃度Ｎ型拡散層をサイドウォール外側に形成
しスイッチングトランジスタをＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）構造とすることもできる。Next, as shown in FIG. 2B, patterning is performed, and boron (B) is applied from above the gate electrode 4 under the conditions of energy of 100 to 200 keV and a dose of 1 × 10 ¹² to 5 × 10 ¹² cm ^-2 . Is ion-implanted to form a P-type diffusion layer 5. When the P-type diffusion layer 5 is formed under the above-mentioned conditions, the P-type diffusion layer 5 is formed on the active region immediately below the substrate surface in the portion where the gate electrode 4 is present, and in the portion where the gate electrode is not formed 0.3 to 0.3 from the surface.
It is formed at a depth of about 0.5 μm. In addition, the field oxide film 2 in the portion where there is no gate electrode in the field region
It is also formed on the substrate surface immediately below. Subsequently, the source / drain N-type diffusion layer 6 of the switching transistor is formed by ion implantation using the gate electrode 4 as a mask. The implantation conditions are arsenic ion species and energy of 30.
To 40 keV, dose 1 × 10 ¹⁴ to 5 × 10
¹⁵ cm ^-2 is suitable. Thus, the N type diffusion layer 6 having a depth of 0.1 to 0.2 μm is formed so as not to contact the P type diffusion layer 5. The N-type diffusion layer 6 is the P-type diffusion layer 5
It may be formed prior to formation. Further, the source / drain diffusion layer 6 is made to have a low concentration of 1 × 10 ¹⁹ cm ⁻³ or less, a sidewall is formed on the side surface of the gate electrode 4, and then a high concentration N-type diffusion layer is formed outside the sidewall to form a switching transistor. LDD (Lightly
It may also be a Doped Drain) structure.

【００１４】次に図２（Ｃ）のように、全面に層間絶縁
用の酸化膜７をＣＶＤ法により堆積し、コンタクトホー
ル８を開孔する。全面にポリシリコンをＣＶＤ法により
１００ないし３００ｎｍ堆積し、不純物（例えばリン）
を導入したのちパターニングしてキャパシタのストレー
ジノード電極９を形成する。その上に窒化シリコン膜１
０をＣＶＤ法により５ないし１０ｎｍ堆積させ、リーク
電流および欠陥密度を低減させるために、９００℃程度
の酸素雰囲気中でアニールを行う。さらにその上にキャ
パシタのセルプレート電極１１となるポリシリコンをス
トレージノード電極と同様な方法で形成する。以降の工
程については図示は省略するが、キャパシタとビット線
との絶縁用の層間膜をＣＶＤ法で形成し、ビット線とス
イッチングトランジスタの接続用のコンタクトホールを
開孔し、ビット線をアルミ系合金で形成・パターニング
する。アルミ系合金以外にシリサイドやポリサイド等を
用いることもできる。最後にパッシベーション膜を形成
しウェハプロセスを終了する。Next, as shown in FIG. 2C, an oxide film 7 for interlayer insulation is deposited on the entire surface by a CVD method, and a contact hole 8 is opened. Polysilicon is deposited on the entire surface by CVD to a thickness of 100 to 300 nm, and impurities (for example, phosphorus)
Is introduced and patterned to form the storage node electrode 9 of the capacitor. Silicon nitride film 1 on it
0 is deposited to a thickness of 5 to 10 nm by the CVD method, and annealing is performed in an oxygen atmosphere at about 900 ° C. to reduce the leak current and the defect density. Further thereon, polysilicon to be the cell plate electrode 11 of the capacitor is formed in the same manner as the storage node electrode. Although illustration is omitted in the subsequent steps, an interlayer film for insulating the capacitor and the bit line is formed by a CVD method, a contact hole for connecting the bit line and the switching transistor is opened, and the bit line is made of an aluminum-based material. Form and pattern with alloy. It is also possible to use silicide, polycide, or the like other than the aluminum-based alloy. Finally, a passivation film is formed and the wafer process is completed.

【００１５】次に図３を用いて本発明の第２の実施例に
ついて説明する。第１の実施例と同一部位については同
一の符号を付与している。Next, a second embodiment of the present invention will be described with reference to FIG. The same parts as those in the first embodiment are designated by the same reference numerals.

【００１６】この図において、２１はＰ型拡散層であ
り、フィールド酸化膜２の直下およびアクティブ領域の
表面から離れた基板中に形成されている。また、２２は
スイッチングトランジスタのパンチスルー防止のための
深さ０．１μｍ程度の浅いＰ型層である。この層の不純
物濃度は基板濃度、スイッチングトランジスタのゲート
酸化膜厚およびゲート長などとの関連で最適化されなけ
ればならないが、ピーク濃度として概ね１×１０¹⁷ない
し５×１０¹⁷ｃｍ^-3程度にする。基板の上部の構成につ
いては第１の実施例と同一である。In this figure, 21 is a P-type diffusion layer, which is formed directly under the field oxide film 2 and in the substrate away from the surface of the active region. Reference numeral 22 is a shallow P-type layer having a depth of about 0.1 μm for preventing punch-through of the switching transistor. The impurity concentration of this layer should be optimized in relation to the substrate concentration, the gate oxide film thickness of the switching transistor, the gate length, etc., but the peak concentration should be approximately 1 × 10 ¹⁷ to 5 × 10 ¹⁷ cm ⁻³ . To do. The structure of the upper part of the substrate is the same as that of the first embodiment.

【００１７】つづいて、第２の実施例の製造方法につい
て、図４（Ａ）、（Ｂ）を用いて説明する。Next, the manufacturing method of the second embodiment will be described with reference to FIGS. 4 (A) and 4 (B).

【００１８】まず図４（Ａ）のように、Ｐ型シリコン基
板１を用意し、選択酸化法などにより膜厚４００ないし
８００ｎｍのフィールド酸化膜２を形成する。この後、
ボロンを１００〜２００ｋｅＶ、ドース量１×１０¹²〜
５×１０¹²ｃｍ^-2の条件でイオン注入すると、図４
（Ａ）のようにアクティブ領域では基板表面から離れた
深い位置にＰ型拡散層２１が形成される。First, as shown in FIG. 4A, a P-type silicon substrate 1 is prepared, and a field oxide film 2 having a film thickness of 400 to 800 nm is formed by a selective oxidation method or the like. After this,
Boron 100 to 200 keV, Dose amount 1 × 10 ¹² to
When ions are implanted under the condition of 5 × 10 ¹² cm ⁻² , the result of FIG.
As shown in (A), the P-type diffusion layer 21 is formed at a deep position apart from the substrate surface in the active region.

【００１９】つづいて、スイッチングトランジスタのゲ
ート酸化膜３を熱酸化により１０ないし２０ｎｍ形成し
たのち、ＢＦ₂ ⁺ をエネルギー３０ｋｅＶ程度、ドーズ
量２×１０¹³ｃｍ^-2程度でイオン注入してＰ型領域２２
を形成する。このイオン注入はゲート酸化膜形成前に行
ってもよく、また、ＢＦ₂ ⁺ のかわりにＢ⁺ をエネルギ
ーを下げて使用することもできる。Subsequently, the gate oxide film 3 of the switching transistor is formed to a thickness of 10 to 20 nm by thermal oxidation, and then BF ₂ ⁺ is ion-implanted at an energy of about 30 keV and a dose amount of about 2 × 10 ¹³ cm ^-2 to form a P-type region. 22
To form. This ion implantation may be performed before the formation of the gate oxide film, or B ⁺ may be used with a lower energy instead of BF ₂ ⁺ .

【００２０】つづいて図４（Ｂ）のように、ゲート電極
４の形成、パターニングし、ソース・ドレインＮ型拡散
層６をイオン注入で形成する。Subsequently, as shown in FIG. 4B, the gate electrode 4 is formed and patterned, and the source / drain N-type diffusion layer 6 is formed by ion implantation.

【００２１】以降は第１の実施例と同様な方法でウェハ
プロセスをすすめる。Thereafter, the wafer process is advanced in the same manner as in the first embodiment.

【００２２】以上２つの実施例ではメモリセルとして、
スタックトセルを例にしたが、これ以外の種々のダイナ
ミックＲＡＭセルに適用することもできる。In the above two embodiments, the memory cell is
Although the stacked cell is taken as an example, it can be applied to various dynamic RAM cells other than this.

【００２３】[0023]

【発明の効果】以上詳細に説明したように、この発明に
よれば、フィールドのチャネルストップあるいはパンチ
スルー防止のための高濃度Ｐ型領域をＮ型拡散層と離し
て形成しているため、接合部におけるリーク電流を減少
させることができ、メモリセルのデータ保持時間を延ば
すことができる。また、ストレージノードコンタクト部
では基板の深い部分に高濃度Ｐ型層が存在して、ポテン
シャルバリアとして働くので、基板中に入射したα粒子
によって発生する電荷がストレージノードへ集りにくく
なり、ソフトエラー耐性が向上する。このようにリフレ
ッシュ特性のすぐれた信頼性の高いメモリ装置を実現で
きる。As described in detail above, according to the present invention, since the high concentration P-type region for preventing the field channel stop or punch through is formed apart from the N-type diffusion layer, the junction is achieved. The leak current in the memory cell can be reduced, and the data retention time of the memory cell can be extended. Further, since the high-concentration P-type layer exists in the deep portion of the substrate in the storage node contact portion and acts as a potential barrier, it becomes difficult for the charges generated by the α particles incident on the substrate to collect in the storage node, and the soft error resistance is improved. Is improved. As described above, a highly reliable memory device having an excellent refresh characteristic can be realized.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の第１の実施例の断面図。FIG. 1 is a sectional view of a first embodiment of the present invention.

【図２】第１の実施例の製造方法。FIG. 2 is a manufacturing method of the first embodiment.

【図３】本発明の第２の実施例の断面図。FIG. 3 is a sectional view of a second embodiment of the present invention.

【図４】第２の実施例の製造方法。FIG. 4 is a manufacturing method of the second embodiment.

【図５】従来例。FIG. 5 shows a conventional example.

【符号の説明】[Explanation of symbols]

５ Ｐ型拡散層 ５１ スイッチングトランジスタ ５２ キャパシタ 5 P-type diffusion layer 51 Switching transistor 52 Capacitor

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 第１導電型の半導体基板上に形成された
素子分離領域に囲まれたアクティブ領域に形成されたゲ
ート絶縁膜、ゲート電極およびソース、ドレインとして
の第２導電型拡散層とから構成されるトランジスタ部
と、 該トランジスタ部のゲート絶縁膜直下およびゲート電極
が形成されていない前記アクティブ領域の基板表面から
離れた深い位置に第１導電型の不純物拡散領域とから構
成されることを特徴とする半導体メモリ装置。1. A gate insulating film formed in an active region surrounded by an element isolation region formed on a semiconductor substrate of a first conductivity type, a gate electrode, and a diffusion layer of a second conductivity type as a source and a drain. And a first conductive type impurity diffusion region at a deep position apart from the substrate surface of the active region where the gate electrode is not formed and the gate electrode is not formed. A characteristic semiconductor memory device. 【請求項２】 第１導電型の半導体基板上に形成された
素子分離領域に囲まれたアクティブ領域に形成されたゲ
ート絶縁膜、ゲート電極およびソース、ドレインとして
の第２導電型拡散層とから構成されるトランジスタ部
と、 前記素子分離領域直下および前記アクティブ領域の基板
表面から離れた基板中に第１導電型の不純物拡散層とか
ら構成されることを特徴とする半導体メモリ装置。2. A gate insulating film formed in an active region surrounded by an element isolation region formed on a first conductivity type semiconductor substrate, a gate electrode, and a second conductivity type diffusion layer as a source and a drain. A semiconductor memory device comprising: a configured transistor portion; and a first conductivity type impurity diffusion layer in a substrate immediately below the element isolation region and away from the substrate surface in the active region. 【請求項３】 （ａ）第１導電型の半導体基板に素子分
離領域を形成し、該素子分離領域以外の前記半導体基板
上にゲート絶縁膜を形成し、その上にゲート電極を形成
する工程と、 （ｂ）イオン注入法により、前記ゲート電極の直下およ
び該ゲート電極が存在しない領域の基板表面から離れた
基板中に第１導電型不純物層を形成する工程と、 （ｃ）前記ゲート電極をマスクにして、イオン注入法に
より基板表面に前記第１導電型不純物層と接しないよう
第２導電型不純物層を形成する工程とを含むことを特徴
とする半導体メモリ装置の製造方法。3. A step of: (a) forming an element isolation region on a semiconductor substrate of the first conductivity type, forming a gate insulating film on the semiconductor substrate other than the element isolation region, and forming a gate electrode thereon. (B) forming a first conductivity type impurity layer in the substrate directly below the gate electrode and in a region away from the substrate surface in a region where the gate electrode does not exist, by (b) an ion implantation method; (c) the gate electrode And using the mask as a mask to form a second conductivity type impurity layer on the surface of the substrate by an ion implantation method so as not to contact the first conductivity type impurity layer. 【請求項４】 （ａ）第１導電型の半導体基板に素子分
離領域を形成する工程と、 （ｂ）イオン注入法により、前記素子分離領域直下およ
び該素子分離領域以外の基板表面から離れた基板中に第
１導電型不純物拡散層を形成する工程と、 （ｃ）前記素子分離領域以外の前記基板上にゲート絶縁
膜、ついでその上にゲート電極を形成する工程と、 （ｄ）前記ゲート電極をマスクにして、イオン注入法に
より前記基板表面に前記第１導電型不純物層と接しない
ように第２導電型不純物層を形成する工程とを含むこと
を特徴とする半導体メモリ装置の製造方法。4. A step of (a) forming an element isolation region on a semiconductor substrate of the first conductivity type, and (b) an ion implantation method to separate the element isolation region directly below the element isolation region and from the substrate surface other than the element isolation region. Forming a first conductivity type impurity diffusion layer in the substrate; (c) forming a gate insulating film on the substrate other than the element isolation region, and then forming a gate electrode thereon (d) the gate And a step of forming a second conductivity type impurity layer on the surface of the substrate by an ion implantation method so as not to contact the first conductivity type impurity layer, using the electrode as a mask. ..