JPH05144934A - Manufacture of semiconductor device - Google Patents
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- JPH05144934A JPH05144934A JP30883091A JP30883091A JPH05144934A JP H05144934 A JPH05144934 A JP H05144934A JP 30883091 A JP30883091 A JP 30883091A JP 30883091 A JP30883091 A JP 30883091A JP H05144934 A JPH05144934 A JP H05144934A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、工程を簡略化した素子分離領域の形成方
法、および配線の絶縁被覆方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an element isolation region and a method for insulating and coating wiring, which are simplified in process.
【０００２】[0002]
【従来の技術】初めに、溝型素子分離領域の形成方法に
関する従来技術について図１，図２および図３を用いて
説明する。2. Description of the Related Art First, a conventional technique relating to a method of forming a groove type element isolation region will be described with reference to FIGS. 1, 2 and 3.
【０００３】図１は従来技術の一つの問題を示してい
る。Ｓｉ基板１０１の表面にリソグラフィ技術とドライ
エッチング技術を用いて幅の広い溝１０２、および幅の
狭い溝１０３を形成し、ＣＶＤ・ＳｉＯ2 １０４を溝の
深さ以上の厚みになるように堆積する。その後、ＳＯＧ
（回転塗布ガラス）を形成して表面の平坦化を図る
(ａ)。しかし、実際には回転塗布法を用いても表面の平
坦化は極めて困難であり、幅の広い溝部では窪み１０６
が生じる。この状態で表面から、順次、エッチングする
と幅の狭い溝にはＣＶＤ・ＳｉＯ2 １０４を充填できる
が、幅の広い溝ではエッチングする前の表面の窪みの影
響を反映してしまい結果的に溝を絶縁物で充填すること
は困難となる（ｂ）。FIG. 1 illustrates one problem with the prior art. A wide groove 102 and a narrow groove 103 are formed on the surface of the Si substrate 101 by using a lithography technique and a dry etching technique, and CVD.SiO 2 104 is deposited so as to have a thickness equal to or larger than the depth of the groove. .. After that, SOG
(Rotation coated glass) is formed to make the surface flat.
(a). However, in practice, it is extremely difficult to flatten the surface even if the spin coating method is used, and the recess 106 is formed in the wide groove portion.
Occurs. By sequentially etching the surface in this state, the narrow groove can be filled with CVD / SiO 2 104, but the wide groove reflects the effect of the depression on the surface before etching, and as a result, the groove is formed. Filling with an insulator becomes difficult (b).
【０００４】図２は、図１で発生する問題の解決法の一
例を示している。すなわち、溝にＣＶＤ・ＳｉＯ2 ２０
４を堆積した後、溝を形成するためにリソグラフィで用
いたマスクの白黒反転マスクを用いて幅の広い溝部のみ
に、一旦、ホトレジスト２０５を形成する。その後、再
びホトレジスト２０６を形成して表面を平坦化する
（ａ）。この状態でホトレジストとＣＶＤ・ＳｉＯ2 と
のエッチング速度が同じになる条件で表面から、順次、
エッチングすると幅の広い溝部にもＣＶＤ・ＳｉＯ2 ２
０４を充填することができる（ｂ）。本従来技術につい
ては、その一例が特開昭61−26240 号公報に述べられて
いる。ところで、図２は理想的な状態を示したものであ
るが、実際にはこの場合でも問題がある。FIG. 2 shows an example of a solution to the problem that occurs in FIG. That is, the CVD / SiO 2 20 is formed in the groove.
After depositing 4, the photoresist 205 is once formed only in the wide groove portion using a black-and-white reversal mask of the mask used in lithography to form the groove. Then, a photoresist 206 is formed again to flatten the surface (a). In this state, under the condition that the etching rate of the photoresist and that of CVD / SiO 2 are the same, from the surface,
When etching, CVD / SiO 2 2
04 can be filled (b). An example of this prior art is described in JP-A-61-26240. By the way, although FIG. 2 shows an ideal state, there is actually a problem even in this case.
【０００５】図３は実用上の問題を示したものである。
通常のメモリＬＳＩ等ではパタンレイアウト上の自由度
を確保するために溝の幅を制約することはない。従っ
て、溝の幅は任意であり、さまざまな幅の溝が存在す
る。図３はその様子を模式的に示したものである。幅の
広い溝３０２及び中間の幅の溝３０７が共存している状
態を示している。このような中間の幅の溝部では反転マ
スクを用いて形成するホトレジスト３０５が解像限界以
下となってしまい、ここにホトレジストを残存させるこ
とができなくなる。その原因は、ホトレジスト３０５を
広い幅の溝部の凹部にのみ残存させるために、マスク寸
法より小さく形成する必要があるからである。また、広
い幅の溝でも溝パタンに対するマスクのあわせずれが必
ず存在し、ホトレジスト３０５が段差部に重なったり、
その反対側では中間の幅の溝部と同じ状況が生じる。そ
のような状態で、その上にさらに平坦化用のホトレジス
ト306を形成したとしても窪み３０８や凸部３０９が生
じる（ａ）。この状態で表面からエッチングしてきても
結果的には窪み３１０や凸部３１１が生じ、完全に平坦
な絶縁物で溝を充填するのは困難となる。FIG. 3 shows a practical problem.
In a normal memory LSI or the like, the width of the groove is not restricted in order to secure the degree of freedom in pattern layout. Therefore, the width of the groove is arbitrary, and there are grooves of various widths. FIG. 3 schematically shows the situation. A wide groove 302 and a groove 307 having an intermediate width coexist. In the groove portion having such an intermediate width, the photoresist 305 formed by using the reversal mask is below the resolution limit, and the photoresist cannot be left there. The reason is that the photoresist 305 needs to be formed smaller than the mask size in order to remain only in the concave portion of the groove portion having a wide width. In addition, even if the groove has a wide width, there is always a misalignment of the mask with respect to the groove pattern, and the photoresist 305 may overlap the stepped portion.
On the opposite side, the same situation occurs with grooves of intermediate width. In such a state, even if a photoresist 306 for flattening is further formed thereon, a depression 308 and a convex portion 309 are formed (a). Even if etching is performed from the surface in this state, a dent 310 or a convex portion 311 is eventually produced, and it becomes difficult to fill the groove with a completely flat insulator.
【０００６】次に、例えばＭＯＳトランジスタのゲート
電極を被覆する従来技術について図４を用いて説明す
る。Next, a conventional technique for covering the gate electrode of a MOS transistor, for example, will be described with reference to FIG.
【０００７】Ｓｉ基板４０１表面にゲート絶縁膜４０２
を形成した後ゲート電極となる多結晶Ｓｉ４０３を形成
し、さらにＣＶＤ・ＳｉＯ2 ４０４を形成する（ａ）。
リソグラフィ技術を用いて所定のホトレジストパタン４
０５を形成した後、それをマスクとしてＣＶＤ・ＳｉＯ
2 ４０４をドライエッチング法により加工し、さらに連
続的に多結晶Ｓｉ４０３をドライエッチング法により加
工する（ｂ）。この状態でイオン打込み法によりＡｓ
（砒素）をＳｉ基板表面に導入し，マスクとして用いた
ホトレジスト４０５を除去した後熱処理を行なって低濃
度不純物拡散層４０６を形成した後、再び、ＣＶＤ・Ｓ
ｉＯ2 ４０７を全面に堆積する（ｃ）。その後、ドライ
エッチングにより全面エッチングを行ない、ゲート電極
の側壁にのみＣＶＤ・ＳｉＯ2 ４０７を残存させる。そ
の後、再びイオン打込み法によりＰ（燐）を導入して熱
処理を行ない、高濃度不純物拡散層４０８を形成してLD
D（LightlyDosed Drain）構造のＭＯＳトランジスタを
構成する（ｄ）。A gate insulating film 402 is formed on the surface of the Si substrate 401.
After forming, a polycrystalline Si 403 to be a gate electrode is formed, and further CVD.SiO 2 404 is formed (a).
A predetermined photoresist pattern 4 is formed by using the lithography technique.
After forming 05, using it as a mask, CVD / SiO
2 404 is processed by a dry etching method, and further, polycrystalline Si 403 is processed continuously by a dry etching method (b). In this state, As
(Arsenic) is introduced to the surface of the Si substrate, the photoresist 405 used as a mask is removed, and then heat treatment is performed to form a low-concentration impurity diffusion layer 406.
iO 2 407 is deposited on the entire surface (c). After that, the entire surface is etched by dry etching to leave the CVD / SiO 2 407 only on the side wall of the gate electrode. After that, P (phosphorus) is again introduced by an ion implantation method and heat treatment is performed to form a high-concentration impurity diffusion layer 408 to form an LD.
A MOS transistor having a D (Lightly Dosed Drain) structure is formed (d).
【０００８】本従来技術ではゲート電極の側壁にＣＶＤ
・ＳｉＯ2 を残存させるために全面ドライエッチング法
を用いざるを得ないため、多結晶Ｓｉの上面は予めＣＶ
Ｄ・ＳｉＯ2 を積層しておく必要がある。その結果、
（ｂ）図に示したように二層膜の連続加工が必要とな
る。この時、ＳｉＯ2 と多結晶Ｓｉのエッチング条件が
異なることに起因して寸法シフトが生じる。この寸法シ
フトは素子が微細になり、ゲートの寸法が小さくなるほ
ど大きな問題となる。In this prior art, CVD is performed on the side wall of the gate electrode.
・ Since the entire surface must be dry-etched to leave SiO 2 , the upper surface of polycrystalline Si must be CV beforehand.
It is necessary to stack D / SiO 2 . as a result,
As shown in (b), continuous processing of the two-layer film is required. At this time, dimensional shift occurs due to the different etching conditions of SiO 2 and polycrystalline Si. This size shift becomes more serious as the device becomes finer and the gate size becomes smaller.
【０００９】[0009]
【発明が解決しようとする課題】上記従来技術では溝型
素子分離領域の幅の広い溝部における埋め込みを達成す
るために工程が長くなって製造歩留を低下させる原因と
なることや平坦な表面形状を得ることが困難であるなど
の問題があった。また、ゲート電極を一例とする配線の
絶縁被覆法についても工程が長くなることや極めて微細
な寸法を有する配線の加工には不向きであるなどの問題
があった。In the above-mentioned prior art, the process is lengthened in order to achieve the filling in the wide groove portion of the groove type element isolation region, which causes a decrease in manufacturing yield and a flat surface shape. There was a problem that it was difficult to obtain. Moreover, the method of insulating and coating a wiring, which uses a gate electrode as an example, has problems such as a long process and unsuitable for processing a wiring having an extremely fine dimension.
【００１０】本発明の目的は、絶縁膜の選択成長法を用
いて溝型素子分離領域の形成や配線の絶縁被覆を行なう
ことにより工程の簡略化を図って製造歩留を向上させる
と共に微細な配線の加工に適した半導体装置の製造方法
を提供することにある。It is an object of the present invention to form a trench type element isolation region and an insulating coating of wiring by using a selective growth method of an insulating film, thereby simplifying the process and improving the manufacturing yield. It is to provide a method for manufacturing a semiconductor device suitable for processing wiring.
【００１１】[0011]
【課題を解決するための手段】上記目的を達成するため
に、本発明は反応ガスとしてオゾン(Ｏ3）と有機Ｓｉ化
合物とを用いた化学気相成長法（ＣＶＤ）を用いる。In order to achieve the above object, the present invention uses a chemical vapor deposition method (CVD) using ozone (O 3 ) and an organic Si compound as a reaction gas.
【００１２】[0012]
【作用】上記方法により形成するＳiＯ2は、例えば、Ｓ
ｉの上には成長するが、ＳiＯ2上には成長しないという
ような膜成長の形態が下地の材料に極めて強く依存する
特徴がある。従って、任意の場所で下地の材料を変えて
おくことにより所定の領域にのみ選択的にＳｉＯ2 を成
長させることができる。表１及び表２に、オゾン濃度が
高い場合と低い場合の条件で種々の材料の上にＳｉＯ2
を成長させた場合の膜成長の良否を〇×で示した。The SiO 2 formed by the above method is, for example, S
The feature of the film growth is that it grows on i but does not grow on SiO 2 and that it strongly depends on the underlying material. Therefore, by changing the material of the underlayer at any place, it is possible to selectively grow SiO 2 only in a predetermined region. Tables 1 and 2 show SiO 2 on various materials under high and low ozone concentrations.
The quality of the film growth when the film was grown is indicated by ◯ ×.
【００１３】[0013]
【表１】 [Table 1]
【００１４】[0014]
【表２】 [Table 2]
【００１５】これらの結果から明らかなように、オゾン
濃度が低い場合にはいずれの材料の上にも同じようにＳ
ｉＯ2 が成長する。しかし、オゾン濃度が比較的高い場
合には、ＳｉＯ2 系の材料上には成長せず、Ｓｉ系及び
金属の上には良く成長する。なお、プラズマＣＶＤ・Ｓ
ｉＯ2 上に良く成長するのは、プラズマを利用して形成
する膜は、膜中に多量の金属が取り込まれることに原因
があると考えられる。本発明の骨子は、このＳｉＯ2の
選択成長性を半導体装置の製造に適用することにある。
溝型素子分離領域の形成でＳｉ基板表面に溝を形成した
後、溝の底面にのみ基板Ｓｉ面を露出させ、その他の部
分はＳｉＯ2 で被覆した状態で上記方法によりＳｉＯ2
を成長させれば、溝の内部にのみＳｉＯ2 を充填するこ
とが可能となる。素子分離領域の埋め込み材料に要求さ
れる特性として熱処理による膜収縮率が小さいこと、
耐薬品性が大きいことが上げられる。As is clear from these results, when the ozone concentration is low, S is similarly applied to any material.
iO 2 grows. However, when the ozone concentration is relatively high, it does not grow on the SiO 2 -based material but grows well on the Si-based and metal. Plasma CVD / S
It is considered that the reason why the film grows well on iO 2 is that a large amount of metal is taken into the film formed by using plasma. The essence of the present invention is to apply this selective growth property of SiO 2 to the manufacture of semiconductor devices.
After forming the grooves on the Si substrate surface in the formation of the trench element isolation region, exposing only the substrate Si surface on the bottom of the groove, other parts SiO 2 by the method described above in a state coated with SiO 2
It becomes possible to fill the inside of the groove with SiO 2 only by growing. As a characteristic required for the filling material of the element isolation region, the film shrinkage rate by heat treatment is small,
It has high chemical resistance.
【００１６】図５にオゾンとＴＥＯＳ(Ｓｉ(Ｃ2Ｈ
5Ｏ)4）を用いてＳｉ基板上に形成したＳｉＯ2 膜の湿
式エッチング速度と膜収縮率の熱処理温度依存性を示し
た。熱処理雰囲気は窒素とした。湿式エッチング速度に
ついては(ａ）ＨＦ／Ｈ2Ｏ＝１／１０，（ｂ）ＨＦ／Ｎ
Ｈ4Ｆ＝１／２０，（ｃ）ＨＦ／Ｈ2Ｏ＝１／１００の三
種類の液を用いた場合の結果を示した。３００℃での結
果は膜形成直後の測定結果で形成後の熱処理は行なって
いない。いずれの液でも熱処理温度が高くなるのに伴
い、湿式エッチング速度は低下している。（ｃ）の液で
は８００℃の熱処理でも５ｎｍ／ｍｉｎまで低下してお
り充分実用に耐えられる。一方、膜収縮率は８００℃の
熱処理で４％であり他の方法で形成したＳｉＯ2膜と同
等であり実用上問題はない。FIG. 5 shows ozone and TEOS (Si (C 2 H
The wet etching rate and the film shrinkage rate of the SiO 2 film formed on the Si substrate by using 5 O) 4 ) were shown to depend on the heat treatment temperature. The heat treatment atmosphere was nitrogen. The wet etching rate is (a) HF / H 2 O = 1/10, (b) HF / N
The results are shown when three kinds of liquids of H 4 F = 1/20 and (c) HF / H 2 O = 1/100 were used. The results at 300 ° C. are the measurement results immediately after the film formation, and the heat treatment after the film formation was not performed. The wet etching rate decreases with increasing heat treatment temperature in any of the solutions. With the liquid of (c), even if it is heat-treated at 800 ° C., it drops to 5 nm / min, and it can be practically used. On the other hand, the film shrinkage rate is 4% by heat treatment at 800 ° C., which is equivalent to that of the SiO 2 film formed by another method, and there is no practical problem.
【００１７】[0017]
【実施例】以下、本発明の実施例について説明する。EXAMPLES Examples of the present invention will be described below.
【００１８】〈実施例１〉最初に、溝型素子分離領域の
埋め込み材料として選択成長ＳｉＯ2 を用いた例につい
て図６により説明する。ｐ型のＳｉ基板６０１表面に厚
さ２０ｎｍの熱酸化膜６０２を形成した後、リソグラフ
ィ技術により所定の領域にホトレジスト６０３を形成し
た。ホトレジスト６０３をマスクとして熱酸化膜６０２
及びＳｉ基板６０１をドライエッチングし、幅の広い溝
６０４及び幅の狭い溝６０５を形成した。溝の深さは
０.６μｍ とした。また、最も狭い溝の幅は０.４μｍ
としたこの状態で溝の側面及び底面にチャネルストッパ
用のボロンをイオン打込み法により導入した。（ａ）。Example 1 First, an example in which selective growth SiO 2 is used as a filling material for the trench type element isolation region will be described with reference to FIG. After forming a thermal oxide film 602 with a thickness of 20 nm on the surface of the p-type Si substrate 601, a photoresist 603 was formed in a predetermined region by a lithography technique. Thermal oxide film 602 using photoresist 603 as a mask
Then, the Si substrate 601 was dry-etched to form a wide groove 604 and a narrow groove 605. The depth of the groove was 0.6 μm. The width of the narrowest groove is 0.4 μm
In this state, boron for a channel stopper was introduced into the side surface and the bottom surface of the groove by an ion implantation method. (A).
【００１９】ホトレジスト６０３を除去した後、ＣＶＤ
法により厚さ５ｎｍのＳｉＯ2 膜６０６を堆積した。こ
のＳｉＯ2 膜の堆積はＳｉＨ4 とＮ2Ｏ をソースガスと
する低圧ＣＶＤ法を用いた。温度は７５０℃、圧力は
１.３torr とした。次にドライエッチングによりＣＶＤ
・ＳｉＯ2 ６０６を堆積膜厚分だけエッチング除去し
た。これにより溝の側面にＳｉＯ2 ６０６を残存させ
た。この状態で、溝６０４及び６０５の底面にのみＳｉ
が露出しており、その他の部分はＳｉＯ2 ６０２及び６
０６で覆われるようにした（ｂ）。After removing the photoresist 603, CVD
A SiO 2 film 606 having a thickness of 5 nm was deposited by the method. The deposition of this SiO 2 film was performed by a low pressure CVD method using SiH 4 and N 2 O as source gases. The temperature was 750 ° C. and the pressure was 1.3 torr. Then dry-etch CVD
The SiO 2 606 was removed by etching by the deposited film thickness. As a result, SiO 2 606 was left on the side surface of the groove. In this state, only the bottom surfaces of the grooves 604 and 605 have Si
Are exposed, and the other parts are SiO 2 602 and 6
It was covered with 06 (b).
【００２０】続いてＳｉＯ2 ６０７を選択成長させた。
反応ガスとして、オゾンとメチルシクロテトラシロキサ
ン(ＭＣＴＳ：Ｃ4Ｈ12Ｓｉ4Ｏ4）を用いた。成長温度は
350℃、成長圧力は大気圧とした。オゾンは酸素放電式
のオゾン発生機を用い、導入酸素に対して発生オゾン量
が６％程度になるように設定した。なお、先にオゾン濃
度の高低により成膜の下地材料依存性が異なることにつ
いて述べたが、その濃度範囲は明確に定義できるわけで
はなく、本実施例では概ね２％以下を低濃度、４％以上
を高濃度とした。ＭＣＴＳは常温で液体であるため、窒
素をキャリアガスとしてＭＣＴＳが毎分０.５ｇ 供給さ
れるように条件を設定した。成長の厚さが０.６５μｍ
になった段階で成長を停止した（ｃ）。Subsequently, SiO 2 607 was selectively grown.
Ozone and methylcyclotetrasiloxane (MCTS: C 4 H 12 Si 4 O 4 ) were used as reaction gases. The growth temperature is
The growth pressure was 350 ° C. and the atmospheric pressure was atmospheric pressure. For ozone, an oxygen discharge type ozone generator was used, and the amount of ozone generated was set to about 6% with respect to the introduced oxygen. Although it has been described above that the dependency of the ozone concentration on the underlying material of the film is different, the concentration range cannot be clearly defined. The above was made into high concentration. Since MCTS is a liquid at room temperature, the conditions were set so that 0.5 g of MCTS was supplied per minute using nitrogen as a carrier gas. Growth thickness is 0.65 μm
The growth was stopped when it became (c).
【００２１】この後、窒素雰囲気中で８００℃、２０分
間熱処理を行なった。この状態でＳｉＯ2 ６０７の対薬
品性を評価するためにＨＦ／Ｈ2Ｏ＝１／１０ 液に一分
間浸漬した。その後、種々の幅の溝領域を顕微鏡を用い
て詳細に観察したが、いずれの領域でも、異常にエッチ
ングされて形状が不良となったり、局所的にエッチング
が進んで幅の広い溝の中央部の膜厚が薄くなったりする
現象は全くみられなかった。また、溝以外の能動領域に
複数のＭＯＳトランジスタを形成し、トランジスタ間の
短絡の状態を電気的に測定評価したが、短絡不良は皆無
であった。すなわち、選択的に成長させたＳｉＯ2 で充
填した溝部が素子分離領域として完全に機能しているこ
とを示していた。After that, heat treatment was performed at 800 ° C. for 20 minutes in a nitrogen atmosphere. In this state, in order to evaluate the chemical resistance of SiO 2 607, it was immersed in a HF / H 2 O = 1/10 solution for 1 minute. After that, the groove areas of various widths were observed in detail using a microscope.In any area, the shape of the groove was abnormally etched and the shape became defective. The phenomenon that the thickness of the film became thin was not observed at all. Further, a plurality of MOS transistors were formed in the active region other than the groove, and the state of short circuit between the transistors was electrically measured and evaluated, but no short circuit failure was found. That is, it was shown that the groove portion filled with selectively grown SiO 2 completely functions as an element isolation region.
【００２２】本実施例では選択成長の再現性を確認する
ために同じ実験を五回繰り返して行なったが、その内二
回は、本来成長してはならない能動領域（ｃ図に示した
熱酸化膜６０２の表面）にも部分的にＳｉＯ2 の成長が
認められた。しかし、このＳｉＯ2 は極めて不連続で膜
状ではなく、核状に成長していた。しかも、この核状に
成長したＳｉＯ2は薬液に対する耐性がほとんどなく、
たとえばＨＦ／Ｈ2Ｏ＝１／１００の液に一分間浸漬エ
ッチングしただけで消滅した。この程度のエッチング条
件では、素子分離領域となる溝の底部から選択的に成長
したＳｉＯ2 はほとんどエッチングされない。従って、
選択性が崩れて能動領域上にもＳｉＯ２ の核成長が生
じたとしてもこの条件に基づいて軽くエッチングするだ
けで除去することが可能であり、素子分離領域の形成に
はなんら障害とはならない。In this example, the same experiment was repeated five times to confirm the reproducibility of the selective growth. Two of the same experiments were performed twice in the active region (the thermal oxidation shown in FIG. C) which should not grow. The growth of SiO 2 was also partially observed on the surface of the film 602). However, this SiO 2 was extremely discontinuous and did not grow like a film but grew like a nucleus. Moreover, this nucleated SiO 2 has little resistance to chemicals,
For example, it disappeared only by immersion etching in a solution of HF / H 2 O = 1/100 for 1 minute. Under the etching conditions of this degree, SiO 2 selectively grown from the bottom of the trench to be the element isolation region is hardly etched. Therefore,
Even if the selectivity is lost and the nucleus growth of SiO 2 occurs on the active region, it can be removed only by lightly etching under this condition, and it does not hinder the formation of the element isolation region. ..
【００２３】本実施例によれば、素子分離領域の形成に
ＳｉＯ２ の選択成長法を用いることにより、溝の幅に
依存することなく一様な膜厚を有する絶縁膜からなる素
子分離領域を極めて簡便な工程で形成できる。なお、本
実施例ではＭＣＴＳをソースガスとして用いたが、他の
有機Ｓｉ化合物を用いても同様の効果が得られる。According to this embodiment, by using the selective growth method of SiO 2 for forming the element isolation region, the element isolation region made of an insulating film having a uniform film thickness independent of the width of the groove is formed. It can be formed by an extremely simple process. Although MCTS was used as the source gas in this example, the same effect can be obtained by using other organic Si compounds.
【００２４】〈実施例２〉次に配線を自己整合的に絶縁
被覆する実施例について図７を用いて説明する。ｐ型、
１０Ω・cm、（１００）面方位をもつＳｉ基板７０１表
面に厚さ１０ｎｍの熱酸化膜からなるゲート絶縁膜７０
２を形成し、さらにゲート電極となる厚さ３００ｎｍの
多結晶Ｓｉ７０３をＣＶＤ法により形成した。なお、多
結晶Ｓｉ７０３はｎ型不純物となる燐（Ｐ）をドーピン
グしながら形成した（ａ）。<Embodiment 2> Next, an embodiment in which the wiring is insulation-coated in a self-aligning manner will be described with reference to FIG. p-type,
A gate insulating film 70 made of a thermal oxide film having a thickness of 10 nm on the surface of a Si substrate 701 having 10 Ω · cm and (100) plane orientation.
No. 2 was formed, and a polycrystalline Si 703 having a thickness of 300 nm to be a gate electrode was further formed by the CVD method. The polycrystalline Si 703 was formed by doping phosphorus (P) which is an n-type impurity (a).
【００２５】周知のリソグラフィ技術を用いて所定の領
域にホトレジスト７０５のパタンを形成した。さらにド
ライエッチング技術を用いて多結晶Ｓｉ７０３をエッチ
ング除去した。イオン打込み法を用いてｎ型不純物とな
る砒素（Ａｓ）をＳｉ基板表面に導入し、低濃度不純物
拡散層７０６を形成した（ｂ）。A pattern of photoresist 705 was formed in a predetermined region by using a well-known lithography technique. Further, the polycrystalline Si 703 was removed by etching using a dry etching technique. Arsenic (As), which is an n-type impurity, was introduced into the surface of the Si substrate by using an ion implantation method to form a low concentration impurity diffusion layer 706 (b).
【００２６】ホトレジスト７０５を除去した後、洗浄処
理を行ない選択成長ＳｉＯ2 ７０９を形成した。実施例
１と同じ条件を用いて厚さが０.１５μｍ になるように
形成した。その後、さらにイオン打込み法を用いて燐を
Ｓｉ基板に導入し高濃度不純物拡散層７０８を形成し
た。After removing the photoresist 705, cleaning treatment was performed to form a selectively grown SiO 2 709. The same conditions as in Example 1 were used to form a film having a thickness of 0.15 μm. Then, phosphorus was further introduced into the Si substrate by the ion implantation method to form the high concentration impurity diffusion layer 708.
【００２７】本実施例によれば、ゲート電極となる多結
晶Ｓｉ７０３の側壁に絶縁膜を形成するためのＳｉＯ2
のＣＶＤやそれに引き続いて行なうＳｉＯ2の全面ドラ
イエッチングなどの一連の工程が不要となり、従って、
ドライエッチングに起因するＳｉ基板への損傷の発生を
回避しつつ極めて簡便な工程で且つ自己整合で絶縁膜を
形成できる効果がある。今後、いっそう素子の微細化が
進み、ゲート電極の幅が狭くなればなるほど本発明の効
果は顕著となる。また、本実施例ではゲート電極として
用いる多結晶Ｓｉの例について述べたが、これに限るも
のではなく、例えば、多結晶Ｓｉの上に金属シリサイド
が積層形成された、いわゆる、ポリサイド構造やＡｌ，
Ｗなどの金属配線であっても全く同様の効果が得られ
る。According to this embodiment, SiO 2 for forming an insulating film on the side wall of the polycrystalline Si 703 to be the gate electrode is formed.
, And subsequent dry etching of the entire surface of SiO 2 are not required.
There is an effect that an insulating film can be formed by a very simple process and self-alignment while avoiding damage to the Si substrate due to dry etching. In the future, as the element becomes finer and the width of the gate electrode becomes narrower, the effect of the present invention becomes more remarkable. Further, although an example of polycrystalline Si used as a gate electrode has been described in the present embodiment, the present invention is not limited to this, and, for example, a so-called polycide structure or Al in which metal silicide is laminated on polycrystalline Si,
The same effect can be obtained with metal wiring such as W.
【００２８】[0028]
【発明の効果】本発明によれば、ＳｉＯ2 の選択成長法
を用いることにより極めて簡便な工程で溝型素子分離領
域を形成することができる。また、ゲート電極配線や金
属配線の絶縁被覆を自己整合で簡便に形成することが可
能となり、微細素子の実現に寄与すると共に工程の簡略
化によって製造歩留りを向上できる。According to the present invention, the trench type element isolation region can be formed by a very simple process by using the selective growth method of SiO 2 . Further, the insulating coating of the gate electrode wiring and the metal wiring can be easily formed by self-alignment, which contributes to the realization of a fine element and simplifies the process to improve the manufacturing yield.
【図１】従来の溝型素子分離法の問題点を説明するため
の断面図。FIG. 1 is a cross-sectional view for explaining a problem of a conventional groove type element isolation method.
【図２】従来の理想的溝型素子分離法を示す工程断面
図。FIG. 2 is a process sectional view showing a conventional ideal groove type element isolation method.
【図３】従来の溝型素子分離法における実用上の問題を
示す断面図。FIG. 3 is a cross-sectional view showing a practical problem in the conventional groove type element isolation method.
【図４】従来のゲート電極形成法を示す一連の工程の断
面図。FIG. 4 is a sectional view of a series of steps showing a conventional gate electrode forming method.
【図５】選択成長ＳｉＯ2膜の湿式エッチング速度と膜
収縮率の熱処理温度依存性の特性図。FIG. 5 is a characteristic diagram of heat treatment temperature dependence of wet etching rate and film shrinkage of a selectively grown SiO 2 film.
【図６】本発明による溝型素子分離法の一実施例を示す
一連の工程の断面図。FIG. 6 is a sectional view of a series of steps showing an embodiment of the groove type element isolation method according to the present invention.
【図７】本発明によるゲート電極被覆法の一実施例を示
す一連の工程の断面図。FIG. 7 is a sectional view of a series of steps showing an embodiment of a gate electrode coating method according to the present invention.
６０２…熱酸化膜、６０７，７０９…選択成長Ｓｉ
Ｏ2。602 ... Thermal oxide film, 607, 709 ... Selective growth Si
O 2 .
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金井 史幸 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体設計開発センタ内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Fumiyuki Kanai 5-20-1 Kamimizuhoncho, Kodaira-shi, Tokyo Hitachi, Ltd. Semiconductor Design Development Center
Claims (2)
し、複数の能動素子を絶縁分離するための素子分離領域
をもった半導体装置の製造方法において、前記溝を充填
する前記絶縁物を自己整合で溝内にのみ選択的に成長さ
せて構成することを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device having an element isolation region for insulatingly isolating a plurality of active elements by filling a groove formed on the surface of a Si substrate with an insulator, wherein the insulator filling the groove. A method of manufacturing a semiconductor device, comprising: self-aligning and selectively growing only in a groove.
多結晶Ｓｉ，金属，金属シリサイドを配線として形成し
た後、前記配線を、選択成長させた絶縁物で自己整合的
に被覆し、絶縁することを特徴とする半導体装置の製造
方法。2. After forming polycrystalline Si, a metal, or a metal silicide used as a wiring material of a semiconductor LSI as a wiring, the wiring is covered with a selectively grown insulator in a self-aligned manner for insulation. A method of manufacturing a semiconductor device, which is characterized.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30883091A JPH05144934A (en) | 1991-11-25 | 1991-11-25 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30883091A JPH05144934A (en) | 1991-11-25 | 1991-11-25 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144934A true JPH05144934A (en) | 1993-06-11 |
Family
ID=17985818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30883091A Pending JPH05144934A (en) | 1991-11-25 | 1991-11-25 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144934A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076636A (en) * | 2007-09-20 | 2009-04-09 | Toshiba Corp | Manufacturing method of nonvolatile semiconductor storage device |
-
1991
- 1991-11-25 JP JP30883091A patent/JPH05144934A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009076636A (en) * | 2007-09-20 | 2009-04-09 | Toshiba Corp | Manufacturing method of nonvolatile semiconductor storage device |
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