JPH0514445A - Isdn line reception processing unit - Google Patents
Isdn line reception processing unitInfo
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- JPH0514445A JPH0514445A JP3160222A JP16022291A JPH0514445A JP H0514445 A JPH0514445 A JP H0514445A JP 3160222 A JP3160222 A JP 3160222A JP 16022291 A JP16022291 A JP 16022291A JP H0514445 A JPH0514445 A JP H0514445A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明はＩＳＤＮ基本インタフェ
ースの回線受信処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a line reception processing device having an ISDN basic interface.
【０００２】[0002]
【従来の技術】従来のＩＳＤＮ回線受信処理装置は、図
３のように、レイヤ１処理部３１と、レイヤ２処理部３
２と、レイヤ３処理部３３とにより構成されており、レ
イヤ２処理部３２は、ＨＤＬＣフレームコントローラ３
４と、レイヤ２メモリ３５と、レイヤ２ＣＰＵ３６と、
レイヤ３インタフェース３７とにより構成されていた。
またレイヤ３処理部３３は、レイヤ２インタフェース３
８と、レイヤ３メモリ３９と、レイヤ３ＣＰＵ４０と、
上位インタフェース４１とにより構成されていた。すな
わちＣＣＩＴＴの勧告に従い、レイヤ１処理部３１とレ
イヤ２処理部３２とレイヤ３処理部３３とがシーケンシ
ャルに接続されており、レイヤ２処理部３２のＨＤＬＣ
フレームコントローラ３４は、レイヤ１処理部３１から
の可変長のパケット形式のデータを受信する。レイヤ３
処理部３３のレイヤ２インタフェース３８は、レイヤ２
処理部３２からのデータを受信する。レイヤ３処理部３
３の上位インタフェース４１は、上位アプリケーション
にデータを送信する。2. Description of the Related Art A conventional ISDN line reception processing apparatus, as shown in FIG. 3, is a layer 1 processing section 31 and a layer 2 processing section 3.
2 and a layer 3 processing unit 33, and the layer 2 processing unit 32 includes the HDLC frame controller 3
4, a layer 2 memory 35, a layer 2 CPU 36,
And the layer 3 interface 37.
In addition, the layer 3 processing unit 33 uses the layer 2 interface 3
8, a layer 3 memory 39, a layer 3 CPU 40,
And the upper interface 41. That is, according to the CCITT recommendation, the layer 1 processing unit 31, the layer 2 processing unit 32, and the layer 3 processing unit 33 are sequentially connected, and the HDLC of the layer 2 processing unit 32 is connected.
The frame controller 34 receives the variable-length packet format data from the layer 1 processing unit 31. Layer 3
The layer 2 interface 38 of the processing unit 33 is the layer 2
The data from the processing unit 32 is received. Layer 3 processing unit 3
The upper interface 41 of No. 3 transmits data to the upper application.
【０００３】このＩＳＤＮ回線受信処理装置において、
ＩＳＤＮ回線から上位アプリケーションへとデータの受
信を行なう場合、ＩＳＤＮ回線からレイヤ１処理部３１
にデータが渡され、レイヤ１処理部３１で最小７オクテ
ットから最大２６８オクテットまでの可変長のパケット
形式のデータであるレイヤ２フレームにフォーマット変
換されて、１６ｋビット／秒の伝達速度でレイヤ２処理
部３２のＨＤＬＣフレームコントローラ３４に渡され
る。ＨＤＬＣフレームコントローラ３４は、レイヤ２フ
レーム中のフラグ・チェック・シーケンスの検査を行な
う。このレイヤ２フレームのフラグ・チェック・シーケ
ンスに対する正当性は、レイヤ２フレームの受信が完了
した時点で判明する。フラグ・チェック・シーケンスの
検査中、伝送されてくるレイヤ２フレームは、レイヤ２
メモリ３５に一旦格納され、検査の結果レイヤ２フレー
ムの正当性が確認された後、レイヤ２処理部３２におい
てＬＡＰＤ状態遷移処理が行なわれ、レイヤ２フレーム
中の情報フィールドのデータのうち、レイヤ３フレーム
となるものは、レイヤ３インタフェース３７からレイヤ
３処理部３３のレイヤ２インタフェース３８を介してレ
イヤ３メモリ３９に送られ、レイヤ３処理部３３にて処
理される。In this ISDN line reception processing device,
When data is received from the ISDN line to the host application, the layer 1 processing unit 31 is connected from the ISDN line.
Data is passed to the layer 1, and the layer 1 processing unit 31 performs format conversion into a layer 2 frame which is data of a variable length packet format from a minimum of 7 octets to a maximum of 268 octets, and performs a layer 2 processing at a transmission speed of 16 kbit / sec. It is passed to the HDLC frame controller 34 of the unit 32. The HDLC frame controller 34 checks the flag check sequence in the layer 2 frame. The legitimacy of the flag check sequence of the layer 2 frame becomes clear when the reception of the layer 2 frame is completed. During the check of the flag check sequence, the transmitted Layer 2 frame is
After being temporarily stored in the memory 35 and the result of the inspection confirming the legitimacy of the layer 2 frame, the LAPD state transition process is performed in the layer 2 processing unit 32, and layer 3 of the information field data in the layer 2 frame is processed. A frame is sent from the layer 3 interface 37 to the layer 3 memory 39 via the layer 2 interface 38 of the layer 3 processing unit 33 and processed by the layer 3 processing unit 33.
【０００４】ところで、データの受信が連続的に発生す
る場合、レイヤ２メモリ３５には、レイヤ１処理部３１
からフラグ・チェック・シーケンスを検査しながら入力
されているレイヤ２フレームと、レイヤ２処理部３２で
ＬＡＰＤ状態遷移処理が行なわれているレイヤ２フレー
ムと、レイヤ３処理部３３へと出力されているレイヤ２
フレームとの合計３フレームが同時に存在することにな
る。さらに、レイヤ２ＣＰＵ３６によるＬＡＰＤ状態遷
移処理時間に対してレイヤ１処理部３１から受信してい
るレイヤ２フレームのデータ量が少ない場合、レイヤ１
処理部３１から２フレーム目以降の受信を受け付けてレ
イヤ２メモリ３５に格納しなければならなくなる。そし
てレイヤ２メモリ３５は、処理の高速化のため、レイヤ
２フレームの最大長にバッファ管理領域を加えた固定長
のバッファを、格納すべき各レイヤ２フレーム毎に用意
していた。By the way, when data is continuously received, the layer 1 memory 31 is stored in the layer 2 memory 35.
To the layer 3 processing unit 33, the layer 2 frame input while checking the flag check sequence, the layer 2 frame for which the LAPD state transition processing is performed by the layer 2 processing unit 32, and the layer 3 processing unit 33. Layer 2
A total of 3 frames including frames will be present at the same time. Furthermore, when the data amount of the layer 2 frame received from the layer 1 processing unit 31 is small with respect to the LAPD state transition processing time by the layer 2 CPU 36, the layer 1
The reception of the second and subsequent frames from the processing unit 31 must be accepted and stored in the layer 2 memory 35. In order to speed up the processing, the layer 2 memory 35 has prepared a fixed-length buffer obtained by adding the buffer management area to the maximum length of the layer 2 frame for each layer 2 frame to be stored.
【０００５】[0005]
【発明が解決しようとする課題】上記従来のＩＳＤＮ回
線受信処理装置では、レイヤ２メモリ３５に２フレーム
目以降の受信データを格納するために、そのフレーム数
に応じた数の固定長バッファを余分に設けていたので、
固定長バッファの数が相当大きな数になり、レイヤ２メ
モリ３５のメモリ容量が大きかった。このため、特に近
年要望されているレイヤ１処理部３１とレイヤ２処理部
３２との１チップ化に際して、チップ面積の減少を困難
にするという問題があった。In the above-mentioned conventional ISDN line reception processing device, in order to store the received data of the second and subsequent frames in the layer 2 memory 35, a fixed length buffer of the number corresponding to the number of frames is additionally provided. Because it was installed in
The number of fixed length buffers is considerably large, and the memory capacity of the layer 2 memory 35 is large. Therefore, there has been a problem that it is difficult to reduce the chip area when the layer 1 processing unit 31 and the layer 2 processing unit 32, which have been recently demanded, are integrated into one chip.
【０００６】ところで、レイヤ２ＣＰＵ３６によるＬＡ
ＰＤ状態遷移処理の速度を高速にすれば、レイヤ２メモ
リ３５に格納すべき２フレーム目以降の受信データのフ
レーム数が減少し、レイヤ２メモリ３５のメモリ容量を
小さくできるのであるが、この場合レイヤ２ＣＰＵ３６
の消費電力が大きくなり、この結果、レイヤ１処理部３
１とレイヤ２処理部３２との１チップ化に際して、チッ
プ面積の減少が困難になってしまう。By the way, the LA by the layer 2 CPU 36
When the speed of the PD state transition process is increased, the number of frames of received data after the second frame to be stored in the layer 2 memory 35 is reduced, and the memory capacity of the layer 2 memory 35 can be reduced. Layer 2 CPU 36
Power consumption increases, and as a result, the layer 1 processing unit 3
When the 1 and the layer 2 processing unit 32 are integrated into one chip, it becomes difficult to reduce the chip area.
【０００７】本発明はかかる事情に鑑みて成されたもの
であり、レイヤ２処理部の消費電力を必要以上に大きく
することなく、メモリの容量を低減できるＩＳＤＮ回線
受信処理装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and an object of the present invention is to provide an ISDN line reception processing apparatus capable of reducing the memory capacity without increasing the power consumption of the layer 2 processing section more than necessary. To aim.
【０００８】[0008]
【課題を解決するための手段】請求項１の発明は、ＩＳ
ＤＮ基本インタフェースのレイヤ１処理を行なうレイヤ
１処理部と、ＬＡＰＤ状態遷移処理を行なうレイヤ２処
理部と、レイヤ３処理を行なうと共に上位アプリケーシ
ョンへデータの送信を行なうレイヤ３処理部とがシーケ
ンシャルに接続されたＩＳＤＮ回線受信処理装置におい
て、レイヤ２処理部に、ＬＡＰＤ状態遷移処理の速度を
決定する動作クロックの周波数を切り換えるクロック制
御手段と、メモリの使用量を監視して未使用領域が一定
量未満のときに前記クロック制御手段に対して前記動作
クロックの高速化を指示するメモリ監視手段とを設けた
ことを特徴としている。The invention according to claim 1 is an IS
A layer 1 processing unit for performing the layer 1 processing of the DN basic interface, a layer 2 processing portion for performing the LAPD state transition processing, and a layer 3 processing portion for performing the layer 3 processing and transmitting data to the upper application are sequentially connected. In the ISDN line reception processing device, the layer 2 processing unit has a clock control means for switching the frequency of the operation clock that determines the speed of the LAPD state transition processing, and the unused area is less than a certain amount by monitoring the used amount of the memory. In this case, memory monitoring means for instructing the clock control means to speed up the operation clock is provided.
【０００９】請求項２の発明は、ＩＳＤＮ基本インタフ
ェースのレイヤ１処理を行なうレイヤ１処理部と、ＬＡ
ＰＤ状態遷移処理を行なうレイヤ２処理部と、レイヤ３
処理を行なうと共に上位アプリケーションへデータの送
信を行なうレイヤ３処理部とがシーケンシャル接続され
たＩＳＤＮ回線受信処理装置において、レイヤ２処理部
に、ＬＡＰＤ状態遷移処理の速度を決定する動作クロッ
クの周波数を切り換えるクロック制御手段と、受信デー
タの種別からその受信データに関するＬＡＰＤ状態遷移
処理の処理量を予測してそれが一定量以上になる場合に
その受信データに関する処理を行なう期間中前記クロッ
ク制御手段に対して動作クロックの高速化を指示する処
理量予測手段とを設けたことを特徴としている。According to a second aspect of the present invention, a layer 1 processing section for performing layer 1 processing of the ISDN basic interface and an LA
Layer 2 processing unit for performing PD state transition processing, and Layer 3
In the ISDN line reception processing device in which the processing is performed and the layer 3 processing unit that transmits data to the upper application is sequentially connected, the frequency of the operation clock that determines the speed of the LAPD state transition processing is switched to the layer 2 processing unit. The clock control means and the clock control means during the period during which the processing amount of the LAPD state transition processing for the received data is predicted from the type of the received data and the processing amount for the received data exceeds a certain amount. It is characterized in that a processing amount predicting means for instructing speeding up of the operation clock is provided.
【００１０】[0010]
【作用】請求項１の発明において、クロック制御手段
は、ＬＡＰＤ状態遷移処理の速度を決定する動作クロッ
クの周波数を切り換える。メモリ監視手段は、メモリの
使用量を監視して、未使用領域が一定量未満のときに、
クロック制御手段に対して動作クロックの高速化を指示
する。In the invention of claim 1, the clock control means switches the frequency of the operation clock which determines the speed of the LAPD state transition processing. The memory monitoring means monitors the memory usage, and when the unused area is less than a certain amount,
Instructing the clock control means to speed up the operation clock.
【００１１】請求項２の発明において、クロック制御手
段は、ＬＡＰＤ状態遷移処理の速度を決定する動作クロ
ックの周波数を切り換える。処理量予測手段は、受信デ
ータの種別からその受信データに関するＬＡＰＤ状態遷
移処理の処理量を予測して、それが一定量以上になる場
合、その受信データに関する処理を行なう期間中、クロ
ック制御手段に対して動作クロックの高速化を指示す
る。According to the second aspect of the invention, the clock control means switches the frequency of the operation clock which determines the speed of the LAPD state transition processing. The processing amount predicting means predicts the processing amount of the LAPD state transition processing regarding the received data from the type of the received data, and when the processing amount exceeds a certain amount, the processing amount predicting means informs the clock control means during the period for performing the processing regarding the received data. On the other hand, it instructs to speed up the operation clock.
【００１２】[0012]
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
（実施例１）図１は本発明の実施例１におけるＩＳＤＮ
回線受信処理装置のブロック図で、このＩＳＤＮ回線受
信処理装置は、レイヤ１処理部１と、レイヤ２処理部２
と、レイヤ３処理部３とにより構成されている。レイヤ
２処理部２は、ＨＤＬＣフレームコントローラ４と、レ
イヤ２メモリ５と、メモリ監視部６と、クロック制御部
７と、レイヤ２ＣＰＵ８と、レイヤ３インタフェース９
とにより構成されている。レイヤ３処理部３は、レイヤ
２インタフェース１１と、レイヤ３メモリ１２と、レイ
ヤ３ＣＰＵ１３と、上位インタフェース１４とにより構
成されている。レイヤ１処理部１は、ＩＳＤＮ基本イン
タフェースのレイヤ１処理を行なう。レイヤ２処理部２
は、ＬＡＰＤ状態遷移処理を行なう。レイヤ３処理部３
は、ＩＳＤＮ基本インタフェースのレイヤ３処理を行な
うと共に、上位アプリケーションへデータの送信を行な
う。ＨＤＬＣフレームコントローラ４は、レイヤ１処理
部１からデータを受信し、レイヤ２フレームを構成して
レイヤ２メモリ５へ送信すると共に、レイヤ２フレーム
のデータをレイヤ２メモリ５へ格納するための書き込み
アドレスを発生する。レイヤ２メモリ５は、レイヤ２フ
レームとレイヤ２制御プログラムとプログラム変数デー
タとを格納する。メモリ監視部６は、レイヤ２フレーム
の受信完了直後にレイヤ２メモリ５に格納されているレ
イヤ２フレームの総数を調べ、その数が３個以上の場
合、そのうちの１個以上のフレームが解放されるまでの
間、クロック制御部７に動作クロックの高速化を指示す
る。クロック制御部７は、レイヤ２ＣＰＵ８の動作クロ
ックを低速用の２ＭＨｚと高速用の８ＭＨｚとに切り換
える。レイヤ２ＣＰＵ８は、レイヤ２制御プログラムに
よりレイヤ２処理の制御を行なう。レイヤ３インタフェ
ース９は、レイヤ２インタフェース１１へのデータの送
信を行なう。レイヤ２インタフェース１１は、レイヤ２
処理部２から情報フィールドのデータを受信し、情報フ
ィールドのデータをレイヤ３メモリ１２へ格納するため
の書き込みアドレスを発生する。レイヤ３メモリ１２
は、データとＩＳＤＮ回線より受信される情報フィール
ドデータとレイヤ３制御プログラムとプログラム変数デ
ータとを格納する。レイヤ３ＣＰＵ１３は、レイヤ３制
御プログラムによりレイヤ３処理の制御を行なう。上位
インタフェース１４は、上位アプリケーションにデータ
の送信を行なう。Embodiments of the present invention will now be described in detail with reference to the drawings. (Embodiment 1) FIG. 1 shows the ISDN in Embodiment 1 of the present invention.
In the block diagram of the line reception processing device, the ISDN line reception processing device includes a layer 1 processing unit 1 and a layer 2 processing unit 2.
And a layer 3 processing unit 3. The layer 2 processing section 2 includes an HDLC frame controller 4, a layer 2 memory 5, a memory monitoring section 6, a clock control section 7, a layer 2 CPU 8 and a layer 3 interface 9.
It is composed of and. The layer 3 processing unit 3 includes a layer 2 interface 11, a layer 3 memory 12, a layer 3 CPU 13, and a higher-level interface 14. The layer 1 processing unit 1 performs the layer 1 processing of the ISDN basic interface. Layer 2 processing unit 2
Performs LAPD state transition processing. Layer 3 processing unit 3
Performs the layer 3 processing of the ISDN basic interface and transmits the data to the upper application. The HDLC frame controller 4 receives the data from the layer 1 processing unit 1, forms a layer 2 frame and transmits it to the layer 2 memory 5, and at the same time, a write address for storing the data of the layer 2 frame in the layer 2 memory 5. To occur. The layer 2 memory 5 stores a layer 2 frame, a layer 2 control program, and program variable data. The memory monitoring unit 6 checks the total number of layer 2 frames stored in the layer 2 memory 5 immediately after the reception of the layer 2 frame, and if the number is 3 or more, one or more of the frames are released. Until then, the clock control unit 7 is instructed to speed up the operation clock. The clock control unit 7 switches the operation clock of the layer 2 CPU 8 between 2 MHz for low speed and 8 MHz for high speed. The layer 2 CPU 8 controls the layer 2 processing by the layer 2 control program. The layer 3 interface 9 transmits data to the layer 2 interface 11. The layer 2 interface 11 is a layer 2
The information field data is received from the processing unit 2, and a write address for storing the information field data in the layer 3 memory 12 is generated. Layer 3 memory 12
Stores the data, the information field data received from the ISDN line, the layer 3 control program, and the program variable data. The layer 3 CPU 13 controls the layer 3 processing by the layer 3 control program. The host interface 14 transmits data to the host application.
【００１３】次に動作を説明する。ＩＳＤＮ回線から上
位アプリケーションへのデータ受信時には、ＩＳＤＮ回
線からのデータは、レイヤ１処理部１でレイヤ２フレー
ムに構成され、レイヤ２処理部２のＨＤＬＣフレームコ
ントローラ４に１オクテット毎に送信される。これによ
りＨＤＬＣフレームコントローラ４は、レイヤ２メモリ
５の書き込みアドレスを巡回的に発生する一方、レイヤ
２ＣＰＵ８を割り込みによりウエイト（待機）状態にし
てレイヤ２処理部２のバスを開放し、書き込みアドレス
の示すレイヤ２メモリ５の位置に、受信した１オクテッ
トのデータを格納する。また、レイヤ２フレームの最終
オクテットをレイヤ２メモリ５に格納する時、フラグ・
チェック・シーケンスの正当性が確認された場合、割り
込みによりレイヤ２ＣＰＵ８とメモリ監視部６とに対
し、格納されるレイヤ２フレームの最終アドレスとレイ
ヤ２フレームの受信完了とを通知する。これによりメモ
リ監視部６は、レイヤ２メモリ５に格納されているレイ
ヤ２フレームの総数を調べ、レイヤ１処理部１から受信
を完了したものと、ＬＡＰＤ状態遷移処理を行なってい
るものと、レイヤ３処理部３へ送信しているものとの合
計３個となっている場合、そのうちの１個以上のフレー
ムが解放されるまでの間、クロック制御部７に動作クロ
ックの高速化を指示する。これによりクロック制御部７
は、レイヤ２ＣＰＵ８に供給する動作クロックの周波数
を２ＭＨｚから８ＭＨｚに切り換える。またレイヤ２Ｃ
ＰＵ８は、ＨＤＬＣフレームコントローラ４からレイヤ
２フレームの受信完了を通知する割り込みを受けると、
レイヤ２メモリ５の内容を参照しつつ、格納されたレイ
ヤ２フレームに対してＬＡＰＤ状態遷移処理を行なう。
そしてＬＡＰＤ状態遷移処理後、レイヤ２フレームがレ
イヤ３処理部３に送信すべき情報フィールドを持つ場
合、レイヤ３インタフェース９を介してレイヤ３処理部
３のレイヤ２インタフェース１１に情報フィールドのデ
ータの送信を行なう。レイヤ２ＣＰＵ８が、クロック制
御部７から８ＭＨｚの動作クロックを供給されている場
合、レイヤ１処理部１からの２フレーム目のレイヤ２フ
レームのデータ量が最小であっても、その受信を完了す
る以前に、ＬＡＰＤ状態遷移処理中のレイヤ２フレーム
の処理を完了してレイヤ３処理部３への送信を行ない、
レイヤ２メモリ５の１フレーム分の固定長バッファを解
放することが可能となる。Next, the operation will be described. When receiving data from the ISDN line to the upper application, the data from the ISDN line is formed into a layer 2 frame by the layer 1 processing unit 1 and is transmitted to the HDLC frame controller 4 of the layer 2 processing unit 2 every 1 octet. As a result, the HDLC frame controller 4 cyclically generates the write address of the layer 2 memory 5, while putting the layer 2 CPU 8 in a wait state by an interrupt to open the bus of the layer 2 processing unit 2 to indicate the write address. The received data of 1 octet is stored in the position of the layer 2 memory 5. Also, when storing the last octet of the layer 2 frame in the layer 2 memory 5, a flag
When the validity of the check sequence is confirmed, an interrupt notifies the layer 2 CPU 8 and the memory monitoring unit 6 of the final address of the layer 2 frame to be stored and the reception completion of the layer 2 frame. As a result, the memory monitoring unit 6 checks the total number of layer 2 frames stored in the layer 2 memory 5, and the reception from the layer 1 processing unit 1 is completed, the LAPD state transition process is performed, and the layer When the total number of packets transmitted to the processing unit 3 is three, the clock control unit 7 is instructed to speed up the operation clock until one or more frames among them are released. As a result, the clock controller 7
Switches the frequency of the operation clock supplied to the layer 2 CPU 8 from 2 MHz to 8 MHz. Layer 2C
When the PU 8 receives from the HDLC frame controller 4 an interrupt for notifying reception of the layer 2 frame,
The LAPD state transition process is performed on the stored layer 2 frame while referring to the contents of the layer 2 memory 5.
After the LAPD state transition process, when the layer 2 frame has an information field to be transmitted to the layer 3 processing unit 3, the information field data is transmitted to the layer 2 interface 11 of the layer 3 processing unit 3 via the layer 3 interface 9. Do. When the layer 2 CPU 8 is supplied with the operation clock of 8 MHz from the clock controller 7, even if the data amount of the layer 2 frame of the second frame from the layer 1 processor 1 is the minimum, before the reception thereof is completed. To the layer 3 processing unit 3 after completing the processing of the layer 2 frame during the LAPD state transition processing,
It is possible to release the fixed length buffer for one frame of the layer 2 memory 5.
【００１４】レイヤ３処理部３のレイヤ２インタフェー
ス１１がレイヤ２処理部２のレイヤ３インタフェース９
から情報フィールドのデータを受信した場合、レイヤ２
インタフェース１１は、レイヤ３メモリ１２の連続した
情報フィールドのデータの格納領域に対する書き込みア
ドレスを巡回的に発生し、レイヤ３ＣＰＵ１３を割り込
みによりウエイト状態にしてレイヤ３処理部３のバスを
開放し、書き込みアドレスの示すレイヤ３メモリ１２の
位置に、受信した情報フィールドの１オクテットのデー
タを格納する。さらに、情報フィールドの先頭オクテッ
トを格納する時には、割り込みによりレイヤ３ＣＰＵ１
３に対して格納される情報フィールドの先頭アドレスを
通知し、また情報フィールドの最終オクテットを格納す
る時には、割り込みによりレイヤ３メモリ１２に対して
格納される情報フィールドの最終アドレスを通知する。
続いてレイヤ２インタフェース１１は、レイヤ３インタ
フェース９から情報フィールド送信終了通知を受信した
場合、割り込みによりレイヤ３ＣＰＵ１３に対して情報
フィールドの受信完了を通知する。これによりレイヤ３
ＣＰＵ１３は、レイヤ３メモリ１２を参照しつつ、格納
された情報フィールドに対し処理を行ない、必要に応じ
て情報フィールドのデータを、上位インタフェース１４
を介して上位アプリケーションに送信する。The layer 2 interface 11 of the layer 3 processing section 3 is replaced with the layer 3 interface 9 of the layer 2 processing section 2.
Layer 2 when receiving information field data from
The interface 11 cyclically generates a write address for the data storage area of the continuous information field of the layer 3 memory 12, puts the layer 3 CPU 13 in a wait state by an interrupt, releases the bus of the layer 3 processing unit 3, and writes the write address. The 1-octet data of the received information field is stored in the position of the layer 3 memory 12 indicated by. Furthermore, when storing the first octet of the information field, the layer 3 CPU 1 is interrupted by an interrupt.
3 is notified of the head address of the information field to be stored, and when the last octet of the information field is stored, the last address of the information field to be stored is notified to the layer 3 memory 12 by an interrupt.
Subsequently, when the layer 2 interface 11 receives the information field transmission end notification from the layer 3 interface 9, the layer 2 interface 11 notifies the layer 3 CPU 13 of the reception completion of the information field by an interrupt. Layer 3
The CPU 13 processes the stored information field while referring to the layer 3 memory 12, and stores the data of the information field in the upper interface 14 as necessary.
To higher-level application via.
【００１５】このように、レイヤ２ＣＰＵ８に供給する
動作クロックを切り換えるので、レイヤ２ＣＰＵ８の消
費電力を必要以上に大きくすることなく、レイヤ２フレ
ームを格納するためのレイヤ２メモリ５の固定長バッフ
ァを４個以下に抑えることができる。
（実施例２）図２は本発明の実施例２におけるＩＳＤＮ
回線受信処理装置のブロック図で、このＩＳＤＮ回線受
信処理装置は、レイヤ１処理部１と、レイヤ２処理部２
と、レイヤ３処理部３とにより構成されている。レイヤ
２処理部２は、ＨＤＬＣフレームコントローラ４と、レ
イヤ２メモリ５と、クロック制御部７と、レイヤ２ＣＰ
Ｕ８と、レイヤ３インタフェース９と、処理量予測部１
６とにより構成されている。レイヤ３処理部３は、レイ
ヤ２インタフェース１１と、レイヤ３メモリ１２と、レ
イヤ３ＣＰＵ１３と、上位インタフェース１４とにより
構成されている。処理量予測部１６は、レイヤ２フレー
ムの受信完了直後にレイヤ２フレームの制御フィールド
を調べ、そのフレームの種別がＬＡＰＤ状態遷移処理量
の多いＩフレーム（情報フレーム）であった場合に、そ
のフレームに対するＬＡＰＤ状態遷移処理が完了するま
での間、クロック制御部７に動作クロックの高速化を指
示する。なお、図１に示す構成要素と同一の構成要素に
は、同一の符号を付してその説明を省略する。Since the operation clock supplied to the layer 2 CPU 8 is switched in this manner, the fixed length buffer of the layer 2 memory 5 for storing the layer 2 frame is set to 4 without storing the power consumption of the layer 2 CPU 8 more than necessary. It can be kept below. (Embodiment 2) FIG. 2 shows the ISDN in Embodiment 2 of the present invention.
In the block diagram of the line reception processing device, the ISDN line reception processing device includes a layer 1 processing unit 1 and a layer 2 processing unit 2.
And a layer 3 processing unit 3. The layer 2 processing unit 2 includes an HDLC frame controller 4, a layer 2 memory 5, a clock control unit 7, and a layer 2CP.
U8, layer 3 interface 9, and processing amount prediction unit 1
6 and 6. The layer 3 processing unit 3 includes a layer 2 interface 11, a layer 3 memory 12, a layer 3 CPU 13, and a higher-level interface 14. The processing amount prediction unit 16 checks the control field of the layer 2 frame immediately after the completion of receiving the layer 2 frame, and if the type of the frame is an I frame (information frame) with a large amount of LAPD state transition processing, the frame The clock control unit 7 is instructed to speed up the operation clock until the LAPD state transition processing is completed. The same components as those shown in FIG. 1 are designated by the same reference numerals, and the description thereof will be omitted.
【００１６】次に動作を説明する。ＩＳＤＮ回線から上
位アプリケーションへのデータ受信時には、ＩＳＤＮ回
線からのデータは、レイヤ１処理部１でレイヤ２フレー
ムに構成され、レイヤ２処理部２のＨＤＬＣフレームコ
ントローラ４に１オクテット毎に送信される。これによ
りＨＤＬＣフレームコントローラ４は、レイヤ２メモリ
５の書き込みアドレスを巡回的に発生する一方、レイヤ
２ＣＰＵ８を割り込みによりウエイト（待機）状態にし
てレイヤ２処理部２のバスを開放し、書き込みアドレス
の示すレイヤ２メモリ５の位置に受信した１オクテット
のデータを格納する。また、レイヤ２フレームの最終オ
クテットをレイヤ２メモリ５に格納する時、フラグ・チ
ェック・シーケンスの正当性が確認された場合、割り込
みによりレイヤ２ＣＰＵ８と処理量予測部１６とに対し
て格納されるレイヤ２フレームの最終アドレスとレイヤ
２フレームの受信完了とを通知する。これにより処理量
予測部１６は、レイヤ２メモリ１０に格納されたレイヤ
２フレームの制御フィールドを調べ、そのフレームの種
別がＬＡＰＤ状態遷移処理量の多いＩフレーム（情報フ
レーム）であった場合に、そのフレームに対するＬＡＰ
Ｄ状態遷移処理が完了するまでの間、クロック制御部７
に動作クロックの高速化を指示する。これによりクロッ
ク制御部７は、レイヤ２ＣＰＵ８に供給する動作クロッ
クの周波数を２ＭＨｚから８ＭＨｚに切り換える。また
レイヤ２ＣＰＵ８は、ＨＤＬＣフレームコントローラ４
からレイヤ２フレームの受信完了を通知する割り込みを
受けると、レイヤ２メモリ５の内容を参照しつつ、格納
されたレイヤ２フレームに対してＬＡＰＤ状態遷移処理
を行なう。そしてＬＡＰＤ状態遷移処理後、レイヤ２フ
レームがレイヤ３処理部３に送信すべき情報フィールド
を持つ場合、レイヤ３インタフェース９を介してレイヤ
３処理部３のレイヤ２インタフェース１１に情報フィー
ルドのデータの送信を行なう。レイヤ２ＣＰＵ８が、ク
ロック制御部７から８ＭＨｚの動作クロックを供給され
ている場合、レイヤ１処理部１からの２フレーム目のレ
イヤ２フレームの受信を完了する以前に、ＬＡＰＤ状態
遷移処理中のレイヤ２フレームのデータ量が最小であっ
ても、その処理を完了してレイヤ３処理部３への送信を
行ない、レイヤ２メモリ５の固定長バッファを解放する
ことが可能となる。Next, the operation will be described. When receiving data from the ISDN line to the upper application, the data from the ISDN line is formed into a layer 2 frame by the layer 1 processing unit 1 and is transmitted to the HDLC frame controller 4 of the layer 2 processing unit 2 every 1 octet. As a result, the HDLC frame controller 4 cyclically generates the write address of the layer 2 memory 5, while putting the layer 2 CPU 8 in a wait state by an interrupt to open the bus of the layer 2 processing unit 2 to indicate the write address. The received 1-octet data is stored in the position of the layer 2 memory 5. Further, when the final octet of the layer 2 frame is stored in the layer 2 memory 5, if the validity of the flag check sequence is confirmed, the layer stored in the layer 2 CPU 8 and the processing amount prediction unit 16 by the interrupt. The final address of 2 frames and the reception completion of the layer 2 frame are notified. Accordingly, the processing amount prediction unit 16 checks the control field of the layer 2 frame stored in the layer 2 memory 10, and when the type of the frame is an I frame (information frame) with a large amount of LAPD state transition processing, LAP for that frame
Until the D state transition process is completed, the clock controller 7
Instruct to speed up the operation clock. As a result, the clock control unit 7 switches the frequency of the operation clock supplied to the layer 2 CPU 8 from 2 MHz to 8 MHz. Also, the layer 2 CPU 8 is the HDLC frame controller 4
When receiving an interrupt notifying that the reception of the layer 2 frame is completed, the LAPD state transition process is performed on the stored layer 2 frame while referring to the contents of the layer 2 memory 5. After the LAPD state transition process, when the layer 2 frame has an information field to be transmitted to the layer 3 processing unit 3, the information field data is transmitted to the layer 2 interface 11 of the layer 3 processing unit 3 via the layer 3 interface 9. Do. When the layer 2 CPU 8 is supplied with the operation clock of 8 MHz from the clock controller 7, the layer 2 under the LAPD state transition process is completed before the reception of the second layer 2 frame from the layer 1 processor 1 is completed. Even if the data amount of the frame is the minimum, it is possible to complete the processing and perform the transmission to the layer 3 processing unit 3 to release the fixed length buffer of the layer 2 memory 5.
【００１７】レイヤ３処理部３のレイヤ２インタフェー
ス１１がレイヤ２処理部２のレイヤ３インタフェース９
から情報フィールドのデータを受信した場合、レイヤ２
インタフェース１１は、レイヤ３メモリ１２の連続した
情報フィールドのデータの格納領域に対する書き込みア
ドレスを巡回的に発生し、レイヤ３ＣＰＵ１３を割り込
みによりウエイト状態にしてレイヤ３処理部３のバスを
開放し、書き込みアドレスの示すレイヤ３メモリ１２の
位置に、受信した情報フィールドの１オクテットのデー
タを格納する。さらに、情報フィールドの先頭オクテッ
トを格納する時には、割り込みによりレイヤ３ＣＰＵ１
３に対して格納される情報フィールドの先頭アドレスを
通知し、また情報フィールドの最終オクテットを格納す
る時には、割り込みによりレイヤ３メモリ１２に対して
格納される情報フィールドの最終アドレスを通知する。
続いてレイヤ２インタフェース１１は、レイヤ３インタ
フェース９から情報フィールド送信終了通知を受信した
場合、割り込みによりレイヤ３ＣＰＵ１３に対して情報
フィールドの受信完了を通知する。これによりレイヤ３
ＣＰＵ１３は、レイヤ３メモリ１２を参照しつつ、格納
された情報フィールドに対して処理を行ない、必要に応
じて情報フィールドのデータを、上位インタフェース１
４を介して上位アプリケーションに送信する。The layer 2 interface 11 of the layer 3 processing section 3 is replaced with the layer 3 interface 9 of the layer 2 processing section 2.
Layer 2 when receiving information field data from
The interface 11 cyclically generates a write address for the data storage area of the continuous information field of the layer 3 memory 12, puts the layer 3 CPU 13 in a wait state by an interrupt, releases the bus of the layer 3 processing unit 3, and writes the write address. The 1-octet data of the received information field is stored in the position of the layer 3 memory 12 indicated by. Furthermore, when storing the first octet of the information field, the layer 3 CPU 1 is interrupted by an interrupt.
3 is notified of the head address of the information field to be stored, and when the last octet of the information field is stored, the last address of the information field to be stored is notified to the layer 3 memory 12 by an interrupt.
Subsequently, when the layer 2 interface 11 receives the information field transmission end notification from the layer 3 interface 9, the layer 2 interface 11 notifies the layer 3 CPU 13 of the reception completion of the information field by an interrupt. Layer 3
The CPU 13 processes the stored information field while referring to the layer 3 memory 12, and stores the data of the information field in the upper interface 1 as necessary.
4 to the upper application.
【００１８】このように、レイヤ２ＣＰＵ８に供給する
動作クロックを切り換えるので、レイヤ２ＣＰＵ８の消
費電力を必要以上に大きくすることなく、レイヤ２フレ
ームを格納するためのレイヤ２メモリ５の固定長バッフ
ァを４個以下に抑えることができる。なお上記実施例
１，２ではクロック制御部７によりレイヤ２ＣＰＵ８に
供給する動作クロックの周波数を２ＭＨｚと８ＭＨｚと
に切り換えたが、これらの周波数はこのように限定され
るものではなく、各種設計条件に応じて適宜決定すれば
よい。Since the operation clock supplied to the layer 2 CPU 8 is switched in this way, the fixed length buffer of the layer 2 memory 5 for storing the layer 2 frame is set to 4 without storing the power consumption of the layer 2 CPU 8 more than necessary. It can be kept below. Although the frequencies of the operation clocks supplied to the layer 2 CPU 8 are switched between 2 MHz and 8 MHz by the clock control unit 7 in the first and second embodiments, these frequencies are not limited to the above and may be set according to various design conditions. It may be appropriately determined depending on the situation.
【００１９】また上記実施例２では処理量予測部１６に
よりフレームの種類が情報フレームであることを判断し
て動作クロックの周波数を２ＭＨｚから８ＭＨｚに切り
換えたが、処理量予測部１６による処理量の予測はこれ
に限るものではなく、他の各種手段を採用し得る。In the second embodiment, the processing amount predicting unit 16 determines that the type of the frame is an information frame and switches the frequency of the operation clock from 2 MHz to 8 MHz. The prediction is not limited to this, and various other means may be adopted.
【００２０】[0020]
【発明の効果】以上説明したように本発明によれば、レ
イヤ２処理部に、ＬＡＰＤ状態遷移処理の速度を決定す
る動作クロックの周波数を切り換えるクロック制御手段
と、メモリの使用量を監視して未使用領域が一定量未満
のときにクロック制御手段に対して動作クロックの高速
化を指示するメモリ監視手段とを設けたので、レイヤ２
処理部の消費電力を必要以上に大きくすることなく、メ
モリの容量を低減できる。したがって装置をチップ化す
る場合、チップ面積を良好に低減することができるとい
う優れた効果を奏する。As described above, according to the present invention, the layer 2 processing section monitors the amount of memory used and the clock control means for switching the frequency of the operation clock that determines the speed of the LAPD state transition processing. Since the memory monitoring means for instructing the clock control means to speed up the operation clock when the unused area is less than a certain amount is provided, the layer 2
The capacity of the memory can be reduced without increasing the power consumption of the processing unit more than necessary. Therefore, when the device is made into a chip, there is an excellent effect that the chip area can be favorably reduced.
【００２１】また、レイヤ２処理部に、ＬＡＰＤ状態遷
移処理の速度を決定する動作クロックの周波数を切り換
えるクロック制御手段と、受信データの種別からその受
信データに関するＬＡＰＤ状態遷移処理の処理量を予測
してそれが一定量以上になる場合にその受信データに関
する処理を行なう期間中クロック制御手段に対して動作
クロックの高速化を指示する処理量予測手段とを設ける
ことによっても、上記と同様の効果を得ることができ
る。Further, the layer 2 processing section predicts the processing amount of the LAPD state transition processing relating to the received data from the clock control means for switching the frequency of the operation clock which determines the speed of the LAPD state transition processing, and the type of the received data. If the processing amount predicting means for instructing the clock control means to speed up the operation clock is provided during the period when the processing relating to the received data is performed when the amount becomes a certain amount or more, the same effect as above can be obtained. Obtainable.
【図１】本発明の実施例１におけるＩＳＤＮ回線受信処
理装置のブロック図である。FIG. 1 is a block diagram of an ISDN line reception processing device according to a first embodiment of the present invention.
【図２】本発明の実施例２におけるＩＳＤＮ回線受信処
理装置のブロック図である。FIG. 2 is a block diagram of an ISDN line reception processing device according to a second embodiment of the present invention.
【図３】従来のＩＳＤＮ回線受信処理装置のブロック図
である。FIG. 3 is a block diagram of a conventional ISDN line reception processing device.
１ レイヤ１処理部 ２ レイヤ２処理部 ３ レイヤ３処理部 ５ レイヤ２メモリ ６ メモリ監視部 ７ クロック制御部 １６ 処理量予測部 1 Layer 1 processing unit 2 Layer 2 processing unit 3 Layer 3 processing unit 5 Layer 2 memory 6 Memory monitoring unit 7 Clock control section 16 Throughput predictor
Claims (2)
処理を行なうレイヤ１処理部と、ＬＡＰＤ状態遷移処理
を行なうレイヤ２処理部と、レイヤ３処理を行なうと共
に上位アプリケーションにデータの送信を行なうレイヤ
３処理部とがシーケンシャルに接続されたＩＳＤＮ回線
受信処理装置において、前記レイヤ２処理部に、ＬＡＰ
Ｄ状態遷移処理の速度を決定する動作クロックの周波数
を切り換えるクロック制御手段と、メモリの使用量を監
視して未使用領域が一定量未満のときに前記クロック制
御手段に対して前記動作クロックの高速化を指示するメ
モリ監視手段とを設けたことを特徴とするＩＳＤＮ回線
受信処理装置。1. A layer 1 of ISDN basic interface
An ISDN line reception process in which a layer 1 processing unit for performing processing, a layer 2 processing unit for performing LAPD state transition processing, and a layer 3 processing unit for performing layer 3 processing and transmitting data to a higher-level application are sequentially connected. In the device, the layer 2 processing unit includes a LAP
A clock control means for switching the frequency of the operation clock for determining the speed of the D state transition processing, and a high speed operation clock for the clock control means when the unused area is less than a certain amount by monitoring the memory usage. An ISDN line reception processing device, characterized in that a memory monitoring means for instructing conversion is provided.
処理を行なうレイヤ１処理部と、ＬＡＰＤ状態遷移処理
を行なうレイヤ２処理部と、レイヤ３処理を行なうと共
に上位アプリケーションにデータの送信を行なうレイヤ
３処理部とがシーケンシャル接続されたＩＳＤＮ回線受
信処理装置において、前記レイヤ２処理部に、ＬＡＰＤ
状態遷移処理の速度を決定する動作クロックの周波数を
切り換えるクロック制御手段と、受信データの種別から
その受信データに関するＬＡＰＤ状態遷移処理の処理量
を予測してそれが一定量以上になる場合にその受信デー
タに関する処理を行なう期間中前記クロック制御手段に
対して前記動作クロックの高速化を指示する処理量予測
手段とを設けたことを特徴とするＩＳＤＮ回線受信処理
装置。2. The ISDN basic interface layer 1
An ISDN line reception processing device in which a layer 1 processing unit for performing processing, a layer 2 processing unit for performing LAPD state transition processing, and a layer 3 processing unit for performing layer 3 processing and transmitting data to a higher-order application are sequentially connected. At the layer 2 processing unit,
Clock control means for switching the frequency of the operation clock that determines the speed of the state transition processing, and predicting the processing amount of the LAPD state transition processing relating to the received data from the type of the received data, and receiving it when it becomes a certain amount or more. An ISDN line reception processing device, comprising: a processing amount predicting means for instructing the clock control means to speed up the operation clock during a period for performing processing relating to data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160222A JPH0514445A (en) | 1991-07-01 | 1991-07-01 | Isdn line reception processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3160222A JPH0514445A (en) | 1991-07-01 | 1991-07-01 | Isdn line reception processing unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514445A true JPH0514445A (en) | 1993-01-22 |
Family
ID=15710361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3160222A Pending JPH0514445A (en) | 1991-07-01 | 1991-07-01 | Isdn line reception processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514445A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130544A (en) * | 1994-10-14 | 1996-05-21 | Koninkl Ptt Nederland Nv | Buffer read controller for atm receiver |
| JP2011181987A (en) * | 2010-02-26 | 2011-09-15 | Nec Access Technica Ltd | Packet relay device, and packet relay method |
-
1991
- 1991-07-01 JP JP3160222A patent/JPH0514445A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08130544A (en) * | 1994-10-14 | 1996-05-21 | Koninkl Ptt Nederland Nv | Buffer read controller for atm receiver |
| JP2011181987A (en) * | 2010-02-26 | 2011-09-15 | Nec Access Technica Ltd | Packet relay device, and packet relay method |
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