JPH05143340A - Method for conrolling register writing - Google Patents
Method for conrolling register writingInfo
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- JPH05143340A JPH05143340A JP30749891A JP30749891A JPH05143340A JP H05143340 A JPH05143340 A JP H05143340A JP 30749891 A JP30749891 A JP 30749891A JP 30749891 A JP30749891 A JP 30749891A JP H05143340 A JPH05143340 A JP H05143340A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のレジスタ内容を
退避および復元する機構を有し、主記憶のスタック領域
に退避してある旧レジスタ内容の中から、特定の旧レジ
スタ内容を選択的に復元する命令を実行する情報処理装
置におけるレジスタ書き込み制御方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention has a mechanism for saving and restoring a plurality of register contents and selectively selects a specific old register contents from the old register contents saved in a stack area of the main memory. The present invention relates to a register write control method in an information processing device that executes an instruction to restore data.
【０００２】複数の旧レジスタ内容を選択的に復元する
命令には、従来から使われていたＬＭ（Ｌｏａｄ Ｍｕ
ｌｔｉｐｌｅ）命令と、近年用いられるようになったＥ
ＲＥＧ（Ｅｘｔｒａｃｔ Ｓｔａｃｋｅｄ Ｒｅｇｉｓ
ｔｅｒ）命令とがある。ＬＭ命令とＥＲＥＧ命令とで
は、主記憶のスタック領域に退避してある復元すべきデ
ータの並び方が異なる。よって、特定の旧レジスタ内容
を選択するためのアドレス指定方法に大きな差があり、
同様のハードウェアで双方の命令を処理することは困難
である。An instruction for selectively restoring the contents of a plurality of old registers is LM (Load Mu) which has been conventionally used.
(Lipple) command and E which has been used in recent years
REG (Extract Stacked Regis)
ter) command. The LM instruction and the EREG instruction differ in the arrangement of the data saved in the stack area of the main memory and to be restored. Therefore, there is a big difference in the addressing method for selecting a specific old register content,
It is difficult to process both instructions with similar hardware.
【０００３】[0003]
【従来の技術】図４は、レジスタ書き込み命令について
示す図である。図４において、情報処理装置は四バイト
長の汎用レジスタを十六個有している。図４（ａ）は、
ＬＭ命令について示しており、命令“ＬＭ １４，０，
Ａ”を実行する場合について示している。主記憶３４の
スタック領域には、Ａ番地にレジスタ番号“１４”の汎
用レジスタ用データが、退避されており、これに続く領
域にレジスタ番号“１５の汎用レジスタ用データが、そ
の後ろにレジスタ番号“０”の汎用レジスタ用データが
退避されている。前記命令は、Ａ番地以降の領域に退避
してあるレジスタ番号“１４”から“０”までの汎用レ
ジスタ用データを選択的に復元する命令である。この命
令によって、図４（ａ）の矢印が示すように、汎用レジ
スタ群３５の中で選択された汎用レジスタへの書き込み
が行なわれる。2. Description of the Related Art FIG. 4 is a diagram showing a register write instruction. In FIG. 4, the information processing device has sixteen general-purpose registers each having a length of 4 bytes. Figure 4 (a) shows
The LM instruction is shown and the instruction "LM 14,0,
A case in which A ”is executed is shown. In the stack area of the main memory 34, the general-purpose register data of the register number“ 14 ”is saved at the address A, and the area following the register number“ 15 ”is saved. The general-purpose register data and the general-purpose register data with the register number “0” are saved after that. The instruction is an instruction to selectively restore the general-purpose register data of register numbers "14" to "0" saved in the area after the address A. By this instruction, as shown by the arrow in FIG. 4A, writing to the general-purpose register selected in the general-purpose register group 35 is performed.
【０００４】図４（ｂ）は、ＥＲＥＧ命令について示し
ており、命令“ＥＲＥＧ１４，０”を実行する場合につ
いて示している。主記憶３６のスタック領域には、汎用
レジスタ群３７を構成する各汎用レジスタに対して、退
避データを格納する領域が確保されている。退避データ
は、対応する汎用レジスタのレジスタ番号に関して昇順
に並んでおり、Ｂ番地から“Ｂ＋６３”番地の間に納め
られている。前記命令によって、“Ｂ＋５６”番地、
“Ｂ＋６０”番地、並びにＢ番地に退避してある旧レジ
スタ内容が復元し、命令で選択した汎用レジスタへの書
き込みが行なわれる。FIG. 4B shows the EREG instruction, and shows the case where the instruction "EREG14,0" is executed. In the stack area of the main memory 36, an area for storing save data is secured for each general-purpose register that constitutes the general-purpose register group 37. The saved data are arranged in ascending order with respect to the register numbers of the corresponding general-purpose registers, and are stored between the addresses B and “B + 63”. According to the above command, the address "B + 56",
The contents of the old register saved in the address "B + 60" and the address B are restored, and writing to the general-purpose register selected by the instruction is performed.
【０００５】図５は、ＬＭ命令によるレジスタ書き込み
方法について説明するタイミングチャートの図である。
図５において、ＬＭ命令を実行する情報処理装置は、パ
イプライン制御による処理を行なっている。パイプライ
ンは、デコードステージで始まり、アドレス生成ステー
ジ、トランスレーションステージ、バッファステージ、
実行ステージ、書き込みステージへと進む。図５では、
それぞれのステージをその頭文字をとってＤ，Ａ，Ｔ，
Ｂ，Ｅ，Ｗで示してあるが、以下の説明では、それぞれ
のステージをＤ段、Ａ段、Ｔ段、Ｂ段、Ｅ段、Ｗ段とい
うことにする。FIG. 5 is a timing chart for explaining the register writing method by the LM instruction.
In FIG. 5, the information processing device that executes the LM instruction performs processing by pipeline control. The pipeline starts with the decode stage, then the address generation stage, the translation stage, the buffer stage,
Proceed to the execution stage and write stage. In FIG.
Taking each stage as its initials, D, A, T,
Although shown by B, E, and W, in the following description, the respective stages are referred to as D stage, A stage, T stage, B stage, E stage, and W stage.
【０００６】ＬＭ命令では、復元する一連の汎用レジス
タの先頭のレジスタ番号と、最後尾のレジスタ番号と、
退避先のアドレスを示す値とをオペランドで指定する。
この内、先頭のレジスタ番号はレジスタ“Ｒ１”に格納
し、最後尾のレジスタ番号はレジスタ“Ｒ２”に、退避
先のアドレスを示す値は基底アドレスと変位としてレジ
スタＢＲ（Ｂａｓｅ Ｒｅｇｉｓｔｅｒ）およびレジス
タＤＲ（Ｄｉｓｐｌａｃｅｍｅｎｔ Ｒｅｇｉｓｔｅ
ｒ）に格納する。In the LM instruction, the register number at the beginning and the register number at the end of a series of general-purpose registers to be restored,
Specify the value indicating the save destination address and the operand.
Of these, the first register number is stored in the register "R1", the last register number is stored in the register "R2", and the value indicating the save destination address is the base address and displacement as a register BR (Base Register) and a register DR. (Displacement Register
r).
【０００７】旧レジスタ内容を復元するために、汎用レ
ジスタへの書き込みを命令する情報は、各段においてそ
の名称がＷＲ（Ｗｒｉｔｅ Ｒｅｇｉｓｔｅｒ）で終わ
るレジスタ、すなわちレジスタＡＷＲ，ＴＷＲ，ＢＷ
Ｒ，ＥＷＲ，ＷＷＲに順次格納されていく。また、二つ
の汎用レジスタを単位として書き込みを行なうダブルワ
ードの指定情報は、各段において、その名称がＤＷ（Ｄ
ｏｕｂｌｅ Ｗｏｒｄｓ）で終わるレジスタ、すなわち
レジスタＡＤＷ，ＴＤＷ，ＢＤＷ，ＥＤＷ，ＷＤＷに順
次格納されていく。そして、最初の書き込み対象である
汎用レジスタのレジスタ番号は、Ｄ段ではレジスタ“Ｒ
１”に格納され、Ａ段でカウンタＩＴＣ（Ｉ Ｔｅｒａ
ｔｉｏｎ Ｃｏｕｎｔｅｒ）に、Ｔ段でレジスタ“ＴＷ
１”に、Ｂ段でレジスタ“ＢＷ１”に、Ｅ段でレジスタ
“ＥＷ１”に、Ｗ段でレジスタＷＡ（Ｗｒｉｔｅ Ａｄ
ｄｒｅｓｓ）に順次格納されていく。In order to restore the contents of the old register, the information instructing the writing to the general-purpose register is the register whose name ends with WR (Write Register) in each stage, that is, the registers AWR, TWR, BW.
It is sequentially stored in R, EWR, and WWR. In addition, the designation information of the double word which is written in units of two general-purpose registers has a name of DW (D
It is sequentially stored in registers ending with open Words), that is, registers ADW, TDW, BDW, EDW, WDW. Then, the register number of the general-purpose register that is the first write target is the register “R
1 ", and the counter ITC (ITera) at the A stage
function counter, the register “TW
1 ", the register" BW1 "in the B stage, the register" EW1 "in the E stage, and the register WA (Write Ad in the W stage.
Sequentially stored in (address).
【０００８】カウンタＩＴＣは、書き込み対象である汎
用レジスタのレジスタ番号をカウントするためのもので
ある。図５では、ダブルワードの指定があるので値を
“２”ずつ加算する。また、カウンタＩＴＣは、レジス
タ番号の最大値を数えるとクリアして再び初めから加算
を始める。例えば、レジスタ番号が“０”から“１５”
まであるとすると、“１４”の値を持ったカウンタＩＴ
Ｃに値“２”を加えるとカウンタＩＴＣの値は“０”に
なる。The counter ITC is for counting the register number of the general purpose register to be written. In FIG. 5, since a double word is designated, the value is incremented by "2". Further, the counter ITC is cleared when the maximum value of the register numbers is counted, and the addition is started again from the beginning. For example, register numbers "0" to "15"
If there is a counter IT with a value of "14"
When the value "2" is added to C, the value of the counter ITC becomes "0".
【０００９】汎用レジスタに書き込むデータを格納して
いる領域の論理アドレスは、Ａ段において、その基底ア
ドレスがレジスタＢＲに、変位がレジスタＤＲに格納さ
れる。これらのレジスタＢＲ，ＤＲの内容に基づいて、
Ｔ段において動的アドレス変換が行なわれ、ＴＬＢ（Ｔ
ｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆ
ｅｒ）を索引することによってその物理アドレスがレジ
スタ“ＷＡＲ１”に格納される。レジスタ“ＷＡＲ１”
が示すデータはフェッチされて、Ｅ段においてレジスタ
ＦＤＲ（Ｆｅｔｃｈ Ｄａｔａ Ｒｅｇｉｓｔｅｒ）に
格納される。Regarding the logical address of the area storing the data to be written in the general-purpose register, the base address is stored in the register BR and the displacement is stored in the register DR in the A stage. Based on the contents of these registers BR and DR,
Dynamic address translation is performed in the T stage, and TLB (T
translation Lookaside Buff
er), its physical address is stored in the register "WAR1". Register "WAR1"
Is fetched and stored in the register FDR (Fetch Data Register) at the E stage.
【００１０】レジスタＦＤＲの内容は、Ｗ段においてレ
ジスタＲＤＲ（Ｒｅｓｕｌｔ Ｄａｔａ Ｒｅｇｉｓｔ
ｅｒ）に格納される。そして、レジスタＷＷＲ，ＷＤＷ
の内容に従って、レジスタＷＡが示す汎用レジスタＧＲ
に対してレジスタＲＤＲの内容を書き込む。ここでは、
ダブルワードを指定しているので、連続する二つの汎用
レジスタへの書き込みが行なわれる。Ａ段のＥＮＤ Ｌ
ＯＯＰは、終了判定を示しており、ここで、レジスタ
“Ｒ２”の内容と、カウンタＩＴＣの内容とを比較して
いる。The contents of the register FDR are stored in the register RDR (Result Data Register) in the W stage.
er). Then, the registers WWR and WDW
General register GR indicated by register WA in accordance with the contents of
The contents of the register RDR are written to. here,
Since a double word is specified, writing to two consecutive general-purpose registers is performed. END of A stage L
OOP indicates the end determination, in which the content of the register "R2" is compared with the content of the counter ITC.
【００１１】次の書き込み動作では、最初の書き込み動
作で用いたカウンタＩＴＣの内容およびレジスタ“ＷＡ
Ｒ１”の内容をそのまま用いている。図５における情報
処理装置では、一つの汎用レジスタが四バイトで構成さ
れているものとしているので、物理アドレスを格納する
レジスタ“ＷＡＲ１”の値は“８”ずつ加算する。ダブ
ルワードの指定がなければ“４”ずつ加算する。結局、
前回と同様に、Ｗ段において、レジスタＲＤＲの内容が
レジスタＷＡが示す汎用レジスタＧＲに対して書き込ま
れる。また、前回と同様に終了判定を行ない、書き込み
動作を続行することとなった場合には同様の処理を繰り
返していく。In the next write operation, the contents of the counter ITC used in the first write operation and the register "WA" are used.
The content of R1 "is used as it is. In the information processing apparatus in FIG. 5, since one general-purpose register is composed of 4 bytes, the value of the register" WAR1 "for storing the physical address is" 8 ". If you do not specify a double word, add "4" each.
Similar to the previous time, in the W stage, the content of the register RDR is written to the general register GR indicated by the register WA. Further, similarly to the previous time, the end determination is performed, and when the write operation is to be continued, the same processing is repeated.
【００１２】一方のＥＲＥＧ命令では、ＬＭ命令のよう
に、単純に物理アドレスの値を加算していくことができ
ない。図５に示したレジスタ“ＷＡＲ１”の値は単純に
“８”ずつ加算した。しかし、ＥＲＥＧ命令では、レジ
スタ番号が最大値の汎用レジスタへの書き込みに続い
て、レジスタ番号“０”の汎用レジスタへの書き込みを
行なう場合に特別な考慮が必要である。これは、主記憶
のスタック領域に退避してあるレジスタ番号“０”の汎
用レジスタ用データは、レジスタ番号が最大値の汎用レ
ジスタ用データに続く番地にあるのではないためであ
る。そのため、ＬＭ命令と同様に物理アドレスの演算処
理をしようとすると特殊な回路を追加する必要がある。On the other hand, unlike the LM instruction, the EREG instruction cannot simply add the physical address values. The value of the register "WAR1" shown in FIG. 5 is simply added by "8". However, the EREG instruction requires special consideration when writing to the general-purpose register having the maximum register number and then writing to the general-purpose register having the register number “0”. This is because the general-purpose register data with the register number “0” saved in the stack area of the main memory is not located at the address following the general-purpose register data with the maximum register number. For this reason, it is necessary to add a special circuit to the arithmetic processing of the physical address as in the case of the LM instruction.
【００１３】図６は、従来におけるＥＲＥＧ命令による
レジスタ書き込み方法を示す図である。図６に示す方法
を用いることにより、新たにハードウェアを追加するこ
となくＥＲＥＧ命令を処理することができる。図６にお
いて、ＥＲＥＧ命令を処理する場合には、主記憶３８か
ら各汎用レジスタに対応する退避データを全て、ＥＲＥ
Ｇ命令のオペランドで選択したか、しないかにかかわら
ず、一旦作業用レジスタ群３９に転送する。この後に、
汎用レジスタ群４０の内、ＥＲＥＧ命令のオペランドで
選択した汎用レジスタへの書き込みを行なう。このとき
主記憶の物理アドレスを指定する必要はなく、作業用レ
ジスタのレジスタ番号を指定することができる。FIG. 6 is a diagram showing a conventional register write method by an EREG instruction. By using the method shown in FIG. 6, it is possible to process the EREG instruction without adding new hardware. In FIG. 6, when the EREG instruction is processed, all the saved data corresponding to each general-purpose register is deleted from the main memory 38 by ERE.
Regardless of whether it is selected by the operand of the G instruction or not, it is temporarily transferred to the work register group 39. After this,
Write to the general-purpose register selected by the operand of the EREG instruction in the general-purpose register group 40. At this time, it is not necessary to specify the physical address of the main memory, and the register number of the work register can be specified.
【００１４】図７は、図６に示す方法について説明する
タイミングチャートの図である。図７において、書き込
み対象である作業用レジスタのレジスタ番号をカウンタ
ＩＴＣに格納する。作業用レジスタへの書き込みデータ
は、スタック領域内の固定番地にあり、その先頭の物理
アドレスをレジスタ“ＷＡＲ１”に格納する。Ａ段にお
いて、カウンタＩＴＣに初期値“０”を、レジスタ“Ｗ
ＡＲ１”に初期値Ｂを設定する。値Ｂは、図６に示した
ように、レジスタ番号“０”の汎用レジスタ用データが
退避されている領域の物理アドレスを示すものである。FIG. 7 is a timing chart for explaining the method shown in FIG. In FIG. 7, the register number of the work register to be written is stored in the counter ITC. The write data to the work register is at a fixed address in the stack area, and the top physical address is stored in the register "WAR1". In the A stage, the counter ITC is set to the initial value “0” and the register “W” is set.
The initial value B is set in AR1 ". The value B indicates the physical address of the area in which the general-purpose register data of the register number" 0 "is saved, as shown in FIG.
【００１５】図７では、ダブルワードを指定して二つの
作業用レジスタを単位として書き込みを行っている。主
記憶にある退避データを十六個の作業用レジスタに対し
て書き込みをするので、カウンタＩＴＣの値を“０”か
ら“１４”まで“２”ずつ加算してやればよい。作業用
レジスタへの書き込みを行なう繰り返し処理の終了判定
ＥＮＤ ＬＯＯＰにて、カウンタＩＴＣの値“１４”を
検出すると、主記憶から作業用レジスタへのデータ転送
処理は終了し、作業用レジスタから汎用レジスタへのデ
ータ転送処理に移る。なお、図７では、カウンタＩＴＣ
の値が“４”から“１２”までの五回分の書き込み動作
のところを省略してある。In FIG. 7, a double word is designated and writing is performed in units of two working registers. Since the save data in the main memory is written to the 16 work registers, the value of the counter ITC may be incremented by "2" from "0" to "14". End determination END of repetitive processing of writing to work register When the value "14" of the counter ITC is detected in LOOP, the data transfer process from the main memory to the work register ends, and the data transfer process from the work register to the general-purpose register starts. In FIG. 7, the counter ITC
The five write operations with the value of 4 from "4" to "12" are omitted.
【００１６】作業用レジスタから汎用レジスタへのデー
タ転送は、ダブルワードを指定することなく一つのレジ
スタを単位として、同一レジスタ番号を有する作業用レ
ジスタ、汎用レジスタ間で行なっている。カウンタＩＴ
Ｃには、まずデータ転送を行なう先頭のレジスタ番号を
格納する。その後、カウンタＩＴＣの値は一つの汎用レ
ジスタへの書き込みを行なう毎に一ずつ加算される。カ
ウンタＩＴＣの値は、レジスタ番号の最大値“１５”を
数えるとクリアして“０”になるので特別な考慮は必要
ない。カウンタＩＴＣが示すレジスタ番号の作業用レジ
スタの内容が同一レジスタ番号の汎用レジスタＧＲに書
き込まれていき、カウンタＩＴＣの値が、レジスタ“Ｒ
２”の値と等しくなったところで処理を終える。Data transfer from the work register to the general-purpose register is performed between the work register and the general-purpose register having the same register number in units of one register without designating a double word. Counter IT
First of all, the leading register number for data transfer is stored in C. After that, the value of the counter ITC is incremented by one each time writing to one general-purpose register is performed. The value of the counter ITC is cleared to "0" when the maximum register number "15" is counted, so that no special consideration is required. The contents of the work register having the register number indicated by the counter ITC are written into the general-purpose register GR having the same register number, and the value of the counter ITC is changed to the register “R”.
The processing is terminated when the value becomes equal to the value of 2 ".
【００１７】[0017]
【発明が解決しようとする課題】以上説明したように、
従来におけるＥＲＥＧ命令によるレジスタ書き込み方法
では、汎用レジスタの全退避データを一旦作業用レジス
タにロードする必要がある。この方法は、新たにハード
ウェアを追加する必要がないという利点があるが、ＥＲ
ＥＧ命令の実行時における処理性能を著しく悪化させる
という欠点がある。またこの従来の方法では、ＥＲＥＧ
命令実行時に、作業用レジスタの内容を破壊する。その
ため、一時的なデータを作業用レジスタに持たせておけ
ないという欠点がある。As described above,
In the conventional register writing method using the EREG instruction, it is necessary to temporarily load all the save data of the general-purpose register into the work register. This method has the advantage that no additional hardware is required, but the ER
There is a drawback that the processing performance during execution of the EG instruction is significantly deteriorated. Also, in this conventional method, EREG
When the instruction is executed, the contents of the working register are destroyed. Therefore, there is a drawback that temporary data cannot be held in the work register.
【００１８】本発明は、このような従来の問題点に鑑
み、作業用レジスタを使用せずに比較的簡単なハードウ
ェアを追加することにより、ＥＲＥＧ命令の性能を改善
する手段を提供することを目的とする。In view of such conventional problems, the present invention provides a means for improving the performance of the EREG instruction by adding relatively simple hardware without using a work register. To aim.
【００１９】[0019]
【課題を解決するための手段】本発明によれば、上述の
目的は、前記特許請求の範囲に記載した手段により達成
される。According to the invention, the above mentioned objects are achieved by the means recited in the patent claims.
【００２０】すなわち、本発明は、オペランドでレジス
タ番号を示して一連の汎用レジスタを選択すると、主記
憶のスタック領域に退避してあるデータを選択的に復元
し、汎用レジスタへの書き込みを行なう命令を具備する
情報処理装置において、オペランドで選択した汎用レジ
スタか、選択しなかった汎用レジスタかを識別するため
の第一の回路と、スタック領域に退避してある各汎用レ
ジスタに対応するデータを全て読み出すための第二の回
路とを設け、前記命令で選択した汎用レジスタへの書き
込みを行なうとときに、前記第二の回路の制御に従って
主記憶から各データの読み出しを行ない、前記第一の回
路の制御に従って読み出したデータが前記命令で選択し
なかった汎用レジスタへのものであればこのデータの書
き込みを抑止し、読み出したデータが前記命令で選択し
た汎用レジスタへのものであればこのデータの書き込み
を行なうレジスタ書き込み制御方法である。That is, according to the present invention, when a series of general-purpose registers are selected by indicating a register number with an operand, an instruction for selectively restoring the data saved in the stack area of the main memory and writing to the general-purpose registers. In an information processing device equipped with, a first circuit for identifying whether a general-purpose register selected by an operand or a general-purpose register not selected, and all data corresponding to each general-purpose register saved in the stack area A second circuit for reading is provided, and when writing to the general-purpose register selected by the instruction, each data is read from the main memory under the control of the second circuit. If the data read out according to the control of is for a general-purpose register not selected by the instruction, the writing of this data is suppressed, As long as to the general register look out data is selected by the instruction is a register write control method for writing of data.
【００２１】[0021]
【作用】図１は、本発明の原理説明図である。図１にお
いて、情報処理装置は、四バイト長の汎用レジスタを十
六個有している。主記憶１のＢ番地から“Ｂ＋６３”番
地までの六十四バイト分の領域には、汎用レジスタ群２
を構成する各汎用レジスタ用の退避データが、レジスタ
番号に関して昇順に格納されている。従来は、この退避
データを全て作業用レジスタへ転送していたが、本発明
においては、各退避データがＥＲＥＧ命令のオペランド
で選択したものかを識別する手段を設けるので不必要な
データ転送を行なわない。FIG. 1 is a diagram for explaining the principle of the present invention. In FIG. 1, the information processing device has 16 general-purpose registers each having a length of 4 bytes. In the area of 64 bytes from address B to address "B + 63" of main memory 1, general-purpose register group 2
Saved data for each of the general-purpose registers constituting the above are stored in ascending order of register numbers. In the past, all the saved data was transferred to the work register, but in the present invention, a means for identifying whether each saved data is selected by the operand of the EREG instruction is provided, so unnecessary data transfer is performed. Absent.
【００２２】図１では、オペランドでいずれのレジスタ
番号を先頭とする汎用レジスタの選択があっても、まず
レジスタ番号が“０”である汎用レジスタへの書き込み
動作を行なう。次に、レジスタ番号が“１”である汎用
レジスタへの書き込み動作を行ない、続いてレジスタ番
号が“２”である汎用レジスタへの書き込み動作を行な
う。同様に、レジスタ番号を加算しながらレジスタ番号
が“１５”である汎用レジスタへの書き込み動作まで行
なう。このようにすれば、一回の書き込み動作を行なう
ごとに、物理アドレスを単純に“４”ずつカウントアッ
プしながら退避データを読み出すことができる。In FIG. 1, no matter which register number the leading general-purpose register is selected by the operand, the writing operation to the general-purpose register having the register number "0" is first performed. Next, the write operation to the general-purpose register having the register number "1" is performed, and then the write operation to the general-purpose register having the register number "2" is performed. Similarly, the operation of writing to the general-purpose register having the register number "15" is performed while adding the register numbers. By doing so, the saved data can be read while simply incrementing the physical address by "4" each time one write operation is performed.
【００２３】ＥＲＥＧ命令のオペランドで選択した汎用
レジスタのみに、実際の書き込みを行なうには、選択し
た汎用レジスタか否かを識別する手段からの指示に基づ
いて書き込みを制御すればよい。この識別する手段は、
オペランドで選択されなかった汎用レジスタへの書き込
み動作があると、この書き込みを抑止するための制御信
号を出力する。また、オペランドで選択された汎用レジ
スタへの書き込み動作があると、この書き込みを許可す
る制御信号を出力する。In order to actually write only to the general-purpose register selected by the operand of the EREG instruction, the write may be controlled based on the instruction from the means for identifying whether or not the selected general-purpose register. This means of identification is
When there is a write operation to the general-purpose register that is not selected by the operand, a control signal for suppressing this write is output. Also, when there is a write operation to the general-purpose register selected by the operand, a control signal that permits this write is output.
【００２４】[0024]
【実施例】図２は、本発明の実施例を示す図である。Ｅ
ＲＥＧ命令の命令コード、先頭のレジスタ番号、最後尾
のレジスタ番号は、命令バッファ３に蓄積される。この
内、命令コードは、デコードされてＣＳ（Ｃｏｎｔｒｏ
ｌ Ｓｔｏｒａｇｅ）に記憶される。ここから、レジス
タ書き込みを命令する情報が、レジスタ４〜７を通し
て、最終的にレジスタ番号比較回路２９の制御信号を受
けてレジスタ８またはレジスタ９に格納される。FIG. 2 is a diagram showing an embodiment of the present invention. E
The instruction code of the REG instruction, the first register number, and the last register number are accumulated in the instruction buffer 3. Of these, the instruction code is decoded and CS (Contro
L Storage). From here, the information instructing the register writing is finally stored in the register 8 or the register 9 through the registers 4 to 7 upon receiving the control signal of the register number comparison circuit 29.
【００２５】ＡＮＤ回路２７は、偶数のレジスタ番号を
有する汎用レジスタへの書き込みを許可する制御信号を
レジスタ番号比較回路２９から受けた場合に、レジスタ
書き込みを命令する情報をレジスタ９へ伝える。ＡＮＤ
回路８は、奇数のレジスタ番号を有する汎用レジスタへ
の書き込みを許可する制御信号をレジスタ番号比較回路
２９から受けた場合に、レジスタ書き込みを命令する情
報をレジスタ８へ伝える。When the AND circuit 27 receives from the register number comparison circuit 29 a control signal for permitting writing to a general-purpose register having an even register number, the AND circuit 27 transmits information for instructing register writing to the register 9. AND
When the circuit 8 receives from the register number comparison circuit 29 a control signal that permits writing to a general-purpose register having an odd number of registers, the circuit 8 transmits information for instructing register writing to the register 8.
【００２６】命令バッファ３に蓄積された先頭のレジス
タ番号は、レジスタ１０〜１３を通してレジスタ番号比
較回路２９に伝わる。また、最後尾のレジスタ番号は、
レジスタ１４〜１７を通してレジスタ番号比較回路２９
に伝わる。よってレジスタ番号比較回路２９は、選択さ
れた汎用レジスタが何番のレジスタ番号から何番のレジ
スタ番号までかを識別することができるので、あるレジ
スタ番号を与えられたときに、そのレジスタ番号の汎用
レジスタへの書き込み動作を許可するか、あるいは抑止
するかの制御信号を出力することができる。The leading register number accumulated in the instruction buffer 3 is transmitted to the register number comparison circuit 29 through the registers 10 to 13. Also, the last register number is
Register number comparison circuit 29 through registers 14 to 17
Be transmitted to. Therefore, the register number comparison circuit 29 can identify the register number from the register number to the register number of the selected general-purpose register. Therefore, when a register number is given, the general-purpose register of the register number is registered. A control signal for permitting or inhibiting the write operation to the register can be output.
【００２７】ＣＳに記憶されたダブルワードの指定情報
は、レジスタ１８、ループ制御回路３０、レジスタ１９
〜２１を通してレジスタ番号比較回路２９に伝わる。レ
ジスタ番号比較回路２９は、ダブルワードの指定を検出
すると、ＡＮＤ回路２７およびＡＮＤ回路２８の双方に
対して制御信号を出力する。また、ダブルワードの指定
がないときには、ＡＮＤ回路２７またはＡＮＤ回路２８
のいずれか一方に対して制御信号を出力して、他の一方
への信号はオフとなる。The double word designation information stored in the CS is stored in the register 18, the loop control circuit 30, and the register 19.
Through 21 to the register number comparison circuit 29. When detecting the designation of the double word, the register number comparison circuit 29 outputs a control signal to both the AND circuit 27 and the AND circuit 28. If no double word is specified, the AND circuit 27 or the AND circuit 28 is used.
The control signal is output to either one of the above, and the signal to the other one is turned off.
【００２８】カウンタ２２には、書き込み対象の汎用レ
ジスタのレジスタ番号が格納されている。カウンタ２２
の初期値は“０”であり、この値は汎用レジスタへの書
き込み動作があるごとに“１”または“２”ずつ加算さ
れる。セレクタ３２は、ＣＳからの制御信号を受けて、
“０”または加算器３１の出力値を出力する。ＣＳは、
セレクタ３２に対して、最初の汎用レジスタへの書き込
み動作では“０”を選択するように指示し、その後の書
き込み動作では、加算器３１の出力値を選択するように
指示する。The counter 22 stores the register number of the general-purpose register to be written. Counter 22
Has an initial value of "0", and this value is incremented by "1" or "2" each time there is a write operation to the general-purpose register. The selector 32 receives the control signal from CS,
It outputs “0” or the output value of the adder 31. CS is
The selector 32 is instructed to select "0" in the first write operation to the general-purpose register, and is instructed to select the output value of the adder 31 in the subsequent write operation.
【００２９】加算器３１は、カウンタ２２の値に、
“１”または“２”を加えた値を出力する。“１”を加
えるか“２”を加えるかは、ループ制御回路３０からの
制御信号に従う。ループ制御回路３０は、ダブルワード
の指定を検出すると、加算器３１に対して“２”を加え
るように指示する。ダブルワードの指定がないと“１”
を加えるように指示する。また、ループ制御回路３０
は、カウンタ２２値を参照して、ＥＲＥＧ命令の終了判
定も行なっている。The adder 31 adds the value of the counter 22 to
The value to which "1" or "2" is added is output. Whether to add “1” or “2” depends on the control signal from the loop control circuit 30. When detecting the designation of the double word, the loop control circuit 30 instructs the adder 31 to add "2". "1" if no double word is specified
Instruct to add. In addition, the loop control circuit 30
Also determines the end of the EREG instruction by referring to the counter 22 value.
【００３０】カウンタ２２が有する書き込み対象の汎用
レジスタのレジスタ番号は、レジスタ２３〜２５を通し
てレジスタ番号比較回路２９およびレジスタ２６に伝わ
る。レジスタ番号比較回路２９は、レジスタ２５から受
けるレジスタ番号がレジスタ１３およびレジスタ１７か
ら受けるレジスタ番号の範囲内にあるか否かを比較す
る。そして、この比較結果に基づいて、汎用レジスタへ
の書き込み動作を許可するか抑止するかの制御信号を出
力する。レジスタ２６の内容は、レジスタファイル３３
に伝わるので、このレジスタファイル３３内にある書き
込み対象の汎用レジスタが定まる。レジスタファイル３
３は通称レジスタックともいわれているものであり、こ
の中に汎用レジスタや作業用レジスタなどが納められて
いる。The register number of the general register to be written which the counter 22 has is transmitted to the register number comparison circuit 29 and the register 26 through the registers 23 to 25. The register number comparison circuit 29 compares whether the register number received from the register 25 is within the range of the register numbers received from the register 13 and the register 17. Then, based on the comparison result, a control signal for permitting or suppressing the write operation to the general-purpose register is output. The contents of the register 26 are stored in the register file 33.
Therefore, the general-purpose register to be written in this register file 33 is determined. Register file 3
Reference numeral 3 is also commonly called a register, in which general-purpose registers and work registers are contained.
【００３１】図３は、本発明によるレジスタ書き込み方
法について説明するタイミングチャートの図である。図
３において、書き込み対象である汎用レジスタのレジス
タ番号は、カウンタＩＴＣに格納されている。Ａ段にお
いて、カウンタＩＴＣに初期値“０”が設定されてお
り、その後、カウンタＩＴＣの値は、“２”ずつ加算さ
れている。終了判定ＥＮＤ ＬＯＯＰでは、このカウン
タＩＴＣの値が“１４”になったかをみている。ここで
は、当然ダブルワードの指定がされている。FIG. 3 is a timing chart for explaining the register writing method according to the present invention. In FIG. 3, the register number of the general-purpose register to be written is stored in the counter ITC. In the A stage, the initial value “0” is set in the counter ITC, and then the value of the counter ITC is incremented by “2”. End judgment END In LOOP, it is checked whether the value of this counter ITC has become "14". Of course, double word is specified here.
【００３２】汎用レジスタへの書き込みデータである退
避データの主記憶上の物理アドレスはレジスタ“ＷＡＲ
１”に格納されている。レジスタ“ＷＡＲ１”の値は、
汎用レジスタへの書き込み動作があるごとに、単純に
“８”ずつ加算している。このレジスタ“ＷＡＲ１”が
示す退避データは、Ｗ段においてレジスタＲＤＲに格納
される。The physical address on the main memory of the save data which is the write data to the general-purpose register is the register "WAR".
1 ”. The value of the register“ WAR1 ”is
Every time there is a write operation to the general-purpose register, "8" is simply added. The save data indicated by the register "WAR1" is stored in the register RDR in the W stage.
【００３３】レジスタＲＤＲに格納されているデータ
は、レジスタＷＡが示す汎用レジスタＧＲに書き込まれ
るが、この書き込みは、レジスタＷＷＲおよびレジスタ
ＷＤＷの内容に従って許可あるいは抑止される。書き込
み対象である汎用レジスタのレジスタ番号を“ＥＷ１”
と、オペランドで選択した汎用レジスタの先頭のレジス
タ番号を“Ｒ１”と、最後尾のレジスタ番号を“Ｒ２”
とすると、レジスタ書き込みの許可または抑止の条件は
次のようになる。The data stored in the register RDR is written in the general-purpose register GR indicated by the register WA, and this writing is permitted or inhibited according to the contents of the register WWR and the register WDW. Set the register number of the general-purpose register to be written to "EW1"
, The first register number of the general-purpose register selected by the operand is "R1", and the last register number is "R2".
Then, the conditions for permitting or suppressing register writing are as follows.
【００３４】すなわち、レジスタＷＡが偶数のレジスタ
番号を示しているときにレジスタ書き込みを許可する条
件は、条件「Ｒ１≦ＥＷ１≦Ｒ２」または、条件「ＥＷ
１≦Ｒ２＜Ｒ１」または、条件「Ｒ２＜Ｒ１≦ＥＷ１」
のいずれかが成立したときである。一方、レジスタＷＡ
が奇数のレジスタ番号を示しているときに、レジスタ書
き込みを許可する条件は、条件「Ｒ１≦ＥＷ１＋１≦Ｒ
２」または、条件「ＥＷ１＋１≦Ｒ２＜Ｒ１」または、
条件「Ｒ２＜Ｒ１≦ＥＷ１＋１」のいずれかが成立した
ときである。条件が成立しないときには、レジスタ書き
込みは抑止される。That is, when the register WA indicates an even register number, the condition for permitting register writing is the condition "R1≤EW1≤R2" or the condition "EW
1 ≦ R2 <R1 ”or condition“ R2 <R1 ≦ EW1 ”
When either of the above is established. On the other hand, register WA
Is an odd register number, the condition for permitting register writing is the condition “R1 ≦ EW1 + 1 ≦ R”.
2 ”or the condition“ EW1 + 1 ≦ R2 <R1 ”or
This is when any of the conditions “R2 <R1 ≦ EW1 + 1” is satisfied. When the condition is not satisfied, register writing is suppressed.
【００３５】[0035]
【発明の効果】以上説明したように、本発明によれば、
作業用レジスタを使用せずに、比較的簡単なハードウェ
アを追加することにより、ＥＲＥＧ命令の性能を大幅に
改善することができるという利点がある。As described above, according to the present invention,
There is an advantage that the performance of the EREG instruction can be significantly improved by adding relatively simple hardware without using the work register.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の実施例を示す図である。FIG. 2 is a diagram showing an example of the present invention.
【図３】本発明によるレジスタ書き込み方法について説
明するタイミングチャートの図である。FIG. 3 is a timing chart illustrating a register writing method according to the present invention.
【図４】レジスタ書き込み命令について示す図である。FIG. 4 is a diagram showing a register write instruction.
【図５】ＬＭ命令によるレジスタ書き込み方法について
説明するタイミングチャートの図である。FIG. 5 is a timing chart illustrating a register writing method using an LM instruction.
【図６】従来におけるＥＲＥＧ命令によるレジスタ書き
込み方法を示す図である。FIG. 6 is a diagram showing a conventional register write method using an EREG instruction.
【図７】図６に示す方法について説明するタイミングチ
ャートの図である。FIG. 7 is a timing chart illustrating the method shown in FIG.
１、３４、３６、３８ 主記憶 ２、３５、３７、４０ 汎用レジスタ群 ３ 命令バッファ ４〜２１、２３〜２６ レジスタ ２２ カウンタ ２７、２８ ＡＮＤ回路 ２９ レジスタ番号比較回路 ３０ ループ制御回路 ３１ 加算器 ３２ セレクタ ３３ レジスタファイル ３９ 作業用レジスタ群 1, 34, 36, 38 Main memory 2, 35, 37, 40 General-purpose register group 3 Instruction buffer 4-21, 23-26 register 22 Counter 27, 28 AND circuit 29 Register number comparison circuit 30 Loop control circuit 31 Adder 32 Selector 33 Register file 39 Working register group
Claims (1)
の汎用レジスタを選択すると、主記憶のスタック領域に
退避してあるデータを選択的に復元し、汎用レジスタへ
の書き込みを行なう命令を具備する情報処理装置におい
て、 オペランドで選択した汎用レジスタか、選択しなかった
汎用レジスタかを識別するための第一の回路と、スタッ
ク領域に退避してある各汎用レジスタに対応するデータ
を全て読み出すための第二の回路とを設け、 前記命令で選択した汎用レジスタへの書き込みを行なう
ときに、前記第二の回路の制御に従って主記憶から各デ
ータの読み出しを行ない、前記第一の回路の制御に従っ
て読み出したデータが前記命令で選択しなかった汎用レ
ジスタへのものであればこのデータの書き込みを抑止
し、読み出したデータが前記命令で選択した汎用レジス
タへのものであればこのデータの書き込みを行なうこと
を特徴とするレジスタ書き込み制御方法。1. Information comprising an instruction for selectively restoring data saved in a stack area of a main memory when a series of general-purpose registers is selected by indicating a register number by an operand and writing to the general-purpose register. In the processing unit, the first circuit for identifying the general-purpose register selected by the operand or the general-purpose register not selected, and the first circuit for reading all the data corresponding to each general-purpose register saved in the stack area Two circuits are provided, and when writing to the general-purpose register selected by the instruction, each data is read from the main memory under the control of the second circuit and read under the control of the first circuit. If the data is in a general-purpose register that was not selected by the above instruction, writing of this data is suppressed and the read data is As long as to the general register selected by the instruction register write control method characterized by writing the data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30749891A JPH05143340A (en) | 1991-11-22 | 1991-11-22 | Method for conrolling register writing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30749891A JPH05143340A (en) | 1991-11-22 | 1991-11-22 | Method for conrolling register writing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143340A true JPH05143340A (en) | 1993-06-11 |
Family
ID=17969811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30749891A Pending JPH05143340A (en) | 1991-11-22 | 1991-11-22 | Method for conrolling register writing |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143340A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184943A (en) * | 1983-04-05 | 1984-10-20 | Nec Corp | Information processor |
| JPS61150036A (en) * | 1984-12-25 | 1986-07-08 | Nec Corp | Central processing unit |
-
1991
- 1991-11-22 JP JP30749891A patent/JPH05143340A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184943A (en) * | 1983-04-05 | 1984-10-20 | Nec Corp | Information processor |
| JPS61150036A (en) * | 1984-12-25 | 1986-07-08 | Nec Corp | Central processing unit |
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