JPH05143187A - Semiconductor integrated circuit and data processing processor - Google Patents

Abstract

PURPOSE:To prevent analog characteristics from being deteriorated due to a digital noise in a digital/analog mixed type semiconductor integrated circuit. CONSTITUTION:In the digital/analog mixed LSI including an analog circuit 2 and a digital circuit 3, the circuit 2 includes a circuit for sampling information to be processed by the circuit 2 in a capacitor 5 in accordance with the operation timing of a switch 4. A clock signal generating means 6 forms an operation reference clock signal for stopping the change of an operation reference clock signal (b) outputted from the circuit 3 in a prescribed period T including the opening timing of the switch 4, i.e., the trailing timing of a clock signal (a). Consequently the generation of a trouble deteriorating the analog characteristics of the circuit 2 by a digital noise through the connecting capacitor of a semiconductor substrate 1 can be prevented.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ディジタル回路とアナ
ログ回路を同一半導体基板に形成したディジタル・アナ
ログ混載型の半導体集積回路、さらにはこの半導体集積
回路のディジタル回路として採用可能なデータ処理プロ
セッサに関し、例えば、コーデック、モデム、エコーキ
ャンセラ、移動無線、画像処理などの、通信分野若しく
は信号処理分野の装置に組み込まれるディジタル・アナ
ログ混載型の半導体集積回路に適用して有効な技術に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital / analog mixed type semiconductor integrated circuit in which a digital circuit and an analog circuit are formed on the same semiconductor substrate, and a data processor which can be adopted as a digital circuit of this semiconductor integrated circuit. The present invention relates to a technique effectively applied to a digital / analog mixed semiconductor integrated circuit incorporated in a device in the field of communication or signal processing, such as a codec, a modem, an echo canceller, mobile radio, and image processing.

【０００２】[0002]

【従来の技術】ＣＭＯＳ或いはＢｉ−ＣＭＯＳプロセス
などにより１個の半導体基板にアナログ回路とディジタ
ル回路を混在させた半導体集積回路が提供されている。
例えば、フィルタリング、等化、エコーの除去、信号の
特性パラメータ抽出、画像強調などのディジタル信号処
理に適用されるディジタル信号処理プロセッサと共に、
アナログ信号を対応するディジタル信号に変換するアナ
ログ／ディジタル（Ａ／Ｄ）変換回路やその逆を行うデ
ィジタル／アナログ（Ｄ／Ａ）変換回路などをオン・チ
ップ化したディジタル・アナログ混載ＬＳＩが、音声認
識、モデム、ＩＳＤＮなどの分野で利用されている。こ
のようなディジタル・アナログ混載ＬＳＩについて記載
された文献の例としては特開昭６３−２１７７０６号が
ある。2. Description of the Related Art A semiconductor integrated circuit in which an analog circuit and a digital circuit are mixed on one semiconductor substrate is provided by a CMOS or Bi-CMOS process.
For example, with a digital signal processor applied to digital signal processing such as filtering, equalization, echo removal, signal characteristic parameter extraction, image enhancement,
A digital / analog mixed LSI in which an analog / digital (A / D) conversion circuit that converts an analog signal into a corresponding digital signal and a digital / analog (D / A) conversion circuit that performs the opposite operation are integrated on-chip It is used in fields such as recognition, modem, and ISDN. As an example of a document describing such a digital / analog mixed LSI, there is JP-A-63-217706.

【０００３】また、マイクロプログラム制御されるディ
ジタル信号処理プロセッサのような従来のデータ処理プ
ロセッサは、１命令ずつ制御記憶からマイクロ命令を読
出しながら順番に実行するというアーキテクチャを持っ
ている。所謂パイプライン処理をサポートするものであ
ってもそのことには変わりはない。尚、ディジタル信号
処理について記載された文献の例としてはＣＱ出版発
行″トランジスタ技術″Ｆｅｂ．１９８９ Ｐ．３９５
〜Ｐ．４０１がある。Further, a conventional data processor such as a digital signal processor which is micro-program controlled has an architecture in which micro-instructions are read one by one from the control memory and executed in sequence. Even if it supports so-called pipeline processing, it is the same. Incidentally, as an example of the document describing the digital signal processing, CQ publishing issue "transistor technology" Feb. 1989 P.I. 395
~ P. There is 401.

【０００４】[0004]

【発明が解決しようとする課題】しかしながら、同一半
導体基板に混在されたアナログ回路とディジタル回路が
同期的に動作すると、ディジタル回路の動作によって発
生するディジタルノイズによってアナログ回路の特性が
劣化する虞のあることを本発明者は見い出した。即ち、
ディジタル回路が動作すると、その動作状態に応じて電
源ラインに比較的大きな電流が流れて電源電圧が変動し
たり、トランジスタの拡散層と半導体基板との間に形成
されるような接合容量がトランジスタの動作に応じてチ
ャージ／ディスチャージされ、これが半導体基板を通じ
てノイズを発生する。このようなノイズは半導体基板を
共有するアナログ回路にも伝達される。例えば、そのア
ナログ回路にスイッチド・キャパシタ積分回路や適当に
重み付けされた複数個のキャパシタアレイを利用したＡ
／Ｄ変換回路や局部Ｄ／Ａ変換回路を含むとき、スイッ
チの動作タイミングによって行われるキャパシタへのサ
ンプリング動作時に当該キャパシタの蓄積ノードに接合
容量などを通じてディジタルノイズの影響による電位変
動が与えられると、サンプリングすべき電荷量に誤差を
生じてアナログ回路の動作精度が低下してしまうことを
見い出した。ディジタルノイズによるアナログ回路の特
性劣化はこれに限らず、ディジタルノイズによって電源
変動やレベル変動する電源ラインとのクロストークなど
によっても生ずることが考えられる。However, when the analog circuit and the digital circuit mixed in the same semiconductor substrate operate synchronously, the characteristics of the analog circuit may be deteriorated by the digital noise generated by the operation of the digital circuit. The present inventor has found that. That is,
When a digital circuit operates, a relatively large current flows in the power supply line according to its operating state, the power supply voltage fluctuates, and a junction capacitance such as that formed between the diffusion layer of the transistor and the semiconductor substrate of the transistor is generated. It is charged / discharged according to the operation, which causes noise through the semiconductor substrate. Such noise is also transmitted to analog circuits sharing the semiconductor substrate. For example, A using a switched capacitor integration circuit or a plurality of appropriately weighted capacitor arrays in the analog circuit
When a / D conversion circuit or a local D / A conversion circuit is included, if a potential variation due to the influence of digital noise is given to the storage node of the capacitor through a junction capacitance or the like during sampling operation to the capacitor performed by the operation timing of the switch, We have found that an error occurs in the amount of charge to be sampled and the operation accuracy of the analog circuit is reduced. The characteristic deterioration of the analog circuit due to the digital noise is not limited to this, and it is considered that the digital noise may also be caused by the power supply fluctuation or the crosstalk with the power supply line whose level changes.

【０００５】特に、半導体集積回路は、その製造技術の
進歩による高集積化並びに高速動作の要求から消費電力
も増大する傾向にあり、このことがディジタルノイズを
一層増大させる要因となり、また、アナログ回路にはそ
の応用分野の拡大につれて一層高精度が要求され、これ
により、ディジタル・アナログ混載ＬＳＩにおけるディ
ジタルノイズによるアナログ回路の特性劣化が大きな問
題になることが予想される。In particular, semiconductor integrated circuits tend to increase power consumption due to the demand for higher integration and higher speed operation due to advances in their manufacturing techniques, which causes a further increase in digital noise, and analog circuits. Higher precision is required with the expansion of its application field, and it is expected that the deterioration of the characteristics of the analog circuit due to the digital noise in the digital / analog mixed LSI will become a serious problem.

【０００６】そこで本発明者はディジタル回路とアナロ
グ回路とを時分割的に動作させてディジタルノイズがア
ナログ回路に影響を与えないようにすることを検討した
が、同一半導体基板に混在されたアナログ回路とディジ
タル回路は同期的に動作しなければならず、このときＡ
／Ｄ変換回路などのアナログ回路の動作速度はそれが処
理する対象系の動作速度やビット精度などの性能で決定
される場合が多く、処理系との関係においてアナログ回
路の動作速度に対する自由度は比較的低くなるため、ア
ナログ回路の動作時にディジタル回路の動作を停止させ
ることが望ましいことを本発明者は見い出した。しかし
ながら、ディジタル信号処理プロセッサのような従来の
データ処理プロセッサのように１マイクロ命令の実行に
は少なくとも１マシンサイクルを必要とするアーキテク
チャでは、アナログ回路の動作中にディジタル回路の動
作を停止させるための時間的な余裕を充分に得ることが
できず、そうかといって、ディジタル信号処理プロセッ
サの動作クロック周波数を上げようとすると、電力消費
量が増大し、交換局などからの集中的な給電やバッテリ
ー給電のように消費可能な電力配分に限りがあるような
ＬＳＩには対応させることができず、しかもディジタル
ノイズを一層増大させてしまうという新たな問題点を生
ずることを見い出した。そこで本発明者は、所定の処理
を行うためのマシンサイクル数を低減させてそのような
余裕を得ることの必要性を見い出した。Therefore, the present inventor studied to operate the digital circuit and the analog circuit in a time division manner so that the digital noise does not affect the analog circuit. However, the analog circuits mixed in the same semiconductor substrate are considered. And the digital circuit must operate synchronously. At this time,
The operating speed of an analog circuit such as a D / D conversion circuit is often determined by the operating speed of the target system that it processes, performance such as bit precision, and the degree of freedom with respect to the operating speed of the analog circuit in relation to the processing system. The present inventor has found that it is desirable to stop the operation of the digital circuit when the analog circuit is operating because it becomes relatively low. However, architectures that require at least one machine cycle to execute one microinstruction, such as a conventional data processor such as a digital signal processor, are designed to stop the operation of the digital circuit during the operation of the analog circuit. We could not get enough time, but if we tried to raise the operating clock frequency of the digital signal processor, the power consumption would increase, and intensive power supply from the exchange and battery It has been found that a new problem arises in that it cannot be applied to an LSI that has a limited power distribution that can be consumed, such as power supply, and that digital noise is further increased. Therefore, the present inventor found out that it is necessary to reduce the number of machine cycles for performing a predetermined process to obtain such a margin.

【０００７】本発明の目的は、ディジタル・アナログ混
載型の半導体集積回路におけるディジタル雑音によるア
ナログ特性の劣化を防止することにある。また、ディジ
タルノイズによるアナログ特性の劣化防止のために、ア
ナログ回路の動作時にディジタル回路の動作を停止させ
るための時間的な余裕を所定の処理のマシンサイクル数
低減によって実現することを更に別の目的とする。ま
た、本発明のその他の目的はデータ処理プロセッサにお
いて所定の処理を行うために必要なマシンサイクル数を
低減することにある。An object of the present invention is to prevent deterioration of analog characteristics due to digital noise in a digital / analog mixed type semiconductor integrated circuit. Further, in order to prevent deterioration of analog characteristics due to digital noise, it is still another object to realize a time margin for stopping the operation of the digital circuit at the time of operating the analog circuit by reducing the number of machine cycles of predetermined processing. And Another object of the present invention is to reduce the number of machine cycles required for performing a predetermined process in the data processor.

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００９】[0009]

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。The outline of a typical one of the inventions disclosed in the present application will be briefly described as follows.

【００１０】すなわち、１個の半導体基板にアナログ回
路とディジタル回路が混載された半導体集積回路におい
て、前記アナログ回路の所定動作時にディジタル回路の
動作を停止させるためのタイミングを発生する手段を設
ける。That is, in a semiconductor integrated circuit in which an analog circuit and a digital circuit are mixedly mounted on one semiconductor substrate, a means for generating a timing for stopping the operation of the digital circuit when the analog circuit performs a predetermined operation is provided.

【００１１】例えば、スイッチド・キャパシタ積分回路
やキャパシタアレイを利用したＡ／Ｄ変換回路や局部Ｄ
／Ａ変換回路などのように、前記アナログ回路が処理す
べき情報をスイッチの動作タイミングに従ってキャパシ
タにサンプリングする回路を含むとき、そのサンプリン
グ動作を含む所定の期間だけディジタル回路の動作を停
止させる。For example, an A / D conversion circuit using a switched capacitor integration circuit or a capacitor array and a local D
When the analog circuit includes a circuit for sampling information to be processed in the capacitor according to the operation timing of the switch, such as an A / A conversion circuit, the operation of the digital circuit is stopped only for a predetermined period including the sampling operation.

【００１２】そのようなタイミングを発生させる手段と
しては、前記サンプリングスイッチを制御するクロック
信号の変化タイミングを含む所定の期間に、ディジタル
回路の動作基準クロック信号の変化を停止させるように
当該動作基準クロック信号を形成するためのクロック信
号発生手段を採用することができる。As means for generating such timing, the operation reference clock signal for stopping the change of the operation reference clock signal of the digital circuit during a predetermined period including the change timing of the clock signal for controlling the sampling switch. Clock signal generating means for forming the signal may be employed.

【００１３】アナログ回路の動作時にディジタル回路の
動作を停止させる場合、アナログ回路の動作速度はそれ
が処理する対象系の動作速度やビット精度などとの関係
によって一義的に若しくはさ程自由度無く決定される性
質上、アナログ回路の動作中にディジタル回路の動作を
停止させることができる時間的な余裕は、ディジタル回
路の処理能力向上若しくは一連の処理に対するマシンサ
イクル数低減によって得ることが望ましく、そのために
は、ディジタル・シグナル・プロセッサのような前記デ
ィジタル回路において、その演算命令の実行に並行して
非演算命令を実行させる命令制御手段を採用するとよ
い。例えば、前記演算命令とは、乗算器、演算器を用い
て所定データの演算を行うための命令である。また前記
非演算命令とは乗算器、演算器を用いて所定データの演
算を行う命令とは異なり、そのディジタル回路の動作手
順がディジタル回路を搭載する半導体集積回路の内外に
おける処理の遷移状態に基づいて決定されるような場
合、その遷移状態の検出や設定の為の命令である。When the operation of the digital circuit is stopped during the operation of the analog circuit, the operation speed of the analog circuit is determined uniquely or with little freedom depending on the relationship with the operation speed of the target system to be processed and the bit accuracy. In view of the nature described above, it is desirable to obtain the time margin for stopping the operation of the digital circuit during the operation of the analog circuit by improving the processing capability of the digital circuit or reducing the number of machine cycles for a series of processing. May employ instruction control means for executing a non-operation instruction in parallel with the execution of the operation instruction in the digital circuit such as a digital signal processor. For example, the arithmetic instruction is an instruction for arithmetically operating predetermined data using a multiplier and an arithmetic unit. Further, the non-calculation instruction is different from an instruction for calculating predetermined data using a multiplier or a calculator, and the operation procedure of the digital circuit is based on the transition state of processing inside and outside the semiconductor integrated circuit mounting the digital circuit. Is a command for detecting and setting the transition state.

【００１４】単一の制御記憶に前記演算命令と非演算命
令を保有するとき、演算命令の実行に並行させて制御記
憶から非演算命令を読出しながら同非演算命令を実行可
能にするには、前記命令制御手段は、制御記憶から読出
された特定の演算命令をレジスタなどに複数動作サイク
ル期間保持しながらこれを第１インストラクションデコ
ーダで繰り返し的に解読して実行させるのに並行して、
当該制御記憶から非演算命令を読出してこれを第２イン
ストラクションデコーダで解読しながら実行する構成を
採用するとよい。When the arithmetic instruction and the non-arithmetic instruction are held in a single control memory, the non-arithmetic instruction can be executed in parallel with the execution of the arithmetic instruction while reading the non-arithmetic instruction from the control memory. The instruction control means holds the specific operation instruction read from the control memory in a register or the like for a plurality of operation cycle periods, and repeatedly decodes and executes the operation instruction by the first instruction decoder in parallel,
It is advisable to adopt a configuration in which the non-operation instruction is read from the control memory and is executed while being decoded by the second instruction decoder.

【００１５】また、前記命令制御手段は、演算命令の制
御系と非演算命令の制御系の夫々に、相互にメモリ空間
を分離した制御記憶が配置されているとき、夫々の制御
記憶に固有のプログラムカウンタを設けると共に、前記
演算命令の制御系又は非演算命令の制御系の何れか一方
における命令実行状態に応じて、他方の制御系のプログ
ラムカウンタの動作に同期を与えて、双方の制御系にお
ける命令実行動作を所望のタイミングで並列動作させる
制御手段を設けて構成することができる。Further, the instruction control means is unique to each control memory when the control memory for separating the memory space from each other is arranged in each of the control system for the operation instruction and the control system for the non-operation instruction. A program counter is provided, and the operation of the program counter of the other control system is synchronized in accordance with the instruction execution state in either the control system of the arithmetic instruction or the control system of the non-arithmetic instruction to control both control systems. It is possible to configure by providing a control unit that causes the instruction execution operation in 1) to operate in parallel at a desired timing.

【００１６】前記命令制御手段は、特定の演算命令を繰
り返し実行する処理に並行して非演算命令を実行させる
性質上、適応フィルタ処理のように同じような演算を繰
り返し実行しなければならないようなエコーキャンセラ
に好適である。Due to the nature of executing non-operation instructions in parallel with the processing of repeatedly executing a specific operation instruction, the instruction control means must repeatedly execute the same operation like the adaptive filter processing. Suitable for echo canceller.

【００１７】演算命令と非演算命令とを並列処理可能に
する前記命令制御手段の構成はデータ処理プロセッサに
単独適用することもできる。The configuration of the instruction control means which enables parallel processing of arithmetic instructions and non-arithmetic instructions can be applied independently to the data processor.

【００１８】[0018]

【作用】上記した手段によれば、１個の半導体基板に混
載されたアナログ回路の所定動作時にディジタル回路の
動作を停止させることは、ディジタルノイズによるアナ
ログ回路のアナログ特性劣化若しくは動作精度低下を防
止する。例えば、スイッチド・キャパシタ積分回路やキ
ャパシタアレイを利用したＡ／Ｄ変換回路や局部Ｄ／Ａ
変換回路などのアナログ回路が処理すべき情報をスイッ
チの動作タイミングに従ってキャパシタにサンプリング
するとき、ディジタル回路は動作されないので、そのキ
ャパシタの蓄積ノードのレベルは接合容量などを通した
ディジタルノイズによる電位変動を受けず、所期の精度
を以て情報を蓄積して動作する。According to the above means, the operation of the digital circuit is stopped at the time of the predetermined operation of the analog circuit mixedly mounted on one semiconductor substrate, thereby preventing the analog characteristic deterioration or the operational accuracy deterioration of the analog circuit due to the digital noise. To do. For example, an A / D conversion circuit using a switched capacitor integration circuit or a capacitor array or a local D / A
When the analog circuit such as the conversion circuit samples the information to be processed in the capacitor according to the operation timing of the switch, the digital circuit is not operated, so the level of the storage node of the capacitor causes the potential fluctuation due to the digital noise through the junction capacitance. Instead, it operates by accumulating information with the desired accuracy.

【００１９】アナログ回路の動作速度はそれが処理する
対象系の動作速度やビット精度などとの関係によって一
義的に若しくはさ程自由度無く決定される性質上、アナ
ログ回路の動作中にディジタル回路の動作を停止させる
ことができる時間的若しくは処理能力的な余裕はディジ
タル回路側で対処しなければならない。このとき、ディ
ジタル・シグナル・プロセッサのようなディジタル回路
は、その演算命令の実行に並行して非演算命令を実行す
ることは、当該ディジタル回路における一定の処理に要
するマシンサイクル数低減を実現し、アナログ回路の動
作時にディジタル回路の動作を停止させる為の時間的若
しくは能力的な余裕を得る。更に演算と非演算処理の並
列化によるそれら一連の処理に対するマシンサイクル数
低減は、ディジタル・アナログ混載半導体集積回路に限
らず、ディジタル・シグナル・プロセッサなどのデータ
処理プロセッサ単体の処理能力向上にも当然寄与する。Since the operating speed of the analog circuit is uniquely determined with little relation to the operating speed of the target system to be processed, bit precision, etc., there is no degree of freedom. It is necessary for the digital circuit side to deal with a time or processing margin that can stop the operation. At this time, in a digital circuit such as a digital signal processor, executing a non-arithmetic instruction in parallel with the execution of the arithmetic instruction realizes a reduction in the number of machine cycles required for certain processing in the digital circuit, To obtain a time or capacity margin for stopping the operation of the digital circuit when the analog circuit operates. Furthermore, reducing the number of machine cycles for a series of processes by parallelizing arithmetic and non-arithmetic processing is not limited to the digital / analog mixed semiconductor integrated circuit, and naturally improves the processing capacity of a data processor such as a digital signal processor. Contribute.

【００２０】ディジタル回路側でのこのような対処は、
ディジタル回路の動作周波数を上げなくても済むように
作用するから、これに伴う電力消費量の増大やディジタ
ルノイズの増大を抑制するように作用する。Such measures on the digital circuit side are as follows.
Since it does not need to raise the operating frequency of the digital circuit, it works so as to suppress the increase in power consumption and the increase in digital noise due to this.

【００２１】制御記憶から読出された特定の演算命令を
レジスタなどに複数動作サイクル期間保持しながらこれ
を第１インストラクションデコーダで繰り返し的に解読
して実行するのに並行して、当該制御記憶から非演算命
令を読出してこれを第２インストラクションデコーダで
解読しながら実行することは、単一の制御記憶に前記演
算命令と非演算命令を保有するときにも、演算命令と非
演算命令の並列実行を可能にする。A specific operation instruction read from the control memory is repeatedly decoded and executed by the first instruction decoder while being held in a register or the like for a plurality of operation cycle periods. By reading the arithmetic instruction and executing it while decoding it by the second instruction decoder, it is possible to execute the arithmetic instruction and the non-arithmetic instruction in parallel even when the arithmetic instruction and the non-arithmetic instruction are held in a single control memory. to enable.

【００２２】演算命令の制御系又は非演算命令の制御系
のうちの一方の命令実行状態に応じて他方の制御系のプ
ログラムカウンタの状態を制御して双方の制御系を並列
動作させることは、演算命令の制御系と非演算命令の制
御系とを夫々固有の制御記憶を用いて制御する場合に
も、演算命令と非演算命令との並列的な実行を可能にす
る。In order to operate both control systems in parallel by controlling the state of the program counter of the other control system according to the instruction execution state of one of the control system for arithmetic instructions or the control system for non-arithmetic instructions, Even when the control system of the arithmetic instruction and the control system of the non-arithmetic instruction are controlled using their own control memories, the arithmetic instruction and the non-arithmetic instruction can be executed in parallel.

【００２３】[0023]

【実施例】図１には本発明に係るディジタル・アナログ
混載ＬＳＩの原理的な一実施例が示される。同図に示さ
れるディジタル・アナログ混載ＬＳＩは、１個の半導体
基板１にアナログ回路２、ディジタル回路３及びクロッ
ク信号発生手段６が搭載されている。前記ディジタル回
路３は、特に制限されないが、ディジタル・シグナル・
プロセッサなどのデータ処理プロセッサを含む。また、
前記アナログ回路２は、特に制限されないが、スイッチ
ド・キャパシタ積分回路やキャパシタアレイを利用した
Ａ／Ｄ変換回路や局部Ｄ／Ａ変換回路などを含む。同図
にはそのようなアナログ回路２においてそれが処理すべ
き情報をスイッチ４の動作タイミングに従ってキャパシ
タ５にサンプリングする回路の一部が代表的に示されて
いる。例えば前記スイッチ４を制御するクロック信号を
ａ、ディジタル回路３の動作基準クロック信号をｂとす
ると、クロック信号ａがローレベルに反転してスイッチ
４が開くと、そのとき、キャパシタ５にサンプリングさ
れてホールドされる電荷量は、当該スイッチ４が開こう
とするときキャパシタ５の蓄積電極に印加されている電
圧によって決定される。このようなクロック信号ａの立
ち下がりタイミングを含むようなアナログ回路２の所定
動作期間において前記ディジタル回路３の動作を停止さ
せる。即ち、前記クロック信号ａの立ち下がりタイミン
グを含む所定期間Ｔに、ディジタル回路３の動作基準ク
ロック信号ｂの変化を停止させるように当該動作基準ク
ロック信号を形成するためのクロック信号発生手段６を
設けておく。これにより、ディジタル回路３の動作基準
クロック信号ｂが変化するタイミングに同期して発生す
るディジタルノイズが半導体基板１の接合容量を通じて
キャパシタ５の蓄積電極のレベルを変動させても、その
ようなレベル変動はキャパシタ５のサンプリングタイミ
ングとは常にずれるため、ディジタルノイズがアナログ
回路２のアナログ特性を劣化させる事態を完全に防止す
ることができる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows a principle embodiment of a digital / analog mixed LSI according to the present invention. In the digital / analog mixed LSI shown in the figure, an analog circuit 2, a digital circuit 3 and a clock signal generating means 6 are mounted on one semiconductor substrate 1. The digital circuit 3 is not particularly limited, but may be a digital signal
A data processing processor such as a processor is included. Also,
The analog circuit 2 includes, but is not particularly limited to, an A / D conversion circuit using a switched capacitor integration circuit or a capacitor array, a local D / A conversion circuit, and the like. In the figure, a part of a circuit for sampling the information to be processed by the analog circuit 2 in the capacitor 5 in accordance with the operation timing of the switch 4 is representatively shown. For example, if the clock signal for controlling the switch 4 is a and the operation reference clock signal of the digital circuit 3 is b, the clock signal a is inverted to the low level and the switch 4 is opened. At that time, the capacitor 5 is sampled. The amount of charge held is determined by the voltage applied to the storage electrode of the capacitor 5 when the switch 4 is about to open. The operation of the digital circuit 3 is stopped during a predetermined operation period of the analog circuit 2 including such a fall timing of the clock signal a. That is, the clock signal generating means 6 for forming the operation reference clock signal is provided so as to stop the change of the operation reference clock signal b of the digital circuit 3 in the predetermined period T including the falling timing of the clock signal a. Keep it. As a result, even if the level of the storage electrode of the capacitor 5 fluctuates through the junction capacitance of the semiconductor substrate 1 due to the digital noise generated in synchronization with the timing when the operation reference clock signal b of the digital circuit 3 changes, such level fluctuations will occur. Since the sampling timing of the capacitor 5 always deviates from the sampling timing, it is possible to completely prevent the situation where digital noise deteriorates the analog characteristics of the analog circuit 2.

【００２４】図２には本発明に係るディジタル・アナロ
グＬＳＩの更に別の実施例が示される。同図に示される
ディジタル・アナログ混載ＬＳＩはエコーキャンセルＬ
ＳＩ１０であり、アナログ回路の一例としてのアナログ
・フロントエンド・ユニット１１及びディジタル・シグ
ナル・プロセッサ１２などが１個の半導体基板に混在さ
れて成る。エコーキャンセルＬＳＩ１０の全体的な構成
並びにその機能については後で説明するが、前記アナロ
グ・フロントエンド・ユニット１１はＡ／Ｄ変換器やＤ
／Ａ変換器を含む。FIG. 2 shows still another embodiment of the digital / analog LSI according to the present invention. The digital / analog mixed LSI shown in FIG.
The SI 10 includes an analog front end unit 11 as an example of an analog circuit, a digital signal processor 12 and the like mixed in one semiconductor substrate. The overall structure and function of the echo canceling LSI 10 will be described later, but the analog front end unit 11 includes an A / D converter and a D
/ A converter is included.

【００２５】図３にはそのＡ／Ｄ変換器の一例としてオ
ーバーサンプリング型Ａ／Ｄ変換器の概略構成が示され
る。オーバーサンプリング型Ａ／Ｄ変換器は、アナログ
入力電圧Ａｉｎと局部Ｄ／Ａ変換器２０の出力電圧との
差電圧をアナログ積分器２１で積分し（誤差積分）、そ
の積分結果をコンパレータ２２で量子化して、更にその
結果をディジタル積分器２３で積分する。このディジタ
ル積分器２３の出力は再び局部Ｄ／Ａ変換器２０に帰還
される。この一連の帰還ループは、局部Ｄ／Ａ変換器２
０の出力をアナログ入力電圧Ａｉｎに追従させるような
フィードバック系を形成している。従って、ディジタル
積分器２３の出力が当該オーバーサンプリング型Ａ／Ｄ
変換器の出力として取り出される。FIG. 3 shows a schematic configuration of an oversampling type A / D converter as an example of the A / D converter. The oversampling A / D converter integrates the difference voltage between the analog input voltage Ain and the output voltage of the local D / A converter 20 by the analog integrator 21 (error integration), and the integrated result is quantized by the comparator 22. Then, the result is further integrated by the digital integrator 23. The output of the digital integrator 23 is fed back to the local D / A converter 20 again. This series of feedback loops includes a local D / A converter 2
A feedback system is formed so that the output of 0 follows the analog input voltage Ain. Therefore, the output of the digital integrator 23 is the oversampling A / D.
It is taken as the output of the converter.

【００２６】図４には前記局部Ｄ／Ａ変換器２０とアナ
ログ積分器２１との詳細な一例が示される。同図に示さ
れる回路はスイッチド・キャパシタを用いた回路であ
り、Ｓ１乃至Ｓ５、及びＳ６１，Ｓ６２，Ｓ７１，Ｓ７
２，Ｓ８１，Ｓ８２，Ｓ９１，Ｓ９２は夫々ＣＭＯＳト
ランスファゲートのようなスイッチ、ＣＩ，ＣＳはアナ
ログ積分器２１側のキャパシタ、Ｃ，２Ｃ，４Ｃ，８Ｃ
は２のべき乗で重み付けされた局部Ｄ／Ａ変換器２０側
のキャパシタである。アナログ積分器２１側のスイッチ
Ｓ２，Ｓ５はクロック信号φ１でスイッチ制御され、ス
イッチＳ１，Ｓ３，Ｓ４はクロック信号φ２でスイッチ
制御される。双方のクロック信号φ１，φ２は図５に示
されるようなノン・オーバーラップ２相クロック信号と
される。クロック信号φ１はそのハイレベルの期間によ
ってプリチャージ動作を規定し、スイッチＳ２，Ｓ５を
オン状態に制御する。このとき局部Ｄ／Ａ変換器２０は
入力されるディジタル信号の符号に応じてキャパシタ
Ｃ，２Ｃ，４Ｃ，８Ｃの下部電極に結合された左右何れ
か一方のスイッチをオン状態として参照電位Ｖｒｅｆ又
はグランド電位ＧＮＤを取り込む。このスイッチの動作
タイミングは前記クロック信号φ１に同期される。次い
で、クロック信号φ２のハイレベル期間は積分動作を規
定し、アナログ積分器２１のスイッチＳ１，Ｓ３，Ｓ４
がオン状態にされる。このとき局部Ｄ／Ａ変換器２０で
はキャパシタＣ，２Ｃ，４Ｃ，８Ｃの下部電極に結合さ
れたスイッチの状態が反転される。例えば、入力される
ディジタル信号が（１０１０）であるときプリチャージ
期間においてスイッチＳ６１，Ｓ７２，Ｓ８１，Ｓ９２
がオン状態でスイッチＳ６２，Ｓ７１，Ｓ８２，Ｓ９１
がオフ状態であったなら、積分動作時にはそのスイッチ
のオン・オフ状態が反転される。このようにして局部Ｄ
／Ａ変換器２０の出力電圧が決定され、アナログ入力電
圧Ａｉｎとの差電圧が積分される。FIG. 4 shows a detailed example of the local D / A converter 20 and the analog integrator 21. The circuit shown in the figure is a circuit using a switched capacitor, and includes S1 to S5 and S61, S62, S71, S7.
2, S81, S82, S91 and S92 are switches such as CMOS transfer gates, CI and CS are capacitors on the analog integrator 21 side, C, 2C, 4C and 8C.
Is a capacitor on the side of the local D / A converter 20 weighted by a power of 2. The switches S2 and S5 on the analog integrator 21 side are switch-controlled by a clock signal φ1, and the switches S1, S3 and S4 are switch-controlled by a clock signal φ2. Both clock signals φ1 and φ2 are non-overlapping two-phase clock signals as shown in FIG. The clock signal φ1 defines the precharge operation according to the high level period, and controls the switches S2 and S5 to be in the ON state. At this time, the local D / A converter 20 turns on one of the left and right switches coupled to the lower electrodes of the capacitors C, 2C, 4C, and 8C according to the sign of the input digital signal to turn on the reference potential Vref or the ground. Take in the potential GND. The operation timing of this switch is synchronized with the clock signal φ1. Next, the integration operation is defined during the high level period of the clock signal φ2, and the switches S1, S3, S4 of the analog integrator 21 are defined.
Is turned on. At this time, in the local D / A converter 20, the states of the switches coupled to the lower electrodes of the capacitors C, 2C, 4C and 8C are inverted. For example, when the input digital signal is (1010), the switches S61, S72, S81, S92 are used during the precharge period.
Is on, switches S62, S71, S82, S91
Is off, the on / off state of the switch is reversed during the integration operation. In this way the local D
The output voltage of the / A converter 20 is determined, and the voltage difference from the analog input voltage Ain is integrated.

【００２７】図４に示される回路においてアナログ回路
の動作精度上半導体基板を通じたノイズやクロストーク
などの影響を最も受けるのは前記プリチャージ及び積分
動作の最終時即ち、スイッチＳ１乃至Ｓ５、及びＳ６
１，Ｓ６２，Ｓ７１，Ｓ７２，Ｓ８１，Ｓ８２，Ｓ９
１，Ｓ９２がオフ状態に反転してキャパシタのサンプリ
ング電荷量が決定されるタイミングである。このタイミ
ングは、図４及び図５の説明に従えば、クロック信号φ
１，φ２がハイレベルからローレベルに反転するタイミ
ングである。図２に示したエコーキャンセルＬＳＩにお
いてはそのタイミングにおいて必ずディジタル・シグナ
ル・プロセッサの動作を停止させるようになっている。In the circuit shown in FIG. 4, the influence of noise and crosstalk through the semiconductor substrate is most affected by the operation accuracy of the analog circuit at the end of the precharge and integration operations, that is, the switches S1 to S5 and S6.
1, S62, S71, S72, S81, S82, S9
1 and S92 are turned off and the sampling charge amount of the capacitor is determined. According to the description of FIG. 4 and FIG. 5, this timing is the clock signal φ.
It is the timing when 1 and φ2 are inverted from the high level to the low level. In the echo cancellation LSI shown in FIG. 2, the operation of the digital signal processor is always stopped at that timing.

【００２８】図６には前記クロック信号φ１，φ２に対
するディジタル・シグナル・プロセッサ１２の動作基準
クロック信号のタイミング例が示されている。この例に
従えば、ディジタル・シグナル・プロセッサ１２の動作
基準クロック信号は４相のクロック信号φ１１，φ１
２，φ１３，φ１４とされ、その全てがローレベルにさ
れる期間においてディジタル・シグナル・プロセッサ１
２は内蔵メモリアクセスや演算などの動作を停止してい
る。この停止期間は必ずクロック信号φ１，φ２の立ち
下がりタイミングを含むようにされ、そのようなタイミ
ング制御は、図２に示されるエコーキャンセルＬＳＩ１
０が内蔵するタイミングジェネレータ１６が行う。した
がって、ディジタル・シグナル・プロセッサ１２がアナ
ログ・フロントエンド・ユニット１１と共に同期的に動
作するとき、前記アナログ積分器２１や局部Ｄ／Ａ変換
器２０がサンプリングするタイミングにおいてディジタ
ル・シグナル・プロセッサ１２の動作は停止するから、
アナログ・フロントエンド・ユニット１１のアナログ動
作特性がディジタルノイズによって劣化することが防止
される。FIG. 6 shows a timing example of the operation reference clock signal of the digital signal processor 12 with respect to the clock signals φ1 and φ2. According to this example, the operation reference clock signals of the digital signal processor 12 are four-phase clock signals φ11 and φ1.
2, φ13, φ14, all of which are set to the low level during the digital signal processor 1
In No. 2, operations such as access to built-in memory and calculation are stopped. This stop period is always made to include the falling timings of the clock signals φ1 and φ2, and such timing control is performed by the echo cancel LSI 1 shown in FIG.
The timing generator 16 included in 0 performs this. Therefore, when the digital signal processor 12 operates synchronously with the analog front-end unit 11, the operation of the digital signal processor 12 at the sampling timing of the analog integrator 21 and the local D / A converter 20. Will stop,
The analog operation characteristics of the analog front end unit 11 are prevented from being deteriorated by digital noise.

【００２９】以上のようにアナログ回路の動作時にディ
ジタル回路の動作を停止させる場合、アナログ回路の動
作速度はそれが処理する対象系の動作速度やビット精度
などとの関係によって一義的に若しくはさ程自由度無く
決定されるの性質上、アナログ回路の動作中にディジタ
ル回路の動作を停止させることができる時間的な余裕若
しくは処理能力的な余裕は、ディジタル回路の処理能力
向上若しくは一連の処理に対するマシンサイクル数低減
によって得ることが望ましい。以下そのためのディジタ
ル・シグナル・プロセッサのアーキテクチャを前記エコ
ーキャンセルＬＳＩ１０に即して説明する。When the operation of the digital circuit is stopped during the operation of the analog circuit as described above, the operation speed of the analog circuit is uniquely or slightly depending on the relationship with the operation speed of the target system processed by the analog circuit and the bit precision. Due to the nature of being decided without any degree of freedom, the time margin or processing capacity that can stop the operation of the digital circuit while the analog circuit is operating is the machine for improving the processing capacity of the digital circuit or for a series of processing. It is desirable to obtain it by reducing the number of cycles. The architecture of a digital signal processor for that purpose will be described below with reference to the echo cancellation LSI 10.

【００３０】先ずエコーキャンセルＬＳＩ１０の全体的
な構成を図２に基づいて説明する。このエコーキャンセ
ルＬＳＩ１０は、アナログ・フロントエンド・ユニット
１１、ディジタル・シグナル・プロセッサ１２、イベン
ト・インフォメーション・レジスタ・ファイル１３、プ
ロトコル・コントロール・ユニット１４、タイマ・カウ
ンタ・ユニット１５、タイミングジェネレータ１６、ア
ナログ・フェーズ・ロックド・ループ回路１７、Ｕ点イ
ンタフェース回路１８、及びＳ点インタフェース回路１
９を含み、例えば公知のＢｉ−ＣＭＯＳプロセスなどに
よってシリコン基板のような１個の半導体基板に形成さ
れる。前記ディジタル・シグナル・プロセッサ１２及び
イベント・インフォメーション・レジスタ・ファイル１
３は、ディジタル・シグナル・プロセッシング・ユニッ
トを構成する。First, the overall structure of the echo cancellation LSI 10 will be described with reference to FIG. The echo cancellation LSI 10 includes an analog front end unit 11, a digital signal processor 12, an event information register file 13, a protocol control unit 14, a timer counter unit 15, a timing generator 16, and an analog. Phase locked loop circuit 17, U point interface circuit 18, and S point interface circuit 1
9, and is formed on one semiconductor substrate such as a silicon substrate by a known Bi-CMOS process or the like. The digital signal processor 12 and the event information register file 1
3 constitutes a digital signal processing unit.

【００３１】前記ディジタル・シグナル・プロセッサ１
２は、制御ブロックと演算ブロックによって構成され、
その制御ブロックはイベント・インフォメーション・レ
ジスタ・ファイル１３を参照し、所定の手順に従ってマ
イクロプログラムを実行し、前記演算ブロックを適応フ
ィルタなどとして機能させてエコーキャンセラなどを実
現する。前記アナログ・フロントエンド・ユニット１１
は送信信号のＤ／Ａ変換及び受信信号のＡ／Ｄ変換など
を行う。Ｕ点インタフェース回路１８は図示しないハイ
ブリッドトランス若しくはバランシングネットワーク回
路を介して交換局側に接続される。前記イベント・イン
フォメーション・レジスタ・ファイル１３は、ディジタ
ル・シグナル・プロセッサ１２及びプロトコル・コント
ロール・ユニット１４で発生する遷移状態を保持するレ
ジスタであり、それらユニット１２，１４はそのイベン
ト・インフォメーション・レジスタ・ファイル１３に設
定されている遷移状態を検出して動作を決定すると共
に、処理内容に応じた遷移状態の設定を行う。プロトコ
ル・コントロール・ユニット１４はフレーム処理やスク
ランブルなどの送信処理、及び同期化などの受信処理と
いったプロトコル処理を行う。タイマ・カウンタ・ユニ
ット１５は状態遷移制御などに用いられ、タイミングジ
ェネレータ１６はエコーキャンセルＬＳＩ１０の各種動
作クロック信号を生成する。アナログ・フェーズ・ロッ
クド・ループ回路１７は外部から供給されるシステムク
ロック信号を逓倍してタイミングジェネレータ１６に供
給する。Ｓ点インタフェース回路１９は加入者側とイン
タフェースされる。The digital signal processor 1
2 is composed of a control block and a calculation block,
The control block refers to the event information register file 13, executes a microprogram according to a predetermined procedure, and causes the operation block to function as an adaptive filter or the like to realize an echo canceller or the like. The analog front end unit 11
Performs D / A conversion of transmission signals and A / D conversion of reception signals. The U point interface circuit 18 is connected to the exchange side via a hybrid transformer or a balancing network circuit (not shown). The event information register file 13 is a register for holding transition states generated in the digital signal processor 12 and the protocol control unit 14, and the units 12 and 14 are the event information register file. The transition state set in 13 is detected to determine the operation, and the transition state is set according to the processing content. The protocol control unit 14 performs protocol processing such as frame processing, transmission processing such as scrambling, and reception processing such as synchronization. The timer / counter unit 15 is used for state transition control and the like, and the timing generator 16 generates various operation clock signals for the echo cancellation LSI 10. The analog phase locked loop circuit 17 multiplies the system clock signal supplied from the outside and supplies it to the timing generator 16. The S-point interface circuit 19 interfaces with the subscriber side.

【００３２】図１５には、タイミングジェネレータ１６
の一実施例が示されている。タイミングジェネレータ１
６は、アナログ信号発生回路ＡＳＧ、ディジタル信号発
生回路ＤＳＧ及びイネーブル信号発生回路ＥＳＧを含
む。ディジタル信号発生回路ＤＳＧは、アナログ・フェ
ーズ・ロックド・ループ回路１７から供給される複数相
の一定周期のクロック信号を受け、ディジタル回路動作
用のクロック信号を形成する。アナログ信号発生回路Ａ
ＳＧは、アナログ・フェーズ・ロックド・ループ回路１
７から供給される複数相のクロック信号のうちの所定の
クロック信号を受け、アナログ回路動作用のクロック信
号を形成し出力する。イネーブル信号発生回路ＥＳＧ
は、上記所定のクロック信号を受けることにより、イネ
ーブル信号ＥＮを発生する。ディジタル信号発生回路Ｄ
ＳＧはイネーブル信号ＥＮを受けている期間、ディジタ
ル回路動作用のクロック信号を出力する。このイネーブ
ル信号ＥＮによってディジタル信号発生回路ＤＳＧを制
御することによって、図１あるいは図６で示されている
ようなアナログ回路動作用のクロック信号の立ち下がり
タイミングを含む所定期間、ディジタル回路動作用のク
ロック信号はタイミングジェネレータ１６から出力され
ないようになっている。FIG. 15 shows the timing generator 16
One example is shown. Timing generator 1
Reference numeral 6 includes an analog signal generation circuit ASG, a digital signal generation circuit DSG and an enable signal generation circuit ESG. The digital signal generation circuit DSG receives the clock signals of a plurality of phases having a constant cycle supplied from the analog phase locked loop circuit 17, and forms a clock signal for operating the digital circuit. Analog signal generation circuit A
SG is an analog phase locked loop circuit 1
It receives a predetermined clock signal out of a plurality of phase clock signals supplied from 7 and forms and outputs a clock signal for analog circuit operation. Enable signal generation circuit ESG
Generates an enable signal EN by receiving the predetermined clock signal. Digital signal generation circuit D
The SG outputs a clock signal for operating a digital circuit while receiving the enable signal EN. By controlling the digital signal generation circuit DSG by the enable signal EN, the clock for digital circuit operation is kept for a predetermined period including the falling timing of the clock signal for analog circuit operation as shown in FIG. 1 or 6. No signal is output from the timing generator 16.

【００３３】図７には上記エコーキャンセルＬＳＩ１０
をエコーキャンセラなどとして機能させる場合の一例機
能ブロック図が示される。同図において３０はエコーキ
ャンセラ、３１は信号の符号間干渉を除去するためのデ
ィシジョン・フィードバック・イコライザであり、双方
ともに適応フィルタによって実現さる。３２は入力信号
を例えば４値レベルにスライスするためのスライサであ
り、１ビットの符号ビットと２ビットの情報ビットによ
って構成されるディシジョンデータＤＤを出力する。３
３は誤差信号ＥＳを形成するエラーシグナル・ディテク
タ、３４は４値レベルの各レベル間電圧（スライス電
圧）Ｖｒｅｆを生成するためのオート・スレッショルド
・コントローラである。ディジタル・シグナル・プロセ
ッサ１２はそれら機能をその動作手順に従って実現する
ことになる。FIG. 7 shows the echo cancel LSI 10 described above.
An example of a functional block diagram in the case of operating the as an echo canceller or the like is shown. In the figure, 30 is an echo canceller, 31 is a decision feedback equalizer for removing intersymbol interference of signals, both of which are realized by adaptive filters. Reference numeral 32 is a slicer for slicing the input signal into, for example, four-valued levels, and outputs decision data DD composed of a 1-bit sign bit and 2-bit information bits. Three
Reference numeral 3 is an error signal detector that forms an error signal ES, and 34 is an auto-threshold controller for generating a voltage (slice voltage) Vref between four levels. The digital signal processor 12 will implement those functions according to its operating procedure.

【００３４】前記プロトコル・コントロール・ユニット
１４から出力される送信データなどの信号Ｓは、特に制
限されないが、１ビットの符号ビットと２ビットの情報
ビットによって決定される４値のうちの一つを意味する
３ビットの信号とされ、Ｄ／Ａ変換されて図示しないバ
ランシング・ネットワーク回路に与えられ、また、バラ
ンシングネットワーク回路に入力される受信アナログ信
号はディジタル信号にＡ／Ｄ変換されてディジタル・シ
グナル・プロセッサ１２に供給される。エコーキャンセ
ルＬＳＩ１０は送信と受信を並行して全二重で行うこと
ができる。このとき、前記バランシングネットワーク回
路は、例えば回線に結合するハイブリッドトランスのイ
ンピーダンスを考慮することにより、回線からハイブリ
ッドトランスに与えられる電圧成分から送信アナログ信
号の電圧成分を除去して、Ｄ／Ａ変換を経て送信される
信号の一部がハイブリッドトランスを介してＡ／Ｄ変換
側に回り込むことを防止するようになっているが、この
回り込み防止は回線のインピーダンスが常に一定である
という仮定の下で実現されるため、実際には回線のイン
ピーダンスには誤差があり、また回線の状態も経時的に
変化し、且つどのような状態の回線に接続されるかは全
く予想することができないため、送信側から受信側に回
り込んでくるエコー成分を確実に除去するためのエコー
キャンセラ３０が必要とされる。The signal S such as transmission data output from the protocol control unit 14 is not particularly limited, but is one of four values determined by a 1-bit sign bit and 2-bit information bit. It means a 3-bit signal, which is D / A converted and given to a balancing network circuit (not shown), and a received analog signal input to the balancing network circuit is A / D converted into a digital signal to be a digital signal. -Supplied to the processor 12. The echo cancellation LSI 10 can perform transmission and reception in parallel in full duplex. At this time, the balancing network circuit removes the voltage component of the transmission analog signal from the voltage component given to the hybrid transformer from the line by taking into consideration the impedance of the hybrid transformer coupled to the line to perform D / A conversion. A part of the signal transmitted via the hybrid transformer is prevented from wrapping around to the A / D conversion side, but this wrap-around prevention is realized under the assumption that the impedance of the line is always constant. Therefore, there is an error in the impedance of the line, the state of the line changes over time, and it is impossible to predict what state the line will be connected to. An echo canceller 30 is required for reliably removing the echo component sneaking around from the receiver to the receiving side. .

【００３５】前記エコーキャンセラ３０は図１３の回路
で１サンプル周期内において一つの信号Ｓを入力して、
後述する図１２の適応フィルタのアルゴリズムに従っ
て、全タップに関する演算を行ってフィルタ出力信号Ｙ
を得る。そしてそのフィルタ出力信号Ｙによってエコー
成分Ｄ（図１２参照）はキャンセルされる。同様にディ
シジョン・フィードバック・イコライザ３１も適応フィ
ルタ演算を行う。エコーキャンセラ３０及びディシジョ
ン・フィードバック・イコライザ３１からのフィルタ出
力は、当該１サンプル周期においてＡ／Ｄ変換された信
号ＲＣＶ（エコー成分を含むような受信信号）に対して
減算され、これにより、送信信号のエコー成分や信号の
符号間干渉成分の一部又は全部が取り除かれたファー・
エンド・シグナルＦＥＳを得る。このファー・エンド・
シグナルＦＥＳはスライサ３２で４値レベルにスライス
され、ディシジョン・データＤＤとされる。エラーシグ
ナル・ディテクタ３３はディシジョン・データＤＤとス
ライス電圧Ｖｒｅｆとの積をファー・エンド・シグナル
ＦＥＳから減算して誤差信号ＥＳを生成し、これをエコ
ーキャンセラ３０及びディシジョン・フィードバック・
イコライザ３１に与える。これにより、エコーキャンセ
ラ３０及びディシジョン・フィードバック・イコライザ
３１はその誤差信号ＥＳをタップ係数の更新演算に利用
する。トレーニング期間中において信号Ｓはトレーニン
グ用信号とされ、このときの信号ＲＣＶは実質的にトレ
ーニング信号のエコー成分とされる。エコーキャンセラ
３０及びディシジョン・フィードバック・イコライザ３
１は適応フィルタとして繰り返し動作することにより、
誤差信号ＥＳをゼロに収束させるようにタップ係数を更
新し、トレーニング期間終期においては実質的にエコー
成分が完全にキャンセルされたファー・エンド・シグナ
ルＦＥＳを得るようにする。トレーニング後の交信時に
は回線の状態変化などに追従してエコーをキャンセルす
るように動作する。このとき、ディシジョン・データＤ
Ｄは受信データとしてプロトコル・コントロール・ユニ
ット１４に与えられる。The echo canceller 30 inputs one signal S within one sampling period in the circuit of FIG.
According to the algorithm of the adaptive filter shown in FIG. 12, which will be described later, calculation for all taps is performed and the filter output signal Y
To get The echo component D (see FIG. 12) is canceled by the filter output signal Y. Similarly, the decision feedback equalizer 31 also performs adaptive filter calculation. The filter outputs from the echo canceller 30 and the decision feedback equalizer 31 are subtracted from the A / D-converted signal RCV (received signal containing an echo component) in the one sample period, whereby the transmitted signal is obtained. The fur component from which some or all of the echo components and intersymbol interference components of the signal have been removed
Get the end signal FES. This far end
The signal FES is sliced into four levels by the slicer 32 and used as decision data DD. The error signal detector 33 subtracts the product of the decision data DD and the slice voltage Vref from the far end signal FES to generate an error signal ES, which is generated by the echo canceller 30 and the decision feedback controller.
Give to the equalizer 31. As a result, the echo canceller 30 and the decision feedback equalizer 31 use the error signal ES for updating the tap coefficient. During the training period, the signal S is a training signal, and the signal RCV at this time is substantially an echo component of the training signal. Echo canceller 30 and decision feedback equalizer 3
1 repeatedly operates as an adaptive filter,
The tap coefficient is updated so that the error signal ES is converged to zero so that the far-end signal FES in which the echo component is substantially completely canceled is obtained at the end of the training period. During communication after training, it operates so as to cancel the echo by following changes in the line status. At this time, the decision data D
D is given to the protocol control unit 14 as received data.

【００３６】前記エコーキャンセルＬＳＩ１０は、特に
制限されないが、８０ＫＨｚの周波数で規定されるサイ
クルを１サンプルデータ分の処理期間（ユニットインタ
ーバル）として、各インターバルにおいて遷移状態の検
出と状態設定などの条件分岐やフラグ処理などの非演算
処理を行うと共に、ディジタル信号処理を行う。そのデ
ィジタル信号処理の内容は、図７に基づいて説明したエ
コーキャンセラ、ディシジョン・フィードバック・イコ
ライザ、スライサなどの処理とされ、どのような状況に
おいてどのような処理を行うかの制御は前記遷移状態の
検出と状態設定などの条件分岐やフラグ処理などによっ
て決定されるような状態遷移制御で実現されている。デ
ィジタル信号処理は当然演算命令を繰り返し実行するこ
とによって行われるが、状態遷移制御は非演算処理にて
行われる。この実施例においては、ディジタル信号処理
に並行して状態遷移制御のための非演算命令を実行す
る。例えば、図８に示されるように、１ユニットインタ
ーバルにおいて、エコーキャンセラ３０に応ずるエコー
キャンセル（ＥＣ）、ディシジョン・フィードバック・
イコライザ３１に応ずるディシジョン・フィードバック
・イコライズ（ＤＦＥ）、スライサ３２に応ずるスライ
ス（ＳＬＣ）などの演算処理と、データメモリや演算器
を利用しない条件分岐やフラグ処理などの状態遷移制御
（ＳＴＣ）のための非演算処理とを時系列に行わず、非
演算処理を例えばエコーキャンセル（ＥＣ）に並行して
行う。これにより、ディジタル・シグナル・プロセッシ
ング・ユニット１２において１ユニットインターバルで
処理すべき処理量に要する動作サイクル数はｍ＋ｎから
ｍに低減される。１ユニットインターバルの長さはアナ
ログ・フロントエンド・ユニット１１の動作速度即ちそ
れが処理する対象系の動作速度やビット精度などとの関
係によって決定されており、その期間においてディジタ
ル・シグナル・プロセッサ１２が動作すべき動作サイク
ル数が低減されることにより、その低減された動作サイ
クル時間を、アナログ・フロントエンド・ユニット１１
の動作時にディジタル・シグナル・プロセッサ１２の動
作を停止させる為の時間に割り当てることができる。こ
の実施例に従えば、ディジタル・シグナル・プロセッサ
１２の動作基準クロック信号の周波数を下げ、これによ
って引き延ばされたサイクル時間の一部を図６に示され
るようなディジタル・シグナル・プロセッサ１２の動作
停止時間として割り当てる。ディジタル・シグナル・プ
ロセッサ１２の動作基準クロック信号の周波数を下げる
ことは、ディジタル・シグナル・プロセッサ１２全体に
おける低消費電力化並びにディジタルノイズの低減にも
寄与する。更にこのことにより、エコーキャンセルＬＳ
Ｉが交換局から給電され或いはバッテリー給電により消
費可能な電力配分に制限があるような場合にも容易に対
応可能になる。尚、図８においては、エコーキャンセル
（ＥＣ）の処理に並行して全ての状態遷移制御（ＳＴ
Ｃ）を行うように図示されているが、エコーキャンセル
（ＥＣ）、ディシジョン・フィードバック・イコライズ
（ＤＦＥ）、スライス（ＳＬＣ）などの夫々の演算処理
に並行させて状態遷移制御（ＳＴＣ）を分散させて、次
の演算処理のための状態遷移制御を一つ前の演算処理に
並列化させることも可能である。The echo cancellation LSI 10 is not particularly limited, but a cycle defined by a frequency of 80 KHz is set as a processing period (unit interval) for one sample data, and conditional branching such as transition state detection and state setting is performed in each interval. In addition to performing non-arithmetic processing such as flag processing and digital signal processing. The content of the digital signal processing is processing such as an echo canceller, a decision feedback equalizer, and a slicer described with reference to FIG. 7, and control of what kind of processing is performed in what kind of situation is performed in the transition state. It is realized by state transition control that is determined by conditional branching such as detection and state setting and flag processing. Digital signal processing is naturally performed by repeatedly executing arithmetic instructions, but state transition control is performed by non-arithmetic processing. In this embodiment, a non-calculation instruction for state transition control is executed in parallel with digital signal processing. For example, as shown in FIG. 8, in one unit interval, echo cancellation (EC) corresponding to the echo canceller 30 and decision feedback
For calculation processing such as decision feedback equalization (DFE) corresponding to the equalizer 31 and slice (SLC) corresponding to the slicer 32, and state transition control (STC) such as conditional branching and flag processing that does not use a data memory or arithmetic unit The non-calculation process is not performed in time series, and the non-calculation process is performed in parallel with echo cancellation (EC), for example. As a result, the number of operation cycles required for the processing amount to be processed in the digital signal processing unit 12 in one unit interval is reduced from m + n to m. The length of one unit interval is determined by the operating speed of the analog front-end unit 11, that is, the operating speed of the target system that it processes, bit precision, etc., and during that period, the digital signal processor 12 Since the number of operation cycles to be operated is reduced, the reduced operation cycle time is taken into account by the analog front end unit 11
Can be allotted to stop the operation of the digital signal processor 12 during the operation. According to this embodiment, the frequency of the operation reference clock signal of the digital signal processor 12 is lowered so that part of the extended cycle time of the digital signal processor 12 as shown in FIG. Allocate as operation stop time. Reducing the frequency of the operation reference clock signal of the digital signal processor 12 contributes to low power consumption and reduction of digital noise in the entire digital signal processor 12. Furthermore, this enables echo cancellation LS
It is possible to easily deal with the case where I is fed from the exchange or there is a limit to the power distribution that can be consumed by battery feeding. In FIG. 8, all state transition control (ST) is performed in parallel with the echo cancellation (EC) processing.
Although illustrated as performing C), the state transition control (STC) is distributed in parallel with the respective calculation processes such as echo cancellation (EC), decision feedback equalization (DFE), and slice (SLC). Thus, it is possible to parallelize the state transition control for the next arithmetic processing with the immediately preceding arithmetic processing.

【００３７】図９にはそのような並列処理を行うため
の、ディジタル・シグナル・プロセッシサ１２の命令制
御ブロックの一実施例が示される。FIG. 9 shows an embodiment of the instruction control block of the digital signal processor 12 for performing such parallel processing.

【００３８】命令制御ブロック４０は制御記憶の一例と
してマイクロＲＯＭ４１を有し、同ＲＯＭ４１はエコー
キャンセルのための適応フィルタ処理などの演算命令並
びに状態遷移制御のための非演算命令が混在して記述さ
れたマイクロプログラムを保有する。マイクロＲＯＭ４
１のアクセスアドレスはプログラムカウンタＰＣが指
す。演算命令と非演算命令を並列的に実行可能にするた
めに、前記プログラムカウンタＰＣの値によってマイク
ロＲＯＭ４１から読出されたマイクロ命令を保有するイ
ンストラクションレジスタはＩＲ１とＩＲ２との２個が
設けられ、さらに、マイクロ命令を解読するインストラ
クションデコーダＩＤＥＣも演算命令用インストラクシ
ョンデコーダＩＤＥＣ１と非演算命令用インストラクシ
ョンデコーダＩＤＥＣ２の２個が設けられている。セレ
クタＳＥＬはインストラクションデコーダＩＤＥＣ１に
供給すべきマイクロ命令をインストラクションレジスタ
ＩＲ１，又はＩＲ２の何れからも選択可能にする。リピ
ートカウンタＲＣは繰り返し実行すべき命令の繰り返し
回数を管理するための計数手段である。インストラクシ
ョンデコーダＩＤＥＣ２は状態遷移制御の為の非演算命
令を解読して実行させるために専用化された論理を有
し、他方のインストラクションデコーダＩＤＥＣ１は演
算命令などを解読して実行させるための論理を有する。
インストラクションデコーダＩＤＥＣ１から出力される
制御信号は演算ブロック４２や命令制御ブロック４０の
内部を制御する。他方のインストラクションデコーダＩ
ＤＥＣ２から出力される制御信号は状態遷移制御のため
のフラグ処理ブロック４３や命令制御ブロック４０の内
部を制御する。フラグ処理ブロック４３は、前記イベン
ト・インフォメーション・レジスタ・ファイル１３に含
まれる。The instruction control block 40 has a micro ROM 41 as an example of a control memory, and the ROM 41 is described with a mixture of operation instructions such as adaptive filter processing for echo cancellation and non-operation instructions for state transition control. Own a micro program. Micro ROM 4
The access address of 1 is designated by the program counter PC. Two instruction registers IR1 and IR2 are provided to hold the microinstructions read from the micro ROM 41 according to the value of the program counter PC so that the arithmetic instructions and the non-instruction instructions can be executed in parallel. The instruction decoders IDEC for decoding micro instructions are also provided with two instruction decoders IDEC1 for operation instructions and instruction decoder IDEC2 for non-operation instructions. The selector SEL makes it possible to select a microinstruction to be supplied to the instruction decoder IDEC1 from either the instruction register IR1 or IR2. The repeat counter RC is a counting means for managing the number of times the instruction to be repeatedly executed is repeated. The instruction decoder IDEC2 has a logic dedicated for decoding and executing a non-operation instruction for state transition control, and the other instruction decoder IDEC1 has a logic for decoding and executing an operation instruction. ..
The control signal output from the instruction decoder IDEC1 controls the inside of the operation block 42 and the instruction control block 40. The other instruction decoder I
The control signal output from the DEC 2 controls the inside of the flag processing block 43 and the instruction control block 40 for state transition control. The flag processing block 43 is included in the event information register file 13.

【００３９】通常の命令実行シーケンスにおいては、プ
ログラムカウンタＰＣの値をアドレスとしてマイクロＲ
ＯＭ４１から読出されるマイクロ命令は、インストラク
ションレジスタＩＲ１及びセレクタＳＥＬを介してイン
ストラクションデコーダＩＤＥＣ１に供給される。イン
ストラクションデコーダＩＤＥＣ１はそのマイクロ命令
を解読して演算ブロック４２などを制御する。このと
き、インストラクションデコーダＩＤＥＣ１は制御信号
ＩＤ２ＥによってインストラクションデコーダＩＤＥＣ
２を非活性化してその動作を禁止している。In the normal instruction execution sequence, the value of the program counter PC is used as an address for the micro R.
The micro instruction read from the OM 41 is supplied to the instruction decoder IDEC1 via the instruction register IR1 and the selector SEL. The instruction decoder IDEC1 decodes the micro instruction and controls the operation block 42 and the like. At this time, the instruction decoder IDEC1 is controlled by the control signal ID2E.
2 is deactivated and its operation is prohibited.

【００４０】前記マイクロＲＯＭ４１はリピート命令を
保有し、同命令は、特に制限されないが、その次に記述
されている演算命令を繰り返し実行すべき内部状態を発
生させるためのコード情報並びにその演算命令の繰り返
し回数を指定するための情報などを有する。このリピー
ト命令がマイクロＲＯＭ４１からインストラクションレ
ジスタＩＲ１に読出されて、セレクタＳＥＬを介しイン
ストラクションデコーダＩＤＥＣ１に供給されると、当
該デコーダＩＤＥＣ１はその命令をデコードすることに
より、制御信号ＳＣ，ＩＤ２Ｅ，ＩＲ２Ｅ，ＥＳを前記
通常の命令実行シーケンスの時とは異なる状態にし、そ
の次にマイクロＲＯＭ４１内に記述されている演算命令
を繰り返し実行するよう命令制御ブロック４０内部を下
記のように設定する。The micro ROM 41 has a repeat instruction, which is not particularly limited, but code information for generating an internal state for repeatedly executing the operation instruction described next and the operation instruction. It has information for specifying the number of repetitions. When this repeat instruction is read from the micro ROM 41 to the instruction register IR1 and supplied to the instruction decoder IDEC1 via the selector SEL, the decoder IDEC1 decodes the instruction to generate the control signals SC, ID2E, IR2E, ES. A state different from that in the normal instruction execution sequence is set, and then the inside of the instruction control block 40 is set as follows so as to repeatedly execute the operation instructions described in the micro ROM 41.

【００４１】インストラクションレジスタＩＲ１にラッ
チされているリピート命令が保有する命令繰り返し数を
リピートカウンタＲＣにプリセットするようイネーブル
信号ＥＳをリピートカウンタＲＣに出力する。リピート
カウンタＲＣは、イネーブル信号ＥＳが供給されること
によりインストラクションレジスタＩＲ１から上記命令
繰り返し数を取り込む。また、次の動作サイクルでは繰
り返し実行すべきマイクロ命令がマイクロＲＯＭ４１か
ら読出されて同様にインストラクションデコーダＩＤＥ
Ｃ１で解読されて実行されるが、このとき、インストラ
クションデコーダＩＤＥＣ１はインストラクションレジ
スタＩＲ１から出力される当該命令のみを制御信号ＩＲ
２ＥによりインストラクションレジスタＩＲ２に内部転
送して保持させる。そしてそれ以降の命令実行サイクル
において、インストラクションデコーダＩＤＥＣ１は、
制御信号ＩＤ２Ｅをイネーブルレベルに反転して他方の
インストラクションデコーダＩＤＥＣ２を活性化し、且
つ、制御信号ＳＣによりセレクタＳＥＬを切り替えてイ
ンストラクションレジスタＩＲ２が保有するマイクロ命
令を繰り返しインストラクションデコーダＩＤＥＣ１に
供給して、当該命令を繰り返し実行させる。斯る演算命
令の繰り返し実行中において、前記リピートカウンタＲ
Ｃは命令の実行毎にプリセット値をデクリメントし、計
数値がゼロに戻されると、カウントアップ信号ＣＮＴＵ
ＰをインストラクションデコーダＩＤＥＣ１に出力す
る。The enable signal ES is output to the repeat counter RC so that the repeat counter RC is preset with the number of instruction repetitions held by the repeat instruction latched in the instruction register IR1. The repeat counter RC takes in the instruction repeat number from the instruction register IR1 when the enable signal ES is supplied. Further, in the next operation cycle, the micro instruction to be repeatedly executed is read from the micro ROM 41 and similarly the instruction decoder IDE
At this time, the instruction decoder IDEC1 decodes only the relevant instruction output from the instruction register IR1 and executes the control signal IR.
2E internally transfers to and holds the instruction register IR2. In the subsequent instruction execution cycle, the instruction decoder IDEC1
The control signal ID2E is inverted to the enable level to activate the other instruction decoder IDEC2, and the control signal SC switches the selector SEL to repeatedly supply the micro instruction stored in the instruction register IR2 to the instruction decoder IDEC1. To be executed repeatedly. During the repeated execution of such an arithmetic instruction, the repeat counter R
C decrements the preset value each time the instruction is executed, and when the count value is returned to zero, the count-up signal CNTU
P is output to the instruction decoder IDEC1.

【００４２】この間にマイクロＲＯＭ４１から読出され
るマイクロ命令はインストラクションレジスタＩＲ１を
介してインストラクションデコーダＩＤＥＣ２に供給さ
れる。このようにして供給されるマイクロ命令は状態遷
移制御のための非演算命令であって、フラグ処理ブロッ
ク４３などを制御して、演算ブロック４２を利用した演
算処理に並行して条件分岐のためのフラグ処理のような
状態遷移制御を実行させる。演算命令の繰り返し処理に
対して状態遷移制御のための命令実行回数は少なくされ
ている。したがって、状態遷移制御を終了すると、イン
ストラクションデコーダＩＤＥＣ２は制御信号ＰＣＷに
よりプログラムカウンタＰＣの動作とインストラクショ
ンレジスタＩＲ１の出力動作を停止させて、繰り返し演
算処理の終了を待つ。計算値がゼロにされることによっ
てリピートカウンタＲＣからカウントアップＣＮＴＵＰ
が出力される時、繰り返し演算処理の終了をインストラ
クションデコーダＩＤＥＣ１は認識する。そしてインス
トラクションデコーダＩＤＥＣ１は、制御信号ＳＣ，Ｉ
Ｄ２Ｅ，ＩＲ２Ｅを通常の命令実行シーケンス時の状態
に戻す。そして制御信号ＳＣによってセレクタＳＥＬは
インストラクションレジスタＩＲ１側に切り替えられる
と共に、制御信号ＩＤ２Ｅを受けることによって、イン
ストラクションデコーダＩＤＥＣ２は、制御信号ＰＣＷ
を反転する。これにより、プログラムカウンタＰＣの動
作が可能にされて、次のマイクロ命令をインストラクシ
ョンデコーダＩＤＥＣ１が解読して通常のマイクロ命令
の実行が可能にされる。During this time, the micro instruction read from the micro ROM 41 is supplied to the instruction decoder IDEC2 via the instruction register IR1. The microinstruction thus supplied is a non-arithmetic instruction for controlling the state transition, and controls the flag processing block 43 and the like to execute a conditional branch in parallel with the arithmetic processing using the arithmetic block 42. Execute state transition control such as flag processing. The number of instruction executions for state transition control is reduced with respect to the repeated processing of arithmetic instructions. Therefore, when the state transition control is completed, the instruction decoder IDEC2 stops the operation of the program counter PC and the output operation of the instruction register IR1 by the control signal PCW, and waits for the end of the repetitive arithmetic processing. The count value is incremented from the repeat counter RC by setting the calculated value to zero.
Is output, the instruction decoder IDEC1 recognizes the end of the repetitive arithmetic processing. The instruction decoder IDEC1 then controls the control signals SC and I.
Return D2E and IR2E to the state at the time of normal instruction execution sequence. The selector SEL is switched to the instruction register IR1 side by the control signal SC, and the instruction decoder IDEC2 receives the control signal ID2E.
Invert. As a result, the operation of the program counter PC is enabled so that the instruction decoder IDEC1 decodes the next microinstruction and the normal microinstruction can be executed.

【００４３】図９に示される演算ブロック４２は、適応
フィルタとして利用される。ここで、演算ブロック４２
を詳細に説明する前に、先ず適応フィルタのアルゴリズ
ムを説明する。The operation block 42 shown in FIG. 9 is used as an adaptive filter. Here, the operation block 42
Before describing in detail, the algorithm of the adaptive filter will be described first.

【００４４】図１２には、トランスバーサル型の適応フ
ィルタのアルゴリズムの一例が示される。図１２におい
てＳは入力信号、Ｚは特に制限されないが、入力信号Ｓ
のサンプル周期に応ずる遅延時間を以て入力信号Ｓを順
次保持していく遅延要素、Ｃ０〜Ｃｎはタップ係数であ
る。適応フィルタはタップ毎に同じような処理を時系列
的に繰り返すものであり、その処理は、入力信号Ｓを対
応するタップ係数に乗じ（ＭＭ）、その値を全タップに
つき加算（ＴＡ）してフィルタ出力Ｙを得るための出力
演算処理と、誤差信号ＥＳに応じて前記タップ係数を更
新するタップ係数更新処理に大別される。タップ係数更
新処理は、誤差信号ＥＳと入力信号Ｓとを乗算（Ｍ）
し、その値にタップ更新係数若しくは収束係数を与えて
（Ｋ）タップ係数の更新量を取得し、この更新量に前回
のタップ係数を加算（Ａ）して、これを新たなタップ係
数とするものである。タップ係数はアドレス対応でデー
タメモリに格納されており、同データメモリから読出さ
れるタップ係数は前記フィルタの出力演算処理の乗算Ｍ
Ｍとタップ係数更新処理のための加算Ａに供されるが、
加算Ａによって更新されたタップ係数は前記データメモ
リの同一アドレスに書き戻されることになる。FIG. 12 shows an example of a transversal type adaptive filter algorithm. In FIG. 12, S is an input signal, and Z is not particularly limited, but the input signal S
The delay elements C0 to Cn, which sequentially hold the input signal S with a delay time corresponding to the sampling period of, are tap coefficients. The adaptive filter repeats the same processing for each tap in time series. The processing is to multiply the input signal S by the corresponding tap coefficient (MM) and add the value for all taps (TA). The output calculation process for obtaining the filter output Y and the tap coefficient update process for updating the tap coefficient according to the error signal ES are roughly classified. In the tap coefficient update process, the error signal ES is multiplied by the input signal S (M).
Then, the tap update coefficient or the convergence coefficient is given to that value (K) to obtain the update amount of the tap coefficient, and the previous tap coefficient is added to this update amount (A), and this is set as a new tap coefficient. It is a thing. The tap coefficient is stored in the data memory in correspondence with the address, and the tap coefficient read from the data memory is the multiplication M of the output calculation processing of the filter.
It is used for addition A for M and tap coefficient update processing.
The tap coefficient updated by the addition A will be written back to the same address in the data memory.

【００４５】図１３には、図１２に示される適応フィル
タを構成するための演算ブロック４２の一実施例が示さ
れる。同図においてＤＲＭは図１２に示されるタップ係
数Ｃ０〜Ｃｎをアドレス対応で保持するためのデータメ
モリ、ＳＲＭは遅延要素として機能するシフトレジスタ
のようなシンボルメモリである。演算ブロック４２内の
レジスタＲＳ０，ＲＳ１，ＲＢ，ＥＳＲ，ＲＤＬＴ、セ
レクタＳＥＬ、アキュムレータＡＣＣ、乗算器ＭＵＬＴ
１，ＭＵＬＴ２、算術論理演算回路ＡＬＵ１，ＡＬＵ
２、及びバスドライバＢＤＲＶ，ＢＤＲＶ２は、上記イ
ンストラクションデコーダＩＤＥＣ１から供給される制
御信号によってその動作が制御される。FIG. 13 shows an embodiment of the operation block 42 for forming the adaptive filter shown in FIG. In the figure, DRM is a data memory for holding the tap coefficients C0 to Cn shown in FIG. 12 in correspondence with addresses, and SRM is a symbol memory such as a shift register functioning as a delay element. Registers RS0, RS1, RB, ESR, RDLT in operation block 42, selector SEL, accumulator ACC, multiplier MULT
1, MULT2, arithmetic logic operation circuits ALU1, ALU
2 and the bus drivers BDRV and BDRV2 are controlled in operation by a control signal supplied from the instruction decoder IDEC1.

【００４６】前記演算ブロック４２は、適応フィルタと
して専用化されるものであり、フィルタの出力演算処理
回路７２と更新演算処理回路７３が夫々別々に設けられ
ている。The operation block 42 is dedicated as an adaptive filter, and an output operation processing circuit 72 of the filter and an update operation processing circuit 73 are separately provided.

【００４７】フィルタの出力演算処理回路７２は、入力
レジスタＲＢ、セレクタＳＥＬ、乗算器ＭＵＬＴ１、出
力レジスタＲＧ、算術論理演算器ＡＬＵ１、及びアキュ
ムレータＡＣＣによって構成される。シンボルメモリＳ
ＲＭから読出された入力信号はセレクタＳＥＬによりレ
ジスタＲＳ０，ＲＳ１の一方から乗算器ＭＵＬＴ１の一
方の図示しない入力端子に与えられ、また、データメモ
リＤＲＭから読出されたタップ係数は入力レジスタＲＢ
から乗算器ＭＵＬＴ１の他方の図示しない入力端子に与
えられる。乗算器ＭＵＬＴ１はそれら入力を乗算し（図
１２の乗算処理ＭＭ）、その乗算結果を出力レジスタＲ
Ｇから算術論理演算器ＡＬＵ１の一方の図示しない入力
端子に与える。算術論理演算器ＡＬＵ１は、あらかじめ
アキュムレータＡＣＣが保持している加算値を他方の図
示しない入力端子から入力し、レジスタＲＧの出力値と
アキュムレータＡＣＣの出力値を加算する（図１２の加
算処理ＴＡ）。そして算術論理演算器ＡＬＵ１は、その
加算結果をアキュムレータＡＣＣに出力する。算術論理
演算器ＡＬＵ１は、一つのサンプル信号に対する全タッ
プの出力を加算したときに、アキュムレータＡＣＣに保
持されている値をフィルタ出力ＹとしてバスドライバＢ
ＤＲＶ１を介して共通内部データバス７１に出力する。The output arithmetic processing circuit 72 of the filter is composed of an input register RB, a selector SEL, a multiplier MULT1, an output register RG, an arithmetic logic operation unit ALU1 and an accumulator ACC. Symbol memory S
The input signal read from RM is given to one input terminal (not shown) of multiplier MULT1 from one of registers RS0 and RS1 by selector SEL, and the tap coefficient read from data memory DRM is input register RB.
Is applied to the other input terminal (not shown) of the multiplier MULT1. The multiplier MULT1 multiplies these inputs (multiplication process MM in FIG. 12) and outputs the multiplication result to the output register R.
It is applied from G to one input terminal (not shown) of the arithmetic and logic unit ALU1. The arithmetic logic unit ALU1 inputs the addition value held in advance by the accumulator ACC from the other input terminal (not shown), and adds the output value of the register RG and the output value of the accumulator ACC (addition processing TA in FIG. 12). .. Then, the arithmetic logic unit ALU1 outputs the addition result to the accumulator ACC. The arithmetic logic unit ALU1 uses the value held in the accumulator ACC as the filter output Y when the outputs of all the taps for one sample signal are added to the bus driver B.
The data is output to the common internal data bus 71 via DRV1.

【００４８】タップ係数更新演算処理回路７３は、レジ
スタＥＳＲ、乗算器ＭＵＬＴ２、シフタＳＨＩＦＴ、レ
ジスタＲＤＬＴ、算術論理演算器ＡＬＵ２、及びデータ
メモリＤＲＭを含んで構成される。レジスタＥＳＲには
誤差信号が保持されていて、この誤差信号とレジスタＲ
Ｓ０から供給されるに入力信号とが乗算器ＭＵＬＴ２で
乗算され（図１２の乗算処理Ｍ）、乗算結果はシフタＳ
ＨＩＦＴで所定ビットシフトされて（図１２の更新係数
Ｋ付与処理）、レジスタＲＤＬＴに保持される。算術論
理演算器ＡＬＵ２は、レジスタＲＤＬＴに保持されてい
るタップ係数更新量と、データメモリＤＲＭから供給さ
れるタップ係数を加算する（図１２の加算処理Ａ）。更
新されたタップ係数はデータメモリＤＲＭの同一アドレ
スに書き戻される。The tap coefficient update operation processing circuit 73 is composed of a register ESR, a multiplier MULT2, a shifter SHIFT, a register RDLT, an arithmetic logic operation unit ALU2, and a data memory DRM. An error signal is held in the register ESR, and this error signal and the register R
The input signal supplied from S0 is multiplied by the multiplier MULT2 (multiplication process M in FIG. 12), and the multiplication result is the shifter S.
The bits are shifted by a predetermined bit in the HIFT (update coefficient K adding process in FIG. 12) and held in the register RDLT. The arithmetic logic unit ALU2 adds the tap coefficient update amount held in the register RDLT and the tap coefficient supplied from the data memory DRM (addition processing A in FIG. 12). The updated tap coefficient is written back to the same address in the data memory DRM.

【００４９】前記算術論理演算器ＡＬＵ２とデータメモ
リＤＲＭは、データメモリＤＲＭから読出したタップ係
数に更新量を加算した値を当該データメモリＤＲＭの同
一アドレスに再び書き込んで順次保持していくから、こ
の機能より明らかなように積分回路を構成する。このと
き、データメモリＤＲＭから読出されるタップ係数を算
術論理演算器ＡＬＵ２に与えるためのデータ転送経路は
専用データバス７０によって構成されている。また、デ
ータメモリＤＲＭは、図１３の演算ブロック４２の動作
を規定する１マシンサイクルでリード及びライト動作さ
れる所謂リード・モディファイ・ライト形式で動作され
る。専用データバス７０は他の回路モジュールに共用さ
れず局所的に配置され、且つ、そのバス信号線の引き回
し長さは最短とされるから、不所望な負荷成分も極めて
小さく、算術論理演算器ＡＬＵ２へのタップ係数の伝達
を高速で行うことができ、タイミング上無理なく、デー
タメモリＤＲＭをリード・モディファイ・ライトするこ
とができる。したがって、タップ係数更新のための積分
演算を、１タップあたり１マシンサイクルで確実に行う
ことができる。ここで、共通内部データバス７１を構成
する信号線をｍ本、専用データバス７０を構成する信号
線をｎ本とすると、ｍ＜ｎの関係が成り立つ。Since the arithmetic logic unit ALU2 and the data memory DRM rewrite the value obtained by adding the update amount to the tap coefficient read from the data memory DRM to the same address of the data memory DRM and sequentially hold it. The integrator circuit is constructed so that its function is clear. At this time, the data transfer path for giving the tap coefficient read from the data memory DRM to the arithmetic and logic unit ALU2 is constituted by the dedicated data bus 70. Further, the data memory DRM is operated in a so-called read-modify-write format in which read and write operations are performed in one machine cycle that defines the operation of the operation block 42 in FIG. The dedicated data bus 70 is not shared by other circuit modules, is locally arranged, and the length of the bus signal line is set to be the shortest, so that an undesired load component is extremely small and the arithmetic logic unit ALU2 is used. The tap coefficient can be transmitted to the data memory at high speed, and the data memory DRM can be read / modify / write without difficulty in timing. Therefore, the integration calculation for updating the tap coefficient can be reliably performed in one machine cycle per tap. Here, assuming that the number of signal lines forming the common internal data bus 71 is n and the number of signal lines forming the dedicated data bus 70 is n, the relationship of m <n is established.

【００５０】前記データメモリＤＲＭから読出されるタ
ップ係数はフィルタ出力演算のために共通内部データバ
ス７１を介してレジスタＲＢにも供給されるが、このと
き、前記専用データバス７０が共通内部データバス７１
に直結されることによって専用データバス７０上でのタ
ップ係数の伝達が遅延する虞のある場合には、共通内部
データバス７１と専用内部データバス７０との間にバッ
ファとしても機能するようなバスドライバＢＤＲＶ２を
配置しておくとよい。バスドライバＢＤＲＶ１，ＢＤＲ
Ｖ２のそれぞれは、共通内部データバス７１を構成する
信号線の数（ｍ個）設けられているが、図面の簡略化の
ため１個ずつしか示していない。The tap coefficient read from the data memory DRM is also supplied to the register RB through the common internal data bus 71 for the filter output operation. At this time, the dedicated data bus 70 is the common internal data bus. 71
If there is a risk that the transmission of the tap coefficient on the dedicated data bus 70 may be delayed by being directly connected to the bus, a bus that also functions as a buffer between the common internal data bus 71 and the dedicated internal data bus 70. It is advisable to arrange the driver BDRV2. Bus driver BDRV1, BDR
Each V2 is provided with the number (m) of signal lines forming the common internal data bus 71, but only one is shown for simplification of the drawing.

【００５１】演算ブロック４２にて所定データが演算さ
れた結果、つまり、その演算によってオーバーフローあ
るいはキャリーなどが発生したことを示す信号は、イン
ストラクションデコーダＩＤＥＣ１及び信号線ＳＬを介
してインストラクションデコーダＩＤＥＣ２に供給され
る。The result of the operation of the predetermined data in the operation block 42, that is, the signal indicating that the operation causes overflow or carry is supplied to the instruction decoder IDEC2 through the instruction decoder IDEC1 and the signal line SL. It

【００５２】図１４には、図９にて示されているフラグ
処理ブロック４３の一実施例が示されている。例えば、
フラグ０〜ｍのそれぞれはフリップフロップからなる。
インストラクションデコーダＩＤＥＣ２は、インストラ
クションレジスタＩＲ１から供給された命令を解読する
ことによってフラグ書き込みアドレスＦＷＡを形成し、
アドレスデコーダＡＤＣに供給する。アドレスデコーダ
ＡＤＣは、供給されたフラグ書き込みアドレスＦＷＡに
従ってフラグ０〜ｎ＋１を選択する。選択されたフラグ
０〜ｎ＋１は、インストラクションデコーダＩＤＥＣ２
が命令を解読することによって形成されたフラグリセッ
ト信号ＦＲによって”０”が書き込まれるか、又は、フ
ラグセット信号ＦＳによって”１”が書き込まれる。ま
た、インストラクションデコーダＩＤＥＣ２は、演算ブ
ロック４２から供給された演算結果を解読することによ
ってフラグ書き込みアドレスＦＷＡを形成し、アドレス
デコーダＡＤＣに供給する。アドレスデコーダＡＤＣ
は、供給されたフラグ書き込みアドレスＦＷＡに従って
フラグ０〜ｎ＋１を選択する。選択されたフラグ０〜ｎ
＋１は、インストラクションデコーダＩＤＥＣ２が命令
を解読することによって形成されたフラグリセット信号
ＦＲによって”０”が書き込まれるか、又は、フラグセ
ット信号ＦＳによって”１”が書き込まれる。フラグｎ
＋２〜ｍには、アナログ・フロント・エンド・ユニット
１１、あるいはディジタル・シグナル・プロセッサ１
２、若しくはプロトコル・コントロール・ユニット１４
からの信号Ａ，Ｂ，Ｃ，Ｘ，Ｙがセットされる。信号
Ａ，Ｂ，Ｃ，Ｘ，Ｙは、例えば、エコーキャンセルＬＳ
Ｉ１０の外部装置がエコーキャンセルＬＳＩ１０にデー
タ転送をすることを示すための信号、或はエコーキャン
セルＬＳＩ１０が受信した信号の同期状態を示すなどの
信号である。セレクタＳＬＴは、インストラクションデ
コーダＩＤＥＣ２にて命令を解読することによって形成
されたフラグ読出しアドレスＦＲＡに従って、フラグ０
〜ｍの内の所定フラグ内に蓄えられているデータをイン
ストラクションデコーダＩＤＥＣ２に出力する。FIG. 14 shows an embodiment of the flag processing block 43 shown in FIG. For example,
Each of the flags 0 to m is composed of a flip-flop.
The instruction decoder IDEC2 forms the flag write address FWA by decoding the instruction supplied from the instruction register IR1.
It is supplied to the address decoder ADC. The address decoder ADC selects flags 0 to n + 1 according to the supplied flag write address FWA. The selected flags 0 to n + 1 correspond to the instruction decoder IDEC2.
"0" is written by the flag reset signal FR formed by decoding the instruction, or "1" is written by the flag set signal FS. Further, the instruction decoder IDEC2 decodes the operation result supplied from the operation block 42 to form the flag write address FWA, and supplies the flag write address FWA to the address decoder ADC. Address decoder ADC
Selects flags 0 to n + 1 according to the supplied flag write address FWA. Selected flags 0-n
For +1, "0" is written by the flag reset signal FR formed by the instruction decoder IDEC2 decoding the instruction, or "1" is written by the flag set signal FS. Flag n
+2 to m are the analog front end unit 11 or the digital signal processor 1
2 or protocol control unit 14
Signals A, B, C, X, Y from are set. The signals A, B, C, X, Y are, for example, echo cancellation LS
A signal indicating that the external device of I10 transfers data to the echo cancellation LSI 10 or a signal indicating the synchronization state of the signal received by the echo cancellation LSI 10. The selector SLT sets the flag 0 according to the flag read address FRA formed by decoding the instruction in the instruction decoder IDEC2.
The data stored in the predetermined flag of m to m is output to the instruction decoder IDEC2.

【００５３】上記並列処理を更に具体的に説明する。こ
の並列処理は、特に制限されないが、例えば次の命令記
述によって実現することができる。 ＲＰＴ（ＲＥＰＥＡＴ） ＯＰ（ＯＰＥＲＡＴＩＯＮ） ＣＡＬＬ ＳＵＢ（サブルーチン・コール命令） Ｉｆ Ｅｉｒ（Ａｄｄｒｅｓｓ Ｎｏ．ｉ）＝１ Ｇｏｔｏ Ａ Ｉｆ Ｅｉｒ（Ａｄｄｒｅｓｓ Ｎｏ．ｊ）＝１ Ｇｏｔｏ Ｂ ↓ Ｉｆ Ｅｉｒ（Ａｄｄｒｅｓｓ Ｎｏ．ｘ）＝１ Ｇｏｔｏ Ｇ Ａ；Ｓｅｔ Ｒｅｇ←次状態アドレス，ｇｏｔｏ ＥＸＩＴ Ｂ；Ｓｅｔ Ｒｅｇ←次状態アドレス，ｇｏｔｏ ＥＸＩＴ ↓ Ｇ；Ｓｅｔ Ｒｅｇ←次状態アドレス，ｇｏｔｏ ＥＸＩＴ ＥＸＩＴ；ＲＥＴＵＲＮ ＷＡＩＴ（ウェイト命令）The above parallel processing will be described more specifically. This parallel processing is not particularly limited, but can be realized by the following instruction description, for example. RPT (REPEAT) OP (OPERATION) CALL SUB (subroutine call instruction) If Eir (Address No. i) = 1 Goto A If Eir (Address No. j) = 1 Goto B ↓ If Eir = No. Address. 1 Goto G A; Set Reg ← next state address, goto EXIT B; Set Reg ← next state address, goto EXIT ↓ G; Set Reg ← next state address, goto EXIT EXIT; RETURN WAIT (wait instruction)

【００５４】前記”ＲＰＴ”はリピート命令であり、演
算命令の繰り返し回数、繰り返すべき命令数、演算命令
の実行に際して必要とされるオペランドアドレスを生成
するポインタのプリセット値なども保有する。The "RPT" is a repeat instruction, and also holds the number of times the operation instruction is repeated, the number of instructions to be repeated, a preset value of a pointer for generating an operand address required for executing the operation instruction, and the like.

【００５５】前記”ＯＰ”はリピート命令によって繰り
返し実行されるべき演算命令であって、単数若しくは複
数個の命令である。複数個である場合には、前記インス
トラクションレジスタＩＲ２は当該複数個の演算命令を
順番に保持すると共に、保持した命令を交互に繰り返し
出力可能にされる。例えばその演算命令がエコーキャン
セルなどのための適応フィルタ処理である場合には、図
１２に示されるアルゴリズムに従った１タップ当りの単
数若しくは複数個の演算命令が記述される。The "OP" is an arithmetic instruction to be repeatedly executed by a repeat instruction, and is a single or plural instruction. In the case of a plurality of instructions, the instruction register IR2 holds the plurality of operation instructions in order and outputs the held instructions alternately and repeatedly. For example, when the operation instruction is adaptive filter processing for echo cancellation or the like, a single operation instruction or a plurality of operation instructions per tap according to the algorithm shown in FIG. 12 are described.

【００５６】前記”ＣＡＬＬ ＳＵＢ”は、遷移状態検
出並びに状態設定を行うためのサブルーチン・コール命
令である。遷移状態検出並びに状態設定の処理は、検出
した状態に応じて行う処理が夫々固有の処理とされるた
めサブルーチン化される。そのサブルーチンはＩｆ文に
よって与えられるアドレス（ｉ，ｊ，〜ｘ）の値によっ
て指定されるイベント・インフォメーション・レジスタ
・ファイル１３内のレジスタの保有値が論理１か論理０
かによって遷移状態の検出を行い、当該Ｉｆ文のラベル
（Ａ，Ｂ，〜Ｇ）によって指定される処理に分岐する。
そのラベルによって指定される処理は、次に処理すべき
状態のアドレスをディジタル・シグナル・プロセッサの
内部レジスタなどに設定する処理である。例えば、次の
ユニットインターバルで実行すべき命令の開始アドレス
などである。前記Ｉｆ文の記述の順番は状態遷移制御に
よって処理すべき優先順位に従っている。ラベルで指定
される処理を実行した後は、サブルーチンからリターン
する。The "CALL SUB" is a subroutine call instruction for detecting the transition state and setting the state. The transition state detection and state setting processing is a subroutine because the processing performed according to the detected state is unique processing. In the subroutine, the value held in the register in the event information register file 13 designated by the value of the address (i, j, to x) given by the If statement has a logic 1 or a logic 0.
The transition state is detected by this, and the process branches to the process designated by the label (A, B, to G) of the If sentence.
The process specified by the label is a process of setting the address of the next state to be processed in the internal register of the digital signal processor. For example, the start address of an instruction to be executed in the next unit interval. The description order of the If sentence is according to the priority order to be processed by the state transition control. After executing the process specified by the label, the process returns from the subroutine.

【００５７】前記”ＷＡＩＴ”はウェイト命令であり、
前記サブルーチンからリターンした後に実行される命令
である。このウェイト命令は、制御信号ＰＣＷによりプ
ログラムカウンタＰＣの動作とインストラクションレジ
スタＩＲ１の出力動作を停止させて、繰り返し演算処理
の終了を待つための命令である。このウェイト状態はリ
ピートカウンタＲＣから出力されるカウントアップＣＮ
ＴＵＰがイネーブルレベル（計数値がゼロ）にされるこ
とによって解除される。The "WAIT" is a wait instruction,
The instruction is executed after returning from the subroutine. This wait instruction is an instruction for stopping the operation of the program counter PC and the output operation of the instruction register IR1 by the control signal PCW and waiting for the end of the repeated arithmetic processing. This wait state is a count-up CN output from the repeat counter RC.
It is released by setting TUP to the enable level (count value is zero).

【００５８】図１０には前記命令記述に従った演算命令
と非演算命令とによる並列処理のタイミング図が示され
る。通常の命令実行シーケンスにおいて、制御信号ＳＬ
ＣはインストラクションレジスタＩＲ１の出力を選択
し、制御信号ＩＲ２ＥはインストラクションレジスタＩ
Ｒ２への命令取り込みを禁止している。また、ネゲート
された制御信号ＰＣＷによってプログラムカウンタＰＣ
及びインストラクションレジスタＩＲ１の動作が許容さ
れ、且つ、ネゲートされた制御信号ＩＤ２Ｅによりイン
ストラクションデコーダＩＤＥＣ２は非活性化されてい
る。FIG. 10 shows a timing chart of parallel processing by the operation instruction and the non-operation instruction according to the instruction description. In the normal instruction execution sequence, the control signal SL
C selects the output of the instruction register IR1, and the control signal IR2E sets the instruction register I.
Instruction fetching into R2 is prohibited. Also, the negated control signal PCW causes the program counter PC to
Also, the operation of the instruction register IR1 is permitted, and the instruction decoder IDEC2 is deactivated by the negated control signal ID2E.

【００５９】前記リピート命令（ＲＰＴ）がマイクロＲ
ＯＭ４１からインストラクションレジスタＩＲ１に読出
されると、インストラクションデコーダＩＤＥＣ１はそ
れを解読して、リピートカウンタＲＣに命令の繰り返し
回数ｎをプリセットする。次の動作サイクルでは繰り返
し実行すべき演算命令（ＯＰ）がマイクロＲＯＭ４１か
ら読出されて同様にインストラクションデコーダＩＤＥ
Ｃ１で解読されて実行されるが、このとき、制御信号Ｉ
Ｒ２Ｅが一時的にハイレベルにされることにより、イン
ストラクションレジスタＩＲ１から出力される当該命令
がインストラクションレジスタＩＲ２に内部転送され
る。そしてそれ以降の命令実行サイクルにおいてインス
トラクションデコーダＩＤＥＣ１は、制御信号ＩＤ２Ｅ
をイネーブルレベル（ハイレベル）に反転して他方のイ
ンストラクションデコーダＩＤＥＣ２を活性化し、且
つ、制御信号ＳＣをハイレベルにしている期間セレクタ
ＳＥＬを切り替えてインストラクションレジスタＩＲ２
が保有するマイクロ命令を繰り返しインストラクション
デコーダＩＤＥＣ１に供給して、当該演算命令を繰り返
し実行させる。斯る演算命令の繰り返し実行中において
前記リピートカウンタＲＣは命令の実行毎にプリセット
値ｎをデクリメントする。The repeat instruction (RPT) is a micro R
When read from the OM 41 to the instruction register IR1, the instruction decoder IDEC1 decodes it and presets the repeat counter RC with the number of instruction repetitions n. In the next operation cycle, the operation instruction (OP) to be repeatedly executed is read from the micro ROM 41 and similarly the instruction decoder IDE
It is decoded by C1 and executed. At this time, the control signal I
By temporarily setting R2E to the high level, the instruction output from the instruction register IR1 is internally transferred to the instruction register IR2. Then, in the subsequent instruction execution cycle, the instruction decoder IDEC1 outputs the control signal ID2E.
To the enable level (high level) to activate the other instruction decoder IDEC2 and switch the selector SEL while the control signal SC is at the high level to switch the instruction register IR2.
The micro-instruction held by is repeatedly supplied to the instruction decoder IDEC1 to repeatedly execute the operation instruction. The repeat counter RC decrements the preset value n each time the instruction is executed during the repeated execution of the operation instruction.

【００６０】この間に、前記演算命令ＯＰの後記に記述
されているサブルーチンコール命令（ＣＡＬＬ ＳＵ
Ｂ）がマイクロＲＯＭ４１から読出され、インストラク
ションレジスタＩＲ１を介してインストラクションデコ
ーダＩＤＥＣ２に供給される。このようにして、演算処
理に並行して状態遷移制御のための非演算命令である各
種サブルーチンの命令（ＳＵＢ）が実行される。サブル
ーチンの実行が終了すると、マイクロＲＯＭ４１からウ
ェイト命令（ＷＡＩＴ）が読出され、これをインストラ
クションデコーダＩＤＥＣ２が解読することにより、制
御信号ＰＣＷをハイレベルにして、プログラムカウンタ
ＰＣの動作とインストラクションレジスタＩＲ１の出力
動作を停止させて、繰り返し演算処理の終了を待つ。リ
ピートカウンタＲＣから出力されるカウントアップＣＮ
ＴＵＰがリピートカウンタＲＣの計数値がゼロであるこ
とを示すイネーブルレベルにされると、これをインスト
ラクションデコーダＩＤＥＣ１が認識して、制御信号Ｓ
Ｃをロウレベルにし、セレクタＳＥＬをインストラクシ
ョンレジスタＩＲ１側に切り替えると共に、制御信号Ｐ
ＣＷをロウレベルにする。これにより、プログラムカウ
ンタＰＣの動作が可能にされて、ウェイト命令の次に記
述された次のマイクロ命令をインストラクションデコー
ダＩＤＥＣ１が解読して通常のマイクロ命令の実行が可
能にされる。During this time, a subroutine call instruction (CALL SU described later in the operation instruction OP is described.
B) is read from the micro ROM 41 and supplied to the instruction decoder IDEC2 via the instruction register IR1. In this manner, various subroutine instructions (SUB), which are non-operation instructions for state transition control, are executed in parallel with the arithmetic processing. When the execution of the subroutine is completed, a wait instruction (WAIT) is read from the micro ROM 41, and the instruction decoder IDEC2 decodes the instruction to set the control signal PCW to the high level, and the operation of the program counter PC and the output of the instruction register IR1. Stop the operation and wait for the end of the repeated calculation processing. Count-up CN output from repeat counter RC
When TUP is set to the enable level indicating that the count value of the repeat counter RC is zero, the instruction decoder IDEC1 recognizes this and the control signal S
C is set to low level, the selector SEL is switched to the instruction register IR1 side, and the control signal P
Set CW to low level. As a result, the operation of the program counter PC is enabled, the instruction decoder IDEC1 decodes the next microinstruction described after the wait instruction, and the normal microinstruction can be executed.

【００６１】図１１にはディジタル・シグナル・プロセ
ッサの命令制御ブロックの別の実施例が示される。命令
制御ブロック４４は、演算命令の制御系６０と非演算命
令の制御系５０の夫々に、相互にメモリ空間を分離した
制御記憶としてのメインメモリ５１とサブメモリ６１、
及び夫々の制御記憶に固有のプログラムカウンタＰＣ
３，ＰＣ４を設け、前記非演算命令の制御系５０におけ
る命令実行状態に応じて、他方の演算命令の制御系６０
のプログラムカウンタＰＣ４の動作に同期を与えて、演
算命令と非演算命令とを所望のタイミングで並列的に実
行させるものであり、その並列動作のための制御論理は
インストラクションデコーダＩＤＥＣ３，ＩＤＥＣ４が
有する。メインメモリ５１は前記遷移状態の検出及び設
定のための一連のマイクロプログラム記述とその最後に
記述された外部同期フラグを検出するための命令とを非
演算命令として保有する。サブメモリ６１は適応フィル
タ処理などの演算処理用のマイクロプログラムを保有す
る。インストラクションデコーダＩＤＥＣ３は比較回路
ＣＯＭを有しており、比較回路ＣＯＭは、例えば、外部
同期フラグを検出するために所定命令によって比較回路
ＣＯＭ内にセットされたデータと、前記命令によって指
定されるフラグ処理ブロック４３内の外部同期フラグに
蓄えられているデータとを比較し、一致を検出すると、
プログラムカウンタＰＣ４の値をリセットする。これに
より、サブメモリ６１から順次演算命令が読出され、こ
れがインストラクションデコーダＩＤＥＣ４で解読され
ることにより、演算ブロックに演算を実行させる。演算
を実行した後は、演算命令制御系６０はウェイト命令な
どを実行しプログラムカウンタＰＣ４の値をホールドし
て待機状態を採る。再びインストラクションデコーダＩ
ＤＥＣ３からプログラムカウンタＰＣ４にリセット信号
が供給されると、演算命令制御系６０は再び演算処理を
開始する。メインメモリ５１からは逐次遷移状態の検出
と遷移状態の設定に関する非演算命令が読出されて実行
されるが、一連の処理を終了すると、その最後において
外部同期フラグを検出する命令を実行し続ける。この命
令実行によって外部同期フラグを検出すると、非演算命
令制御系５０は初期アドレスに分岐し、再びプログラム
カウンタＰＣ４をリセットする。斯るアーキテクチャに
よっても遷移状態の検出及び設定などの非演算処理と演
算処理とを並列的に行うことができ、上記実施例同様
に、一連の処理を実行するための見かけ上の動作サイク
ル数を低減することができる。FIG. 11 shows another embodiment of the instruction control block of the digital signal processor. The instruction control block 44 includes a main memory 51 and a sub-memory 61, which are control memories in which memory spaces are separated from each other in the control system 60 for arithmetic instructions and the control system 50 for non-arithmetic instructions.
And a program counter PC unique to each control memory
3, PC4 is provided, and the control system 60 for the other arithmetic instruction is provided in accordance with the instruction execution state in the control system 50 for the non-arithmetic instruction.
The operation decoders IDEC3 and IDEC4 have the control logic for the parallel operation by synchronizing the operation of the program counter PC4 and executing the operation instruction and the non-operation instruction in parallel at a desired timing. The main memory 51 has a series of microprogram descriptions for detecting and setting the transition state and an instruction for detecting the external synchronization flag described at the end thereof as non-operation instructions. The sub memory 61 holds a microprogram for arithmetic processing such as adaptive filter processing. The instruction decoder IDEC3 has a comparison circuit COM. The comparison circuit COM has, for example, data set in the comparison circuit COM by a predetermined instruction to detect an external synchronization flag, and flag processing specified by the instruction. When a match is detected by comparing with the data stored in the external synchronization flag in the block 43,
The value of the program counter PC4 is reset. As a result, operation instructions are sequentially read from the sub memory 61, and decoded by the instruction decoder IDEC4 to cause the operation block to execute an operation. After executing the arithmetic operation, the arithmetic instruction control system 60 executes a wait instruction or the like to hold the value of the program counter PC4 and take a standby state. Instruction decoder I again
When the reset signal is supplied from the DEC 3 to the program counter PC 4, the arithmetic instruction control system 60 restarts the arithmetic processing. A non-calculation instruction relating to the detection of the sequential transition state and the setting of the transition state is read from the main memory 51 and executed. However, when a series of processing is completed, the instruction for detecting the external synchronization flag is continuously executed at the end thereof. When the external synchronization flag is detected by executing this instruction, the non-operation instruction control system 50 branches to the initial address and resets the program counter PC4 again. With such an architecture as well, non-arithmetic processing such as detection and setting of transition states and arithmetic processing can be performed in parallel, and the apparent number of operation cycles for executing a series of processing can be set similarly to the above embodiment. It can be reduced.

【００６２】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited thereto and needless to say, various modifications can be made without departing from the scope of the invention. Yes.

【００６３】例えば、アナログ回路の構成は上記実施例
に限定されず、また、Ａ／Ｄ変換器はオーバーサンプリ
ング型に限定されず、ナイキストサンプリング型であっ
てもよく、更にオーバーサンプリング型Ａ／Ｄ変換器の
場合にはデルタ−エム型、デルタ−シグマ型、補間型な
ど何れの形式であってもよい。また、演算命令はフィル
タ処理などのディジタル信号処理演算に限定されず、連
続的なデータ転送のための演算などであってもよく、ま
た、非演算命令は遷移状態の検出並びに設定というよう
なフラグ系の処理に限定されず、要は演算命令の実行に
利用しないハードウェアを利用して行うことができる処
理であればよい。更に、上記実施例では制御記憶の一例
をマイクロＲＯＭとして説明したが、マイクロプログラ
ムを保有するＲＯＭであってもよく、また、評価用のＬ
ＳＩを考慮する場合にはＲＡＭであってもよい。For example, the configuration of the analog circuit is not limited to the above embodiment, and the A / D converter is not limited to the oversampling type and may be the Nyquist sampling type. The converter may be of any type such as delta-em type, delta-sigma type and interpolation type. Further, the operation instruction is not limited to the digital signal processing operation such as the filter processing and may be an operation for continuous data transfer, and the non-operation instruction is a flag for detecting and setting the transition state. The processing is not limited to the system processing, and any processing that can be performed by using hardware that is not used to execute the operation instruction may be used. Further, although an example of the control storage has been described as a micro ROM in the above embodiment, a ROM having a micro program may be used, and an L memory for evaluation may be used.
A RAM may be used when considering SI.

【００６４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＩＳＤ
Ｎ用のエコーキャンセルＬＳＩに適用した場合について
説明したが、本発明はそれに限定されるものではなく、
音声圧縮、音声合成、画像強調などの処理を行うために
専用的に利用されるＬＳＩや汎用的に利用されるディジ
タル・シグナル・プロセッサ、さらにはアナログ回路と
ディジタル回路とを同一半導体基板に含むような１チッ
プ型のマイクロコンピュータなどにも広く適用すること
ができる。In the above description, the invention made mainly by the present inventor is the field of application which is the background of the ISD.
The case where the present invention is applied to the echo cancel LSI for N has been described, but the present invention is not limited thereto.
An LSI exclusively used for processing such as voice compression, voice synthesis, and image enhancement, a digital signal processor generally used, and an analog circuit and a digital circuit should be included in the same semiconductor substrate. It can also be widely applied to such a one-chip type microcomputer.

【００６５】本発明は、少なくともアナログ回路と共に
半導体基板を共有するディジタル回路の動作で発生する
ノイズによるアナログ回路の動作精度低下を防止して有
効な条件のもの、また、演算命令と非演算命令とを並列
的に実行して有効な条件のものに広く適用することがで
きる。According to the present invention, at least effective conditions can be prevented by preventing deterioration of the operation accuracy of the analog circuit due to noise generated by the operation of the digital circuit which shares the semiconductor substrate with the analog circuit. Can be executed in parallel and can be widely applied to valid conditions.

【００６６】[0066]

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.

【００６７】すなわち、相互に半導体基板を共有するア
ナログ回路の所定動作時にディジタル回路の動作を停止
させるから、ディジタルノイズによるアナログ回路の動
作精度低下を防止することができるという効果がある。That is, since the operation of the digital circuit is stopped during a predetermined operation of the analog circuits sharing the semiconductor substrate with each other, it is possible to prevent the deterioration of the operation accuracy of the analog circuit due to digital noise.

【００６８】スイッチド・キャパシタ積分回路やキャパ
シタアレイを利用したＡ／Ｄ変換回路並びに局部Ｄ／Ａ
変換回路などを含むアナログ回路のように、それが処理
すべき情報をスイッチの動作タイミングに従ってキャパ
シタにサンプリングするとき、そのサンプリング動作を
含む所定の期間だけディジタル回路の動作を停止させる
ことにより、そのキャパシタの蓄積ノードのレベルは接
合容量などを通したディジタルノイズによる電位変動を
受けず、所期の精度を以て情報を蓄積して動作するか
ら、ディジタルノイズによるアナログ特性の劣化を防止
することができる。A / D conversion circuit and local D / A using a switched capacitor integrating circuit and a capacitor array
Like an analog circuit including a conversion circuit, when the information to be processed is sampled in a capacitor according to the operation timing of the switch, the operation of the digital circuit is stopped for a predetermined period including the sampling operation, so that the capacitor Since the level of the storage node is not affected by potential fluctuations due to digital noise that has passed through the junction capacitance and the like, and operates by accumulating information with a desired accuracy, it is possible to prevent deterioration of analog characteristics due to digital noise.

【００６９】そのようなタイミングを発生させる手段と
して、前記サンプリングスイッチを制御するクロック信
号の変化タイミングを含む所定期間に、ディジタル回路
の動作基準クロック信号の変化を停止させるように当該
動作基準クロック信号を形成するためのクロック信号発
生手段を採用することにより、キャパシタへのサンプリ
ング動作を含む所定の期間だけディジタル回路の動作を
停止させる制御を容易に行うことができる。As a means for generating such timing, the operation reference clock signal is stopped so as to stop the change of the operation reference clock signal of the digital circuit during a predetermined period including the change timing of the clock signal for controlling the sampling switch. By adopting the clock signal generating means for forming, the control for stopping the operation of the digital circuit for a predetermined period including the sampling operation to the capacitor can be easily performed.

【００７０】アナログ回路の動作速度はそれが処理する
対象系の動作速度やビット精度などとの関係によって一
義的に若しくはさ程自由度無く決定される性質上、アナ
ログ回路の動作中にディジタル回路の動作を停止させる
ことができる時間的若しくは処理能力的な余裕はディジ
タル回路側で対処することが望ましく、このとき、ディ
ジタル・シグナル・プロセッサのようなディジタル回路
に、演算命令の実行に並行して非演算命令を実行させる
ことにより、当該ディジタル回路で所定の処理を行うた
めに必要なマシンサイクル数を低減させることができ
る。Since the operating speed of the analog circuit is uniquely or without any degree of freedom depending on the operating speed of the target system to be processed, bit precision, etc., the operating speed of the digital circuit is It is desirable for the digital circuit side to deal with the time or processing capacity allowance for stopping the operation. At this time, a digital circuit such as a digital signal processor may be provided with a non-operation in parallel with the execution of the operation instruction. By executing the arithmetic instruction, it is possible to reduce the number of machine cycles required to perform a predetermined process in the digital circuit.

【００７１】上記効果により、前記ディジタルノイズに
よるアナログ特性の劣化を防止するためにアナログ回路
の動作時にディジタル回路の動作を停止させる為の時間
的若しくは能力的な余裕を比較的簡単に得ることができ
る。Due to the above effects, it is possible to relatively easily obtain a time or capacity margin for stopping the operation of the digital circuit during the operation of the analog circuit in order to prevent the deterioration of the analog characteristics due to the digital noise. ..

【００７２】したがって、ディジタル・アナログ混載Ｌ
ＳＩにおけるディジタル回路全体として必要なデータ処
理量が一定であるなら、ディジタル信号処理ユニットの
ようなディジタル回路における１動作サイクル当たりの
処理能力が向上すると、その能力向上分に相当する時間
だけディジタル回路の動作を停止することができ、この
停止期間をアナログ回路の最もノイズの影響を受け易い
動作タイミングに合わせることにより、ディジタルノイ
ズによるアナログ特性の劣化を防止でき、以て、ディジ
タル・アナログ混載ＬＳＩ全体としての特性若しくは能
力を保証することができるようになる。Therefore, the digital / analog mixed L
If the data processing amount required for the entire digital circuit in SI is constant, if the processing capacity per operation cycle in a digital circuit such as a digital signal processing unit is improved, the digital circuit can be operated for a time corresponding to the amount of the capacity improvement. The operation can be stopped, and the deterioration of the analog characteristics due to digital noise can be prevented by adjusting the stop period to the operation timing that is most susceptible to the noise of the analog circuit. To be able to guarantee the characteristics or ability of.

【００７３】ディジタル回路側でのこのような対処は、
ディジタル回路の動作周波数を上げなくても済むように
作用するから、これに伴う電力消費量の増大やディジタ
ルノイズの増大を抑制することにも好都合である。Such measures on the digital circuit side are as follows.
Since it works so as not to increase the operating frequency of the digital circuit, it is also convenient to suppress the increase in power consumption and the increase in digital noise due to this.

【００７４】前記演算と非演算処理の並列化によるそれ
ら一連の処理に対するマシンサイクル数低減は、ディジ
タル・アナログ混載半導体集積回路に限らず、ディジタ
ル信号処理プロセッサなどのデータ処理プロセッサ単体
の処理速度向上という観点からの効果もある。The reduction of the number of machine cycles for the series of processing by parallelizing the arithmetic and non-arithmetic processing is not limited to the digital / analog mixed semiconductor integrated circuit, but is to improve the processing speed of a single data processing processor such as a digital signal processor. There is also an effect from the viewpoint.

【００７５】制御記憶から読出された特定の演算命令を
複数動作サイクル期間保持しながらこれを第１インスト
ラクションデコーダで繰り返し的に解読して実行するの
に並行して、当該制御記憶から非演算命令を読出してこ
れを第２インストラクションデコーダで解読しながら実
行することにより、単一の制御記憶に前記演算命令と非
演算命令を保有するときでも、演算命令と非演算命令と
を比較的容易に並列実行させることができる。A specific arithmetic instruction read from the control memory is repeatedly decoded and executed by the first instruction decoder while being held for a plurality of operation cycles, and at the same time, a non-arithmetic instruction is executed from the control memory. By reading and executing it while decoding it by the second instruction decoder, the arithmetic instruction and the non-arithmetic instruction are relatively easily executed in parallel even when the arithmetic instruction and the non-arithmetic instruction are held in a single control memory. Can be made

【００７６】演算命令の制御系又は非演算命令の制御系
のうちの一方の命令実行状態に応じて他方の制御系のプ
ログラムカウンタの状態を制御して双方の制御系を並列
動作させることにより、演算命令の制御系と非演算命令
の制御系とを夫々固有の制御記憶を用いて制御する場合
にも、演算命令と非演算命令とを並列的に実行させるこ
とができる。By controlling the state of the program counter of the other control system in accordance with the instruction execution state of one of the control system for arithmetic instructions and the control system for non-arithmetic instructions and operating both control systems in parallel, Even when the control system of the arithmetic instruction and the control system of the non-arithmetic instruction are controlled using their own control memories, the arithmetic instruction and the non-arithmetic instruction can be executed in parallel.

【図面の簡単な説明】[Brief description of drawings]

【図１】図１は本発明に係るディジタル・アナログ混載
ＬＳＩにおいてアナログ回路の動作時にディジタル回路
の動作を停止させるための一実施例説明図である。FIG. 1 is an explanatory diagram of an embodiment for stopping the operation of a digital circuit when the analog circuit operates in the digital / analog mixed LSI according to the present invention.

【図２】図２は本発明に係るディジタル・アナログ混載
ＬＳＩの別の実施例に係るエコーキャンセルＬＳＩのブ
ロック図である。FIG. 2 is a block diagram of an echo cancellation LSI according to another embodiment of the digital / analog mixed LSI according to the present invention.

【図３】図３はオーバーサンプリング型Ａ／Ｄ変換器の
原理説明図である。FIG. 3 is a diagram illustrating the principle of an oversampling A / D converter.

【図４】図４はオーバーサンプリング型Ａ／Ｄ変化器に
含まれるアナログ積分回路と局部Ｄ／Ａ変化器の一例回
路図である。FIG. 4 is a circuit diagram showing an example of an analog integration circuit and a local D / A converter included in the oversampling A / D converter.

【図５】図５は図４に示される回路の動作クロック信号
の波形図である。5 is a waveform diagram of an operation clock signal of the circuit shown in FIG.

【図６】図６はアナログ回路とディジタル回路の夫々の
動作クロック信号の関係を示す一例タイミング図であ
る。FIG. 6 is an example timing chart showing a relationship between respective operation clock signals of an analog circuit and a digital circuit.

【図７】図７は図２に示されるエコーキャンセルＬＳＩ
で実現される一例機能ブロック図である。7 is an echo cancellation LSI shown in FIG.
It is an example functional block diagram realized by.

【図８】図８は演算命令と非演算命令との並列的な実行
状態を原理的に示す一例説明図である。FIG. 8 is an example explanatory diagram showing in principle a parallel execution state of an operation instruction and a non-operation instruction.

【図９】図９は演算命令と非演算命令とを並列的に実行
させるための命令制御ブロックの一実施例ブロック図で
ある。FIG. 9 is a block diagram of an embodiment of an instruction control block for executing an arithmetic instruction and a non-arithmetic instruction in parallel.

【図１０】図１０は図９に示される命令制御ブロックに
よる制御動作の一例タイミング図である。10 is a timing chart of an example of a control operation by the instruction control block shown in FIG.

【図１１】図１１は演算命令と非演算命令とを並列的に
実行させるための命令制御ブロックの更に別の実施例ブ
ロック図である。FIG. 11 is a block diagram of yet another embodiment of an instruction control block for executing an arithmetic instruction and a non-arithmetic instruction in parallel.

【図１２】図１２はエコーキャンセルなどに利用される
適応フィルタ処理アルゴリズムの一例説明図である。FIG. 12 is an explanatory diagram of an example of an adaptive filter processing algorithm used for echo cancellation and the like.

【図１３】図１３は適応フィルタを構成するための演算
ブロックの一実施例を示す図である。FIG. 13 is a diagram showing an embodiment of a calculation block for forming an adaptive filter.

【図１４】図１４はフラグ処理ブロックの一実施例を示
す図である。FIG. 14 is a diagram showing an embodiment of a flag processing block.

【図１５】図１５はタイミングジェネレータの一実施例
を示す図である。FIG. 15 is a diagram showing an embodiment of a timing generator.

【符号の説明】[Explanation of symbols]

１ 半導体基板 ２ アナログ回路 ３ ディジタル回路 ４ スイッチ ５ キャパシタ ａ アナログ回路の動作基準クロック信号 ｂ ディジタル回路の動作クロック信号 １１ アナログ・フロントエンド・ユニット １２ ディジタル・シグナル・プロセッサ １３ イベント・インフォメーション・レジスタ・ファ
イル １６ タイミングジェネレータ １７ アナログ・フェーズ・ロックド・ループ回路 ２０ 局部Ｄ／Ａ変換器 ２１ アナログ積分回路 ＣＩ，ＣＳ，Ｃ，２Ｃ，４Ｃ，８Ｃ キャパシタ Ｓ１，Ｓ２，Ｓ３，Ｓ４，Ｓ５ スイッチ Ｓ６１，Ｓ６２，Ｓ７１，Ｓ７２ スイッチ Ｓ８１，Ｓ８２，Ｓ９１，Ｓ９２ スイッチ φ１，φ２ アナログ・フロントエンド・ユニットの動
作クロック信号 φ１１，φ１２，φ１３，φ１４ ディジタル・シグナ
ル・プロセッサの動作基準クロック信号 ３０ エコーキャンセラ ４０ 命令制御ブロック ４１ マイクロＲＯＭ ＰＣ プログラムカウンタ ＩＲ１，ＩＲ２ インストラクションレジスタ ＩＤＥＣ１，ＩＤＥＣ２ インストラクションデコーダ ＲＣ リピートカウンタ ＳＥＬ セレクタ ４２ 演算ブロック ４３ フラグ処理ブロック ５０ 非演算命令の制御系 ５１ メインメモリ ＩＲ３ インストラクションレジスタ ＩＤＥＣ３ インストラクションデコーダ ＰＣ３ プログラムカウンタ ６０ 演算命令の制御系 ６１ サブメモリ ＩＲ４ インストラクションレジスタ ＩＤＥＣ４ インストラクションデコーダ ＰＣ４ プログラムカウンタ1 semiconductor substrate 2 analog circuit 3 digital circuit 4 switch 5 capacitor a analog circuit operation reference clock signal b digital circuit operation clock signal 11 analog front-end unit 12 digital signal processor 13 event information register file 16 Timing generator 17 Analog phase locked loop circuit 20 Local D / A converter 21 Analog integration circuit CI, CS, C, 2C, 4C, 8C Capacitors S1, S2, S3, S4, S5 switches S61, S62, S71, S72 switch S81, S82, S91, S92 switch φ1, φ2 Operation clock signal of analog front end unit φ11, φ12, φ13, φ14 Digital signal processor Operation reference clock signal 30 Echo canceller 40 Instruction control block 41 Micro ROM PC Program counter IR1, IR2 Instruction register IDEC1, IDEC2 Instruction decoder RC Repeat counter SEL selector 42 Operation block 43 Flag processing block 50 Non-operation instruction control system 51 Main Memory IR3 instruction register IDEC3 instruction decoder PC3 program counter 60 control system for arithmetic instruction 61 sub memory IR4 instruction register IDEC4 instruction decoder PC4 program counter

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【手続補正書】[Procedure amendment]

【提出日】平成４年６月１７日[Submission date] June 17, 1992

【手続補正１】[Procedure Amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】段落番号００３３[Name of item to be corrected] Paragraph number 0033

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００３３】図７には上記エコーキャンセルＬＳＩ１０
をエコーキャンセラなどとして機能させる場合の一例機
能ブロック図が示される。同図において３０はエコーキ
ャンセラ、３１は信号の符号間干渉を除去するためのデ
ィシジョン・フィードバック・イコライザであり、双方
ともに適応フィルタによって実現される。３２は入力信
号を例えば４値レベルにスライスするためのスライサで
あり、１ビットの符号ビットと２ビットの情報ビットに
よって構成されるディシジョンデータＤＤを出力する。
３３は誤差信号ＥＳを形成するエラーシグナル・ディテ
クタ、３４は４値レベルの各レベル間電圧（スライス電
圧）Ｖｒｅｆを生成するためのオート・スレッショルド
・コントローラである。ディジタル・シグナル・プロセ
ッサ１２はそれら機能をその動作手順に従って実現する
ことになる。FIG. 7 shows the echo cancel LSI 10 described above.
An example of a functional block diagram in the case of operating the as an echo canceller is shown. In the figure, 30 is an echo canceller, 31 is a decision feedback equalizer for removing intersymbol interference of signals, both of which are realized by an adaptive filter. Reference numeral 32 is a slicer for slicing the input signal into, for example, four-valued levels, and outputs decision data DD composed of a 1-bit sign bit and 2-bit information bits.
Reference numeral 33 is an error signal detector that forms the error signal ES, and 34 is an auto threshold controller for generating a voltage (slice voltage) Vref between the four levels. The digital signal processor 12 will implement those functions according to its operating procedure.

【手続補正２】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】段落番号００３６[Name of item to be corrected] Paragraph number 0036

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００３６】前記エコーキャンセルＬＳＩ１０は、特に
制限されないが、８０ＫＨｚの周波数で規定されるサイ
クルを１サンプルデータ分の処理期間（ユニットインタ
ーバル）として、各インターバルにおいて遷移状態の検
出と状態設定などの条件分岐やフラグ処理などの非演算
処理を行うと共に、ディジタル信号処理を行う。そのデ
ィジタル信号処理の内容は、図７に基づいて説明したエ
コーキャンセラ、ディシジョン・フィードバック・イコ
ライザ、スライサなどの処理とされ、どのような状況に
おいてどのような処理を行うかの制御は前記遷移状態の
検出と状態設定などの条件分岐やフラグ処理などによっ
て決定されるような状態遷移制御で実現されている。デ
ィジタル信号処理は当然演算命令を繰り返し実行するこ
とによって行われるが、状態遷移制御は非演算処理にて
行われる。この実施例においては、ディジタル信号処理
に並行して状態遷移制御のための非演算命令を実行す
る。例えば、図８に示されるように、１ユニットインタ
ーバルにおいて、エコーキャンセラ３０に応ずるエコー
キャンセル（ＥＣ）、ディシジョン・フィードバック・
イコライザ３１に応ずるディシジョン・フィードバック
・イコライズ（ＤＦＥ）、スライサ３２に応ずるスライ
ス（ＳＬＣ）などの演算処理と、データメモリや演算器
を利用しない条件分岐やフラグ処理などの状態遷移制御
（ＳＴＣ）のための非演算処理とを時系列に行わず、非
演算処理を例えばエコーキャンセル（ＥＣ）に並行して
行う。これにより、ディジタル・シグナル・プロセッサ
１２において１ユニットインターバルで処理すべき処理
量に要する動作サイクル数はｍ＋ｎからｍに低減され
る。１ユニットインターバルの長さはアナログ・フロン
トエンド・ユニット１１の動作速度即ちそれが処理する
対象系の動作速度やビット精度などとの関係によって決
定されており、その期間においてディジタル・シグナル
・プロセッサ１２が動作すべき動作サイクル数が低減さ
れることにより、その低減された動作サイクル時間を、
アナログ・フロントエンド・ユニット１１の動作時にデ
ィジタル・シグナル・プロセッサ１２の動作を停止させ
る為の時間に割り当てることができる。この実施例に従
えば、ディジタル・シグナル・プロセッサ１２の動作基
準クロック信号の周波数を下げ、これによって引き延ば
されたサイクル時間の一部を図６に示されるようなディ
ジタル・シグナル・プロセッサ１２の動作停止時間とし
て割り当てる。ディジタル・シグナル・プロセッサ１２
の動作基準クロック信号の周波数を下げることは、ディ
ジタル・シグナル・プロセッサ１２全体における低消費
電力化並びにディジタルノイズの低減にも寄与する。更
にこのことにより、エコーキャンセルＬＳＩが交換局か
ら給電され或いはバッテリー給電により消費可能な電力
配分に制限があるような場合にも容易に対応可能にな
る。尚、図８においては、エコーキャンセル（ＥＣ）の
処理に並行して全ての状態遷移制御（ＳＴＣ）を行うよ
うに図示されているが、エコーキャンセル（ＥＣ）、デ
ィシジョン・フィードバック・イコライズ（ＤＦＥ）、
スライス（ＳＬＣ）などの夫々の演算処理に並行させて
状態遷移制御（ＳＴＣ）を分散させて、次の演算処理の
ための状態遷移制御を一つ前の演算処理に並列化させる
ことも可能である。The echo cancellation LSI 10 is not particularly limited, but a cycle defined by a frequency of 80 KHz is set as a processing period (unit interval) for one sample data, and conditional branching such as transition state detection and state setting is performed in each interval. In addition to performing non-arithmetic processing such as flag processing and digital signal processing. The content of the digital signal processing is processing such as an echo canceller, a decision feedback equalizer, and a slicer described with reference to FIG. 7, and control of what kind of processing is performed in what kind of situation is performed in the transition state. It is realized by state transition control that is determined by conditional branching such as detection and state setting and flag processing. Digital signal processing is naturally performed by repeatedly executing arithmetic instructions, but state transition control is performed by non-arithmetic processing. In this embodiment, a non-calculation instruction for state transition control is executed in parallel with digital signal processing. For example, as shown in FIG. 8, in one unit interval, echo cancellation (EC) corresponding to the echo canceller 30 and decision feedback
For calculation processing such as decision feedback equalization (DFE) corresponding to the equalizer 31 and slice (SLC) corresponding to the slicer 32, and state transition control (STC) such as conditional branching and flag processing that does not use a data memory or arithmetic unit The non-calculation process is not performed in time series, and the non-calculation process is performed in parallel with echo cancellation (EC), for example. As a result, the number of operation cycles required for the processing amount to be processed in the digital signal processor 12 in one unit interval is reduced from m + n to m. The length of one unit interval is determined by the operating speed of the analog front-end unit 11, that is, the operating speed of the target system that it processes, bit precision, etc., and during that period, the digital signal processor 12 By reducing the number of operating cycles to operate, the reduced operating cycle time,
It is possible to allocate a time for stopping the operation of the digital signal processor 12 when the analog front-end unit 11 is operated. According to this embodiment, the frequency of the operation reference clock signal of the digital signal processor 12 is lowered so that part of the extended cycle time of the digital signal processor 12 as shown in FIG. Allocate as operation stop time. Digital signal processor 12
Reducing the frequency of the operation reference clock signal of 1 also contributes to lower power consumption and digital noise in the entire digital signal processor 12. Further, this makes it possible to easily cope with the case where the echo cancel LSI is fed from the exchange or the power distribution that can be consumed is limited by the battery feeding. Although FIG. 8 illustrates that all state transition control (STC) is performed in parallel with the echo cancellation (EC) processing, echo cancellation (EC), decision feedback equalization (DFE) ,
It is also possible to disperse the state transition control (STC) in parallel with each arithmetic processing such as a slice (SLC) and parallelize the state transition control for the next arithmetic processing to the previous arithmetic processing. is there.

【手続補正３】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】段落番号００３７[Name of item to be corrected] Paragraph number 0037

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００３７】図９にはそのような並列処理を行うため
の、ディジタル・シグナル・プロセッサ１２の命令制御
ブロックの一実施例が示される。FIG. 9 shows an embodiment of the instruction control block of the digital signal processor 12 for performing such parallel processing.

【手続補正４】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】段落番号００５０[Name of item to be corrected] Paragraph number 0050

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００５０】前記データメモリＤＲＭから読出されるタ
ップ係数はフィルタ出力演算のために共通内部データバ
ス７１を介してレジスタＲＢにも供給されるが、このと
き、前記専用データバス７０が共通内部データバス７１
に直結されることによって専用データバス７０上でのタ
ップ係数の伝達が遅延する虞のある場合には、共通内部
データバス７１と専用データバス７０との間にバッファ
としても機能するようなバスドライバＢＤＲＶ２を配置
しておくとよい。バスドライバＢＤＲＶ１，ＢＤＲＶ２
のそれぞれは、共通内部データバス７１を構成する信号
線の数（ｍ個）設けられているが、図面の簡略化のため
１個ずつしか示していない。The tap coefficient read from the data memory DRM is also supplied to the register RB through the common internal data bus 71 for the filter output operation. At this time, the dedicated data bus 70 is the common internal data bus. 71
If the transmission of the tap coefficient on the dedicated data bus 70 may be delayed by being directly connected to the bus driver, the bus driver may also function as a buffer between the common internal data bus 71 and the dedicated data bus 70. It is advisable to place BDRV2. Bus driver BDRV1, BDRV2
Although each of these is provided with the number (m) of signal lines forming the common internal data bus 71, only one is shown for simplification of the drawing.

【手続補正５】[Procedure Amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】段落番号００５８[Name of item to be corrected] Paragraph number 0058

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【００５８】図１０には前記命令記述に従った演算命令
と非演算命令とによる並列処理のタイミング図が示され
る。通常の命令実行シーケンスにおいて、制御信号ＳＣ
はインストラクションレジスタＩＲ１の出力を選択し、
制御信号ＩＲ２ＥはインストラクションレジスタＩＲ２
への命令取り込みを禁止している。また、ネゲートされ
た制御信号ＰＣＷによってプログラムカウンタＰＣ及び
インストラクションレジスタＩＲ１の動作が許容され、
且つ、ネゲートされた制御信号ＩＤ２Ｅによりインスト
ラクションデコーダＩＤＥＣ２は非活性化されている。FIG. 10 shows a timing chart of parallel processing by the operation instruction and the non-operation instruction according to the instruction description. In the normal instruction execution sequence, the control signal SC
Selects the output of instruction register IR1,
The control signal IR2E is the instruction register IR2.
It is prohibited to import instructions into. Further, the negated control signal PCW allows the operations of the program counter PC and the instruction register IR1,
Further, the instruction decoder IDEC2 is deactivated by the negated control signal ID2E.

【手続補正６】[Procedure correction 6]

【補正対象書類名】図面[Document name to be corrected] Drawing

【補正対象項目名】図１[Name of item to be corrected] Figure 1

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【図１】 [Figure 1]

───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉野 貴美広 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Takami Sugino 2326 Imai, Ome-shi, Tokyo Hitachi, Ltd. Device Development Center

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】 １個の半導体基板にアナログ回路とディ
ジタル回路とを混載し、 前記アナログ回路の所定動作時にディジタル回路の動作
を停止させるためのタイミングを発生する手段を含んで
成る半導体集積回路。1. A semiconductor integrated circuit comprising an analog circuit and a digital circuit mixedly mounted on one semiconductor substrate, and means for generating a timing for stopping the operation of the digital circuit when the analog circuit performs a predetermined operation. 【請求項２】 前記アナログ回路は、処理すべき情報を
スイッチの動作タイミングに従ってキャパシタにサンプ
リングする回路を有し、前記アナログ回路の所定動作は
そのサンプリング動作とされる請求項１記載の半導体集
積回路。2. The semiconductor integrated circuit according to claim 1, wherein the analog circuit has a circuit for sampling information to be processed in a capacitor in accordance with an operation timing of a switch, and the predetermined operation of the analog circuit is the sampling operation. .. 【請求項３】 前記タイミングを発生する手段は、前記
サンプリング動作のためにスイッチを制御するクロック
信号の変化タイミングを含む所定の期間に、ディジタル
回路の動作基準クロック信号の変化を停止させるように
当該動作基準クロック信号を形成するためのクロック信
号発生手段である請求項２記載の半導体集積回路。3. The means for generating the timing is configured to stop the change of the operation reference clock signal of the digital circuit during a predetermined period including the change timing of the clock signal for controlling the switch for the sampling operation. 3. The semiconductor integrated circuit according to claim 2, which is a clock signal generating means for forming an operation reference clock signal. 【請求項４】 前記ディジタル回路はディジタル・シグ
ナル・プロセッサであって、演算命令の実行に並行して
非演算命令を実行させる命令制御手段を含んで成る請求
項１乃至３の何れか１項記載の半導体集積回路。4. The digital circuit is a digital signal processor, and comprises instruction control means for executing a non-arithmetic instruction in parallel with execution of the arithmetic instruction. Semiconductor integrated circuit. 【請求項５】 前記命令制御手段は、演算命令と非演
算命令とを含む制御記憶を有すると共に、 特定の演算命令を繰り返し実行すべき状態の発生に応じ
て、前記制御記憶から読出される特定の演算命令を保持
する手段と、これに保持された命令を繰り返し的に解読
して実行させるための第１インストラクションデコーダ
と、 前記特定の演算命令の繰り返し的な実行に並行して、前
記制御記憶から読出される非演算命令を解読して実行さ
せるための第２インストラクションデコーダと、 を含んで成る請求項４記載の半導体集積回路。5. The instruction control means has a control memory including an arithmetic instruction and a non-arithmetic instruction, and a specific memory read from the control memory in response to occurrence of a state in which a specific arithmetic instruction is to be repeatedly executed. Means for holding the operation instruction, the first instruction decoder for repeatedly decoding and executing the instruction held therein, and the control memory in parallel with the repeated execution of the specific operation instruction. 5. The semiconductor integrated circuit according to claim 4, further comprising: a second instruction decoder for decoding and executing a non-operation instruction read from the. 【請求項６】 前記制御記憶は特定の演算命令を繰り返
し実行すべき状態を発生させるためのリピート命令を有
し、前記第１インストラクションデコーダはそのリピー
ト命令を解読することにより、当該命令以降に記述され
ている演算命令を繰り返し的に実行すべき内部状態を発
生させる論理を更に有するものである請求項５記載のデ
ータ処理プロセッサ。6. The control memory has a repeat instruction for generating a state in which a specific operation instruction is to be repeatedly executed, and the first instruction decoder decodes the repeat instruction to describe after the instruction. 6. The data processor according to claim 5, further comprising logic for generating an internal state in which the executed arithmetic instruction is repeatedly executed. 【請求項７】 前記命令制御手段は、 演算命令の制御系と非演算命令の制御系の夫々に配置さ
れた相互にメモリ空間の分離された制御記憶と、 夫々の制御記憶に固有のプログラムカウンタと、 前記非演算命令の制御系又は非演算命令の制御系の何れ
か一方における命令実行状態に応じて、他方の制御系の
プログラムカウンタの動作に同期を与えて、双方の制御
系における命令実行動作を所望のタイミングで並列動作
させる制御手段と、 を含んで成る請求項４記載の半導体集積回路。7. The instruction control means includes control memories which are arranged in a control system for arithmetic instructions and a control system for non-arithmetic instructions and which are separated from each other in a memory space, and a program counter unique to each control memory. According to the instruction execution state in either the control system of the non-computation instruction or the control system of the non-computation instruction, the operation of the program counter of the other control system is synchronized to execute the instructions in both control systems 5. The semiconductor integrated circuit according to claim 4, further comprising: a control unit that operates in parallel at desired timing. 【請求項８】 前記演算命令は、エコーキャンセラを実
現するための適応フィルタ処理において繰り返し実行さ
れるべき単数若しくは複数個の命令とされる請求項５乃
至７の何れか１項記載の半導体集積回路。8. The semiconductor integrated circuit according to claim 5, wherein the arithmetic instruction is a single instruction or a plurality of instructions to be repeatedly executed in an adaptive filter process for realizing an echo canceller. .. 【請求項９】 演算命令と非演算命令とを含む制御記憶
を保有し、同制御記憶から読出した命令を実行するデー
タ処理プロセッサであって、 特定の演算命令を繰り返し実行すべき状態の発生に応じ
て、前記制御記憶から読出される特定の演算命令を保持
する手段と、これに保持された命令を繰り返し的に解読
して実行させるための第１インストラクションデコーダ
と、 前記特定の演算命令の繰り返し的な実行に並行して、前
記制御記憶から読出される非演算命令を解読して実行さ
せるための第２インストラクションデコーダと、 を含んで成るデータ処理プロセッサ。9. A data processor having a control memory including an arithmetic instruction and a non-arithmetic instruction, and executing an instruction read from the control memory, in which a specific arithmetic instruction should be repeatedly executed. Correspondingly, means for holding a specific operation instruction read from the control memory, a first instruction decoder for repeatedly decoding and executing the instruction held therein, and repetition of the specific operation instruction A second instruction decoder for decoding and executing a non-computation instruction read from the control memory in parallel with the physical execution of the data processing processor. 【請求項１０】 演算命令の制御系と非演算命令の制御
系の夫々に配置された相互にメモリ空間の分離された制
御記憶と、 夫々の制御記憶に固有のプログラムカウンタと、 前記非演算命令の制御系における特定の命令実行状態に
応じて、前記演算命令の制御系におけるプログラムカウ
ンタを制御して演算命令の制御系を非演算命令の制御系
に並列動作させる制御手段と、 を含んで成るデータ処理プロセッサ。10. A control memory, which is arranged in each of a control system for an arithmetic instruction and a control system for a non-arithmetic instruction, and has a memory space separated from each other, a program counter unique to each control memory, and the non-arithmetic instruction. Controlling means for controlling a program counter in the control system for the arithmetic instruction so that the control system for the arithmetic instruction operates in parallel with the control system for the non-arithmetic instruction in accordance with a specific instruction execution state in the control system. Data processing processor.