JPH05136689A - 多入力ジヨセフソンａｎｄゲート、多入力ジヨセフソンｏｒゲート、ジヨセフソンデコーダ回路、及びジヨセフソンｐｌａ回路 - Google Patents
多入力ジヨセフソンａｎｄゲート、多入力ジヨセフソンｏｒゲート、ジヨセフソンデコーダ回路、及びジヨセフソンｐｌａ回路Info
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- JPH05136689A JPH05136689A JP4066106A JP6610692A JPH05136689A JP H05136689 A JPH05136689 A JP H05136689A JP 4066106 A JP4066106 A JP 4066106A JP 6610692 A JP6610692 A JP 6610692A JP H05136689 A JPH05136689 A JP H05136689A
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Abstract
(57)【要約】
【目的】本発明は、新規なジョセフソン論理ゲートに関
し、入力信号数が増大しても、動作信頼性の低下しない
多入力ジョセフソン論理ゲートを提供することを目的と
する。 【構成】複数の量子干渉素子を縦続接続し、各段の量子
干渉素子にそれぞれの入力ポートから入力信号を供給す
ると同時にバイアス電流源をもうけ、その際第二段目以
降のバイアス電流源を、前段の量子干渉素子の出力信号
によってトリガされてバイアス電流を当該段の量子干渉
素子に供給するように構成する。
し、入力信号数が増大しても、動作信頼性の低下しない
多入力ジョセフソン論理ゲートを提供することを目的と
する。 【構成】複数の量子干渉素子を縦続接続し、各段の量子
干渉素子にそれぞれの入力ポートから入力信号を供給す
ると同時にバイアス電流源をもうけ、その際第二段目以
降のバイアス電流源を、前段の量子干渉素子の出力信号
によってトリガされてバイアス電流を当該段の量子干渉
素子に供給するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は一般にジョセフソン論理
装置に関わり、特に多入力構成を有するジョセフソン論
理ゲートに関する。本発明はまたかかるジョセフソンプ
ロセッサを使ったジョセフソンプロセッサに関する。
装置に関わり、特に多入力構成を有するジョセフソン論
理ゲートに関する。本発明はまたかかるジョセフソンプ
ロセッサを使ったジョセフソンプロセッサに関する。
【０００２】ジョセフソン素子は極めて高速の動作と低
消費電力を特徴とし、超高速コンピュータや超高速プロ
セッサに適している。このため、ジョセフソン集積回路
を使って様々なデジタル回路を構築する努力がなされて
いる。ジョセフソン集積回路では、論理ゲートは一般に
ＡＮＤゲート又はＯＲゲートとして形成される。
消費電力を特徴とし、超高速コンピュータや超高速プロ
セッサに適している。このため、ジョセフソン集積回路
を使って様々なデジタル回路を構築する努力がなされて
いる。ジョセフソン集積回路では、論理ゲートは一般に
ＡＮＤゲート又はＯＲゲートとして形成される。
【０００３】
【従来の技術】一般に、ジョセフソン論理ゲートは一入
力ないし二入力構成に形成され、多入力構成のものはほ
とんど存在しない。以下では、この理由について簡単に
検討する。
力ないし二入力構成に形成され、多入力構成のものはほ
とんど存在しない。以下では、この理由について簡単に
検討する。
【０００４】図１６は、単一の入力ポートＡを有する最
も簡単な従来の２接合量子干渉素子を示す図である。
も簡単な従来の２接合量子干渉素子を示す図である。
【０００５】図１６を参照するに、ジョセフソンゲート
は二つのジョセフソン接合素子Ｊ11およびＪ12を有し、
これらのジョセフソン接合素子は超伝導コイルＬａ、Ｌ
ｂとともに量子干渉素子として動作する超伝導閉ループ
を形成する。コイルＬａ、Ｌｂが接続されているノード
には交流バイアス電流Ｉｇがバイアス端子２０より抵抗
Ｒを介して供給され、バイアス電流はコイルＬａおよび
ジョセフソン接合素子Ｊ1 を含む第一の経路およびコイ
ルＬｂおよびジョセフソン接合素子Ｊ2 を含む第二の経
路を経て超伝導グランドプレーンＧＮＤに流れる。ま
た、入力論理信号は入力ポートＡを経て入力ライン２１
に供給される。入力ライン２１はそれぞれ超伝導ループ
１中のコイルＬａおよびＬｂと磁界結合するインダクタ
ンスＬａ’およびＬｂ’を有する。これにより、ジョセ
フソン接合素子Ｊ11およびＪ12は図１７に示す特性に従
って有限電圧状態に遷移する。図１６の装置では、抵抗
Ｒが超伝導ループ１に接続されるノードにおいて出力が
得られる。
は二つのジョセフソン接合素子Ｊ11およびＪ12を有し、
これらのジョセフソン接合素子は超伝導コイルＬａ、Ｌ
ｂとともに量子干渉素子として動作する超伝導閉ループ
を形成する。コイルＬａ、Ｌｂが接続されているノード
には交流バイアス電流Ｉｇがバイアス端子２０より抵抗
Ｒを介して供給され、バイアス電流はコイルＬａおよび
ジョセフソン接合素子Ｊ1 を含む第一の経路およびコイ
ルＬｂおよびジョセフソン接合素子Ｊ2 を含む第二の経
路を経て超伝導グランドプレーンＧＮＤに流れる。ま
た、入力論理信号は入力ポートＡを経て入力ライン２１
に供給される。入力ライン２１はそれぞれ超伝導ループ
１中のコイルＬａおよびＬｂと磁界結合するインダクタ
ンスＬａ’およびＬｂ’を有する。これにより、ジョセ
フソン接合素子Ｊ11およびＪ12は図１７に示す特性に従
って有限電圧状態に遷移する。図１６の装置では、抵抗
Ｒが超伝導ループ１に接続されるノードにおいて出力が
得られる。
【０００６】図１７の特性曲線は入力電流Ｉｃとバイア
ス電流Ｉｇの関係を示し、ジョセフソン接合素子Ｊ11お
よびＪ12は図中に斜線で示した領域において有限電圧状
態に遷移する。すなわち、バイアス電流Ｉｇが一定に保
たれている場合、電流Ｉｃが増加して特性曲線を横切る
と遷移が生じる。その際の電流Ｉｃの閾値は電流Ｉｇが
減少するにともなって減少する。しかし、このような２
接合素子構成のジョセフソンゲートでは、有限電圧状態
の範囲が限られているという問題点が存在する。これに
ともなって、素子の動作マージンも限られてしまう。こ
の問題は入力ラインの数を増やした場合に特に顕著にな
る。
ス電流Ｉｇの関係を示し、ジョセフソン接合素子Ｊ11お
よびＪ12は図中に斜線で示した領域において有限電圧状
態に遷移する。すなわち、バイアス電流Ｉｇが一定に保
たれている場合、電流Ｉｃが増加して特性曲線を横切る
と遷移が生じる。その際の電流Ｉｃの閾値は電流Ｉｇが
減少するにともなって減少する。しかし、このような２
接合素子構成のジョセフソンゲートでは、有限電圧状態
の範囲が限られているという問題点が存在する。これに
ともなって、素子の動作マージンも限られてしまう。こ
の問題は入力ラインの数を増やした場合に特に顕著にな
る。
【０００７】図１８は超伝導コイルＬａおよびＬｂの他
に三つのジョセフソン接合素子Ｊ11，Ｊ12，Ｊ13を含ん
だ超伝導干渉計ループ２を使った別の典型的なジョセフ
ソン論理ゲートを示す。この場合にも入力論理信号は入
力ポートＡからライン２１に供給され、ライン２１に含
まれるインダクタンスＬａ’，Ｌｂ’とこれらに対応す
るループ２の超伝導コイルＬａ，Ｌｂとの磁界結合によ
りループ２に転送される。この例では、バイアス電流Ｉ
ｇは抵抗Ｒを介してコイルＬａ，Ｌｂの中点に接続され
たバイアス端子２０に供給され、供給されたバイアス電
流はジョセフソン接合素子Ｊ11, Ｊ12, Ｊ13を通って超
伝導グランドプレーンに流れる。これにより、図示の素
子は図１９に示す特性に従って動作する。この回路で
は、出力信号は抵抗Ｒをループ２に接続するノードにお
いて得られる。
に三つのジョセフソン接合素子Ｊ11，Ｊ12，Ｊ13を含ん
だ超伝導干渉計ループ２を使った別の典型的なジョセフ
ソン論理ゲートを示す。この場合にも入力論理信号は入
力ポートＡからライン２１に供給され、ライン２１に含
まれるインダクタンスＬａ’，Ｌｂ’とこれらに対応す
るループ２の超伝導コイルＬａ，Ｌｂとの磁界結合によ
りループ２に転送される。この例では、バイアス電流Ｉ
ｇは抵抗Ｒを介してコイルＬａ，Ｌｂの中点に接続され
たバイアス端子２０に供給され、供給されたバイアス電
流はジョセフソン接合素子Ｊ11, Ｊ12, Ｊ13を通って超
伝導グランドプレーンに流れる。これにより、図示の素
子は図１９に示す特性に従って動作する。この回路で
は、出力信号は抵抗Ｒをループ２に接続するノードにお
いて得られる。
【０００８】図１９の特性図において、ジョセフソン接
合素子Ｊ11，Ｊ12, Ｊ13が有限電圧状態を有する領域を
斜線で示す。図１８の素子では図１６のものに比べて有
限電圧状態の範囲が拡大されており、このためこの回路
は図１６のものに比べて広い動作マージンを有する。
合素子Ｊ11，Ｊ12, Ｊ13が有限電圧状態を有する領域を
斜線で示す。図１８の素子では図１６のものに比べて有
限電圧状態の範囲が拡大されており、このためこの回路
は図１６のものに比べて広い動作マージンを有する。
【０００９】
【発明が解決しようとする課題】この拡大された動作マ
ージンの特徴を活かして、図１８の素子を使って二入力
ＡＮＤゲートを構成することがなされている。この場合
は別の入力ラインが干渉ループに磁界結合するように設
けられ、バイアス電流Ｉｇは入力電流が両方の入力ライ
ンに同時に供給された場合にのみ有限電圧状態への遷移
が生じるように設定される。また、かかる３接合量子干
渉素子を使って三以上の入力ラインを有するジョセフソ
ンＡＮＤゲートを構成する提案がなされている（Hatan
o,Y. et al., IEEE J. Solid-State Circuits, Vol.sc-
22, No.4, August 1987）。
ージンの特徴を活かして、図１８の素子を使って二入力
ＡＮＤゲートを構成することがなされている。この場合
は別の入力ラインが干渉ループに磁界結合するように設
けられ、バイアス電流Ｉｇは入力電流が両方の入力ライ
ンに同時に供給された場合にのみ有限電圧状態への遷移
が生じるように設定される。また、かかる３接合量子干
渉素子を使って三以上の入力ラインを有するジョセフソ
ンＡＮＤゲートを構成する提案がなされている（Hatan
o,Y. et al., IEEE J. Solid-State Circuits, Vol.sc-
22, No.4, August 1987）。
【００１０】図２０はかかる図１８の量子干渉素子２を
使った３入力ジョセフソンＡＮＤゲートを示す。この例
では、入力ポートＡ〜Ｃに接続された３本の入力ライン
２１〜２３が設けられる。ここで、バイアス電流Ｉｇ
は、ジョセフソン接合素子Ｊ11〜Ｊ13の有限電圧状態へ
の遷移が、入力ポートＡ〜Ｃへ論理信号「１」が同時に
供給された場合にのみ生じるように設定される。
使った３入力ジョセフソンＡＮＤゲートを示す。この例
では、入力ポートＡ〜Ｃに接続された３本の入力ライン
２１〜２３が設けられる。ここで、バイアス電流Ｉｇ
は、ジョセフソン接合素子Ｊ11〜Ｊ13の有限電圧状態へ
の遷移が、入力ポートＡ〜Ｃへ論理信号「１」が同時に
供給された場合にのみ生じるように設定される。
【００１１】しかし、かかる図１８の量子干渉素子をも
とに形成した多入力ＡＮＤゲートでは、量子干渉素子自
体の動作マージンは十分あっても、素子の遷移は入力電
流の和に応じて生じるため入力ラインの数が増加するに
つれて動作マージンが狭くなるのは避けられない。その
結果、かかる構成の多入力ＡＮＤゲートはノイズ等に対
して脆弱になる。
とに形成した多入力ＡＮＤゲートでは、量子干渉素子自
体の動作マージンは十分あっても、素子の遷移は入力電
流の和に応じて生じるため入力ラインの数が増加するに
つれて動作マージンが狭くなるのは避けられない。その
結果、かかる構成の多入力ＡＮＤゲートはノイズ等に対
して脆弱になる。
【００１２】本発明は、上記の問題点に鑑み、動作の安
定性および信頼性を犠牲にすることなく入力ポートの数
を任意に増やせる多入力ジョセフソンＡＮＤゲートを提
供することを一の目的とする。
定性および信頼性を犠牲にすることなく入力ポートの数
を任意に増やせる多入力ジョセフソンＡＮＤゲートを提
供することを一の目的とする。
【００１３】本発明の他の目的は、動作の安定性および
信頼性を犠牲にすることなく入力ポートの数を任意に増
やせる多入力ジョセフソンＯＲゲートを提供することに
ある。
信頼性を犠牲にすることなく入力ポートの数を任意に増
やせる多入力ジョセフソンＯＲゲートを提供することに
ある。
【００１４】本発明の他の目的は、動作の安定性および
信頼性を犠牲にすることなく入力ポートの数を任意に増
やせる多入力ジョセフソンＡＮＤゲートを使ったジョセ
フソンデコーダを提供することにある。
信頼性を犠牲にすることなく入力ポートの数を任意に増
やせる多入力ジョセフソンＡＮＤゲートを使ったジョセ
フソンデコーダを提供することにある。
【００１５】本発明の他の目的は、動作の安定性および
信頼性を犠牲にすることなく入力ポートの数を任意に増
やせる多入力ジョセフソンＡＮＤゲートおよび多入力ジ
ョセフソンＯＲゲートを使ったジョセフソンＰＬＡ回路
を提供することにある。
信頼性を犠牲にすることなく入力ポートの数を任意に増
やせる多入力ジョセフソンＡＮＤゲートおよび多入力ジ
ョセフソンＯＲゲートを使ったジョセフソンＰＬＡ回路
を提供することにある。
【００１６】
【課題を解決するための手段】本発明は上記の課題を複
数の入力ポートに対応して初段から最終段まで複数のジ
ョセフソン論理ゲートを相互に縦続接続して形成した多
入力ジョセフソンＡＮＤゲートにおいて、前記ジョセフ
ソン論理ゲートの各々は：超伝導状態から有限電圧状態
に遷移することにより出力信号を生成する量子干渉素子
（Ｓ1 〜Ｓ4 ）と；対応する入力ポート（Ａ〜Ｄ）に接
続され、前記量子干渉素子に磁界結合してこれに入力ポ
ートからの入力電流を転送する入力ラインと；前記量子
干渉素子に、バイアス電流を、前記入力ラインに入力電
流が供給された場合に量子干渉素子の有限電圧状態への
遷移が生じるようなレベルで供給するバイアス手段（Ｊ
2 〜Ｊ4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒｓ21〜Ｒｓ41，Ｒ22〜Ｒ
42）とよりなり、前記バイアス手段のうち第２段目〜最
終段までのものは前段の量子干渉素子の出力信号をトリ
ガ信号として供給され、前記バイアス電流を前記トリガ
信号に応じて出力することを特徴とする多入力ジョセフ
ソンＡＮＤゲートにより、または複数の入力ポートに対
応して初段から最終段まで複数のジョセフソン論理ゲー
トを相互に縦続接続して形成した多入力ジョセフソンＯ
Ｒゲートにおいて、前記ジョセフソン論理ゲートの各々
は：超伝導状態から有限電圧状態に遷移することにより
出力信号を生成する量子干渉素子（Ｓ1 〜Ｓ4 ）と、対
応する入力ポート（Ａ〜Ｄ）に接続され、前記量子干渉
素子に磁界結合してこれに入力ポートからの入力電流を
転送する入力ラインと；前記量子干渉素子に、第一のバ
イアス電流を、前記入力ラインに入力電流が供給された
場合に量子干渉素子の有限電圧状態への遷移が生じるよ
うなレベルで供給する第一のバイアス手段（Ｊ2 〜
Ｊ4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒｓ21〜Ｒｓ41，Ｒ 22〜Ｒ42）
と、前記量子干渉素子に、第二のバイアス電流を、前記
第一のバイアス電流が同時に供給されている場合に量子
干渉素子の有限電圧状態への遷移が無条件に生じるよう
なレベルで供給する第二のバイアス手段とよりなり、前
記第二のバイアス手段のうち第２段目〜最終段までのも
のは前段の量子干渉素子の出力信号をトリガ信号として
供給され、前記第二のバイアス電流を前記トリガ信号に
応じて出力することを特徴とする多入力ジョセフソンＯ
Ｒゲートにより、または入力データを供給されてこれを
デコードするジョセフソンデコーダ回路において、各々
初段から最終段まで入力データのビット数に対応して縦
続接続して構成されたジョセフソン論理ゲートを有する
複数のジョセフソンＡＮＤゲートと、前記複数のジョセ
フソンＡＮＤゲートを各段毎に相互接続する相互接続手
段とよりなり、前記ジョセフソン論理ゲートの各々は超
伝導状態から有限電圧状態に遷移することにより出力信
号を生成する量子干渉素子（Ｓ1 〜Ｓ4 ）と、対応する
入力ポート（Ａ〜Ｄ）に接続され、前記量子干渉素子に
磁界結合してこれに入力ポートからの入力電流を転送す
る入力ラインと、前記量子干渉素子に、バイアス電流
を、前記入力ラインに入力電流が供給された場合に量子
干渉素子の有限電圧状態への遷移が生じるようなレベル
で供給するバイアス手段（Ｊ2 〜Ｊ4 ，Ｒｓ1 〜Ｒ
ｓ4 ，Ｒｓ21〜Ｒｓ41，Ｒ22〜Ｒ42）とよりなり、前記
バイアス手段のうち第２段目〜最終段までのものは前段
の量子干渉素子の出力信号をトリガ信号として供給さ
れ、前記バイアス電流を前記トリガ信号に応じて出力
し、前記相互接続手段は前記ジョセフソン論理ゲートの
入力ラインを、各ジョセフソンＡＮＤゲートに入力デー
タが異なった論理組合せで供給されるように相互接続す
ることを特徴とするジョセフソンデコーダ回路により、
または複数の多入力ジョセフソンＡＮＤゲートを含むプ
ログラム可能ジョセフソンＡＮＤアレイと、複数の多入
力ジョセフソンＯＲゲートを含むプログラム可能ジョセ
フソンＯＲアレイとよりなり、入力ポートに供給された
多ビット入力データにもとづいて所望の論理演算を行う
ジョセフソンＰＬＡ回路において、前記プログラム可能
ジョセフソンＡＮＤアレイは各々が複数のジョセフソン
論理ゲート（１１〜１４）を縦続接続して構成される複
数のジョセフソンＡＮＤゲート（Ｇ1 〜Ｇn ）と、前記
ジョセフソンＡＮＤゲートの各段を相互に接続する第一
の相互接続手段（３０）とよりなり、前記ジョセフソン
論理ゲートの各々は超伝導状態から有限電圧状態に遷移
することにより出力信号を生成する量子干渉素子（Ｓ1
〜Ｓ4 ）と、前記第一の相互接続手段により対応する入
力ポート（Ａ〜Ｄ）に接続され、前記量子干渉素子に磁
界結合してこれに入力ポートからの入力電流を転送する
入力ラインと、前記量子干渉素子に、バイアス電流を、
前記入力ラインに入力電流が供給された場合に量子干渉
素子の有限電圧状態への遷移が生じるようなレベルで供
給するバイアス手段（Ｊ2 〜Ｊ4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒ
ｓ21〜Ｒｓ41，Ｒ22〜Ｒ42）とよりなり、前記バイアス
手段のうち第２段目〜最終段までのものは前段の量子干
渉素子の出力信号をトリガ信号として供給され、前記バ
イアス電流を前記トリガ信号に応じて出力し、前記第一
の相互接続手段は、入力ポートに供給された入力データ
を、前記複数のジョセフソンＡＮＤゲートの各ジョセフ
ソン論理ゲートに、各ジョセフソンＡＮＤゲートで異な
る論理組合せで供給し、更に特定のジョセフソン論理ゲ
ートへの入力データの供給を選択的に抑止するプログラ
ム手段を備え、前記プログラム可能ジョセフソンＯＲア
レイは前記プログラム可能ジョセフソンＡＮＤアレイの
出力を供給される複数の多入力ジョセフソンＯＲゲート
と、前記多入力ＯＲゲートを相互接続する第二の相互接
続手段（３５1 〜３５n ）とよりなり、前記多入力ジョ
セフソンＯＲゲートは複数のジョセフソン論理素子を含
み、前記第二の相互接続手段は前記プログラム可能ＯＲ
アレイ中の特定のジョセフソン論理素子への入力データ
の供給を抑止するプログラム手段を備えたことを特徴と
するジョセフソンＰＬＡ回路により解決する。
数の入力ポートに対応して初段から最終段まで複数のジ
ョセフソン論理ゲートを相互に縦続接続して形成した多
入力ジョセフソンＡＮＤゲートにおいて、前記ジョセフ
ソン論理ゲートの各々は：超伝導状態から有限電圧状態
に遷移することにより出力信号を生成する量子干渉素子
（Ｓ1 〜Ｓ4 ）と；対応する入力ポート（Ａ〜Ｄ）に接
続され、前記量子干渉素子に磁界結合してこれに入力ポ
ートからの入力電流を転送する入力ラインと；前記量子
干渉素子に、バイアス電流を、前記入力ラインに入力電
流が供給された場合に量子干渉素子の有限電圧状態への
遷移が生じるようなレベルで供給するバイアス手段（Ｊ
2 〜Ｊ4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒｓ21〜Ｒｓ41，Ｒ22〜Ｒ
42）とよりなり、前記バイアス手段のうち第２段目〜最
終段までのものは前段の量子干渉素子の出力信号をトリ
ガ信号として供給され、前記バイアス電流を前記トリガ
信号に応じて出力することを特徴とする多入力ジョセフ
ソンＡＮＤゲートにより、または複数の入力ポートに対
応して初段から最終段まで複数のジョセフソン論理ゲー
トを相互に縦続接続して形成した多入力ジョセフソンＯ
Ｒゲートにおいて、前記ジョセフソン論理ゲートの各々
は：超伝導状態から有限電圧状態に遷移することにより
出力信号を生成する量子干渉素子（Ｓ1 〜Ｓ4 ）と、対
応する入力ポート（Ａ〜Ｄ）に接続され、前記量子干渉
素子に磁界結合してこれに入力ポートからの入力電流を
転送する入力ラインと；前記量子干渉素子に、第一のバ
イアス電流を、前記入力ラインに入力電流が供給された
場合に量子干渉素子の有限電圧状態への遷移が生じるよ
うなレベルで供給する第一のバイアス手段（Ｊ2 〜
Ｊ4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒｓ21〜Ｒｓ41，Ｒ 22〜Ｒ42）
と、前記量子干渉素子に、第二のバイアス電流を、前記
第一のバイアス電流が同時に供給されている場合に量子
干渉素子の有限電圧状態への遷移が無条件に生じるよう
なレベルで供給する第二のバイアス手段とよりなり、前
記第二のバイアス手段のうち第２段目〜最終段までのも
のは前段の量子干渉素子の出力信号をトリガ信号として
供給され、前記第二のバイアス電流を前記トリガ信号に
応じて出力することを特徴とする多入力ジョセフソンＯ
Ｒゲートにより、または入力データを供給されてこれを
デコードするジョセフソンデコーダ回路において、各々
初段から最終段まで入力データのビット数に対応して縦
続接続して構成されたジョセフソン論理ゲートを有する
複数のジョセフソンＡＮＤゲートと、前記複数のジョセ
フソンＡＮＤゲートを各段毎に相互接続する相互接続手
段とよりなり、前記ジョセフソン論理ゲートの各々は超
伝導状態から有限電圧状態に遷移することにより出力信
号を生成する量子干渉素子（Ｓ1 〜Ｓ4 ）と、対応する
入力ポート（Ａ〜Ｄ）に接続され、前記量子干渉素子に
磁界結合してこれに入力ポートからの入力電流を転送す
る入力ラインと、前記量子干渉素子に、バイアス電流
を、前記入力ラインに入力電流が供給された場合に量子
干渉素子の有限電圧状態への遷移が生じるようなレベル
で供給するバイアス手段（Ｊ2 〜Ｊ4 ，Ｒｓ1 〜Ｒ
ｓ4 ，Ｒｓ21〜Ｒｓ41，Ｒ22〜Ｒ42）とよりなり、前記
バイアス手段のうち第２段目〜最終段までのものは前段
の量子干渉素子の出力信号をトリガ信号として供給さ
れ、前記バイアス電流を前記トリガ信号に応じて出力
し、前記相互接続手段は前記ジョセフソン論理ゲートの
入力ラインを、各ジョセフソンＡＮＤゲートに入力デー
タが異なった論理組合せで供給されるように相互接続す
ることを特徴とするジョセフソンデコーダ回路により、
または複数の多入力ジョセフソンＡＮＤゲートを含むプ
ログラム可能ジョセフソンＡＮＤアレイと、複数の多入
力ジョセフソンＯＲゲートを含むプログラム可能ジョセ
フソンＯＲアレイとよりなり、入力ポートに供給された
多ビット入力データにもとづいて所望の論理演算を行う
ジョセフソンＰＬＡ回路において、前記プログラム可能
ジョセフソンＡＮＤアレイは各々が複数のジョセフソン
論理ゲート（１１〜１４）を縦続接続して構成される複
数のジョセフソンＡＮＤゲート（Ｇ1 〜Ｇn ）と、前記
ジョセフソンＡＮＤゲートの各段を相互に接続する第一
の相互接続手段（３０）とよりなり、前記ジョセフソン
論理ゲートの各々は超伝導状態から有限電圧状態に遷移
することにより出力信号を生成する量子干渉素子（Ｓ1
〜Ｓ4 ）と、前記第一の相互接続手段により対応する入
力ポート（Ａ〜Ｄ）に接続され、前記量子干渉素子に磁
界結合してこれに入力ポートからの入力電流を転送する
入力ラインと、前記量子干渉素子に、バイアス電流を、
前記入力ラインに入力電流が供給された場合に量子干渉
素子の有限電圧状態への遷移が生じるようなレベルで供
給するバイアス手段（Ｊ2 〜Ｊ4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒ
ｓ21〜Ｒｓ41，Ｒ22〜Ｒ42）とよりなり、前記バイアス
手段のうち第２段目〜最終段までのものは前段の量子干
渉素子の出力信号をトリガ信号として供給され、前記バ
イアス電流を前記トリガ信号に応じて出力し、前記第一
の相互接続手段は、入力ポートに供給された入力データ
を、前記複数のジョセフソンＡＮＤゲートの各ジョセフ
ソン論理ゲートに、各ジョセフソンＡＮＤゲートで異な
る論理組合せで供給し、更に特定のジョセフソン論理ゲ
ートへの入力データの供給を選択的に抑止するプログラ
ム手段を備え、前記プログラム可能ジョセフソンＯＲア
レイは前記プログラム可能ジョセフソンＡＮＤアレイの
出力を供給される複数の多入力ジョセフソンＯＲゲート
と、前記多入力ＯＲゲートを相互接続する第二の相互接
続手段（３５1 〜３５n ）とよりなり、前記多入力ジョ
セフソンＯＲゲートは複数のジョセフソン論理素子を含
み、前記第二の相互接続手段は前記プログラム可能ＯＲ
アレイ中の特定のジョセフソン論理素子への入力データ
の供給を抑止するプログラム手段を備えたことを特徴と
するジョセフソンＰＬＡ回路により解決する。
【００１７】
【作用】本発明の第一の特徴によれば、多入力ジョセフ
ソンＡＮＤゲートおよびジョセフソンＯＲゲートにおい
て、バイアス手段のうち第２段目〜最終段までのものに
前段の量子干渉素子の出力信号をトリガ信号として供給
し、前記バイアス電流を前記トリガ信号に応じて出力さ
せることにより、単一の入力ラインを有し大きな動作マ
ージンを特徴とする量子干渉素子を各段に使うことが可
能になり、動作の信頼性が向上する。また、量子干渉素
子を任意の段数に縦続接続するが可能になり、任意の数
の入力信号に対応して任意の数の入力ポートを、動作マ
ージンを犠牲にすることなく設けることが可能になる。
ソンＡＮＤゲートおよびジョセフソンＯＲゲートにおい
て、バイアス手段のうち第２段目〜最終段までのものに
前段の量子干渉素子の出力信号をトリガ信号として供給
し、前記バイアス電流を前記トリガ信号に応じて出力さ
せることにより、単一の入力ラインを有し大きな動作マ
ージンを特徴とする量子干渉素子を各段に使うことが可
能になり、動作の信頼性が向上する。また、量子干渉素
子を任意の段数に縦続接続するが可能になり、任意の数
の入力信号に対応して任意の数の入力ポートを、動作マ
ージンを犠牲にすることなく設けることが可能になる。
【００１８】本発明の第二の特徴によれば、量子干渉素
子を多段に縦続接続して構成した多入力ＡＮＤゲートを
複数個使うことにより、個々の多入力ＡＮＤゲートの構
成がタイムドインバータおよびタイミング信号を使う従
来のものにくらべて非常に簡素化され、これにともなっ
て簡単な構成のジョセフソンデコーダ回路およびＰＬＡ
回路を得ることができる。
子を多段に縦続接続して構成した多入力ＡＮＤゲートを
複数個使うことにより、個々の多入力ＡＮＤゲートの構
成がタイムドインバータおよびタイミング信号を使う従
来のものにくらべて非常に簡素化され、これにともなっ
て簡単な構成のジョセフソンデコーダ回路およびＰＬＡ
回路を得ることができる。
【００１９】
【実施例】図１は本発明の第一実施例による４入力ＡＮ
Ｄゲートを示す。
Ｄゲートを示す。
【００２０】図１を参照するに、図示の回路は相互に縦
続接続された第一段〜第四段のジョセフソン論理ゲート
回路と、第四段目の回路１４に接続された出力回路１５
とをふくむ。このうち、第一段目の回路１１は図１８に
説明したジョセフソンＡＮＤゲートと実質的に同一の構
成を有する量子干渉素子Ｓ1 を含む。量子干渉素子Ｓ 1
はバイアスバス１６から抵抗Ｒｓ1を介して交流バイア
ス電流を供給され、図１８の素子と同様に図１９に示し
た動作特性従って動作する。バイアスバス１６には交流
電源１６０が接続される。
続接続された第一段〜第四段のジョセフソン論理ゲート
回路と、第四段目の回路１４に接続された出力回路１５
とをふくむ。このうち、第一段目の回路１１は図１８に
説明したジョセフソンＡＮＤゲートと実質的に同一の構
成を有する量子干渉素子Ｓ1 を含む。量子干渉素子Ｓ 1
はバイアスバス１６から抵抗Ｒｓ1を介して交流バイア
ス電流を供給され、図１８の素子と同様に図１９に示し
た動作特性従って動作する。バイアスバス１６には交流
電源１６０が接続される。
【００２１】これに対し、第二段目１２は、一端を抵抗
Ｒ1 を介して素子Ｓ1 の出力端子に接続され他端を超伝
導グランドプレーンに接続されたジョセフソン接合素子
Ｊ2 を含む。ジョセフソン接合素子Ｊ2 の前記第一端は
さらに抵抗Ｒｓ2 を介してバイアスバス１６に接続さ
れ、ジョセフソン接合素子Ｊ2 が超伝導状態にある限り
バイアス電流がグランドプレーンに流れる。さらに、第
二段目１２には、抵抗Ｒ 2 を介して前記ジョセフソン接
合素子Ｊ2 の第一端に接続されてバイアス電流を供給さ
れる量子干渉素子Ｓ2 をふくむ。ジョセフソン接合素子
Ｊ2 が超伝導状態にある限り量子干渉素子Ｓ2 にバイア
ス電流が流れることはなく、素子Ｓ2 は超伝導状態に維
持される。
Ｒ1 を介して素子Ｓ1 の出力端子に接続され他端を超伝
導グランドプレーンに接続されたジョセフソン接合素子
Ｊ2 を含む。ジョセフソン接合素子Ｊ2 の前記第一端は
さらに抵抗Ｒｓ2 を介してバイアスバス１６に接続さ
れ、ジョセフソン接合素子Ｊ2 が超伝導状態にある限り
バイアス電流がグランドプレーンに流れる。さらに、第
二段目１２には、抵抗Ｒ 2 を介して前記ジョセフソン接
合素子Ｊ2 の第一端に接続されてバイアス電流を供給さ
れる量子干渉素子Ｓ2 をふくむ。ジョセフソン接合素子
Ｊ2 が超伝導状態にある限り量子干渉素子Ｓ2 にバイア
ス電流が流れることはなく、素子Ｓ2 は超伝導状態に維
持される。
【００２２】第三段目と第四段目は実質的に第二段目と
同一の構成を有する。すなわち、第三段目の回路は、一
端に抵抗Ｒｓ3 を介してバイアス電流を供給されるとと
もに他端がグランドプレーンに接地されたジョセフソン
接合素子Ｊ3 を含み、ジョセフソン接合素子Ｊ3 の前記
一端には前段の量子干渉素子Ｓ2 の出力端子が抵抗Ｒ 31
を介して接続される。また、ジョセフソン接合素子Ｊ3
の前記第一端は抵抗Ｒ 32を介して量子干渉素子Ｓ3 にも
接続される。
同一の構成を有する。すなわち、第三段目の回路は、一
端に抵抗Ｒｓ3 を介してバイアス電流を供給されるとと
もに他端がグランドプレーンに接地されたジョセフソン
接合素子Ｊ3 を含み、ジョセフソン接合素子Ｊ3 の前記
一端には前段の量子干渉素子Ｓ2 の出力端子が抵抗Ｒ 31
を介して接続される。また、ジョセフソン接合素子Ｊ3
の前記第一端は抵抗Ｒ 32を介して量子干渉素子Ｓ3 にも
接続される。
【００２３】同じく、第四段目の回路は一端に抵抗Ｒｓ
4 を介してバイアス電流が供給され他端が超伝導グラン
ドプレーンに接地されているジョセフソン接合素子Ｊ4
を含み、ジョセフソン接合素子Ｊ4 の前記一端には量子
干渉素子Ｓ3 の出力が抵抗Ｒ 41を介して供給される。さ
らに、ジョセフソン接合素子Ｊ4 の前記第一端は抵抗Ｒ
42を介して量子干渉素子Ｓ4 に供給される。以上の構成
において、第三段目の回路１３は第二段目１２に縦続接
続され、第四段目の回路１４は第三段目１３に縦続接続
される。
4 を介してバイアス電流が供給され他端が超伝導グラン
ドプレーンに接地されているジョセフソン接合素子Ｊ4
を含み、ジョセフソン接合素子Ｊ4 の前記一端には量子
干渉素子Ｓ3 の出力が抵抗Ｒ 41を介して供給される。さ
らに、ジョセフソン接合素子Ｊ4 の前記第一端は抵抗Ｒ
42を介して量子干渉素子Ｓ4 に供給される。以上の構成
において、第三段目の回路１３は第二段目１２に縦続接
続され、第四段目の回路１４は第三段目１３に縦続接続
される。
【００２４】出力段１５は一端を抵抗Ｒ15を介して前段
の量子干渉素子Ｓ4 に接続され他端を超伝導グランドプ
レーンに接地されたジョセフソン接合素子Ｊ5 を含み、
バイアス電流がジョセフソン接合素子Ｊ5 の前記一端に
抵抗Ｒｓ5 を介して供給される。さらに、負荷抵抗Ｒｌ
がジョセフソン接合素子Ｊ5 の前記第一端より引き出さ
れた出力端子に接続される。ここで、負荷抵抗Ｒｌは出
力段以降に接続されるジョセフソン回路の等価負荷抵抗
をあらわすと考えてもよい。
の量子干渉素子Ｓ4 に接続され他端を超伝導グランドプ
レーンに接地されたジョセフソン接合素子Ｊ5 を含み、
バイアス電流がジョセフソン接合素子Ｊ5 の前記一端に
抵抗Ｒｓ5 を介して供給される。さらに、負荷抵抗Ｒｌ
がジョセフソン接合素子Ｊ5 の前記第一端より引き出さ
れた出力端子に接続される。ここで、負荷抵抗Ｒｌは出
力段以降に接続されるジョセフソン回路の等価負荷抵抗
をあらわすと考えてもよい。
【００２５】図１の素子Ｓ1 〜Ｓ5 に使われる量子干渉
素子は図１８において説明した構成を有し、その際ジョ
セフソン接合素子Ｊ11〜Ｊ13は、ジョセフソン接合素子
Ｊ12の臨界電流がＪ11あるいはＪ13の臨界電流の２倍に
なるように、またジョセフソン接合素子Ｊ11とジョセフ
ソン接合素子Ｊ13の臨界電流が実質的に等しくなるよう
に形成される。一方、ジョセフソン接合素子Ｊ1 からＪ
5 は全て実質的に同一の臨界電流Ｉｍを有するように形
成される。また、臨界電流Ｉｍに対応して抵抗Ｒ22，Ｒ
32，Ｒ42，の値は何れもＶｇ／Ｉｍに等しく設定され
る。ただし、Ｖｇはジョセフソン接合素子Ｊ1 〜Ｊ5 の
ギャップ電圧をあらわす。より具体的には、ジョセフソ
ン接合素子Ｊ1 〜Ｊ5を臨界電流Ｉｍが例えば０．４ｍ
Ａになるように形成し、抵抗Ｒ22〜Ｒ42の値を８Ωに設
定する。さらに、抵抗Ｒ21〜Ｒ51の値を２Ωに設定す
る。
素子は図１８において説明した構成を有し、その際ジョ
セフソン接合素子Ｊ11〜Ｊ13は、ジョセフソン接合素子
Ｊ12の臨界電流がＪ11あるいはＪ13の臨界電流の２倍に
なるように、またジョセフソン接合素子Ｊ11とジョセフ
ソン接合素子Ｊ13の臨界電流が実質的に等しくなるよう
に形成される。一方、ジョセフソン接合素子Ｊ1 からＪ
5 は全て実質的に同一の臨界電流Ｉｍを有するように形
成される。また、臨界電流Ｉｍに対応して抵抗Ｒ22，Ｒ
32，Ｒ42，の値は何れもＶｇ／Ｉｍに等しく設定され
る。ただし、Ｖｇはジョセフソン接合素子Ｊ1 〜Ｊ5 の
ギャップ電圧をあらわす。より具体的には、ジョセフソ
ン接合素子Ｊ1 〜Ｊ5を臨界電流Ｉｍが例えば０．４ｍ
Ａになるように形成し、抵抗Ｒ22〜Ｒ42の値を８Ωに設
定する。さらに、抵抗Ｒ21〜Ｒ51の値を２Ωに設定す
る。
【００２６】次に、図１の４入力ＡＮＤゲートの動作を
詳細に説明する。
詳細に説明する。
【００２７】図１の回路のジョセフソン接合素子が全て
超伝導状態である場合から始めると、バイアス電流は、
バイアスバス１６から全ての量子干渉素子Ｓ1 〜Ｓ4 お
よびジョセフソン接合素子Ｊ1 〜Ｊ4 に供給される。
超伝導状態である場合から始めると、バイアス電流は、
バイアスバス１６から全ての量子干渉素子Ｓ1 〜Ｓ4 お
よびジョセフソン接合素子Ｊ1 〜Ｊ4 に供給される。
【００２８】この状態において、第一段に入力信号Ａが
供給されると量子干渉素子Ｓ1 は有限電圧状態に遷移
し、バイアス電流が抵抗Ｒｓ1 から抵抗Ｒ21を経てジョ
セフソン接合素子Ｊ2 に流れる。ここで、ジョセフソン
接合素子Ｊ2 は抵抗Ｒ21を流れるバイアス電流と抵抗Ｒ
2 を流れるバイアス電流の和に等しい電流でバイアスさ
れその結果ジョセフソン接合素子Ｊ2 は有限電圧状態に
遷移する。量子干渉素子Ｓ1 が遷移する以前には素子Ｓ
1 の抵抗がゼロであるためバイアス電流がＲ21を介して
ジョセフソン接合素子Ｊ2 に流れることはない。
供給されると量子干渉素子Ｓ1 は有限電圧状態に遷移
し、バイアス電流が抵抗Ｒｓ1 から抵抗Ｒ21を経てジョ
セフソン接合素子Ｊ2 に流れる。ここで、ジョセフソン
接合素子Ｊ2 は抵抗Ｒ21を流れるバイアス電流と抵抗Ｒ
2 を流れるバイアス電流の和に等しい電流でバイアスさ
れその結果ジョセフソン接合素子Ｊ2 は有限電圧状態に
遷移する。量子干渉素子Ｓ1 が遷移する以前には素子Ｓ
1 の抵抗がゼロであるためバイアス電流がＲ21を介して
ジョセフソン接合素子Ｊ2 に流れることはない。
【００２９】ジョセフソン接合素子Ｊ2 が有限電圧状態
に遷移すると、バイアス電流が抵抗Ｒｓ2 から抵抗Ｒ22
を通って量子干渉素子Ｓ2 に流れ始める。ジョセフソン
接合素子Ｊ2 がスイッチする以前には量子干渉素子Ｓ2
はバイアス電流を供給されていない。
に遷移すると、バイアス電流が抵抗Ｒｓ2 から抵抗Ｒ22
を通って量子干渉素子Ｓ2 に流れ始める。ジョセフソン
接合素子Ｊ2 がスイッチする以前には量子干渉素子Ｓ2
はバイアス電流を供給されていない。
【００３０】この状態で入力信号Ｂが入力ポートに供給
されると量子干渉素子Ｓ2 は有限電圧状態に遷移し、こ
んどはバイアス電流が抵抗Ｒ31を経てジョセフソン接合
素子Ｊ3 に供給されはじめる。ここで、ジョセフソン接
合素子Ｊ3 は抵抗Ｒ31を経て供給されるバイアス電流と
抵抗Ｒｓ3 を経て供給されるバイアス電流の和に等しい
電流でバイアスされ、有限電圧状態に遷移する。
されると量子干渉素子Ｓ2 は有限電圧状態に遷移し、こ
んどはバイアス電流が抵抗Ｒ31を経てジョセフソン接合
素子Ｊ3 に供給されはじめる。ここで、ジョセフソン接
合素子Ｊ3 は抵抗Ｒ31を経て供給されるバイアス電流と
抵抗Ｒｓ3 を経て供給されるバイアス電流の和に等しい
電流でバイアスされ、有限電圧状態に遷移する。
【００３１】かかるジョセフソン接合素子Ｊ3 のスイッ
チングに対応して量子干渉素子Ｓ3 のバイアスが開始さ
れ、入力信号Ｃが供給されると素子Ｓ3 は有限電圧状態
に遷移する。このようにして、全ての入力ポートに入力
信号Ａ〜Ｄが供給されている場合には各段ｉの量子干渉
素子Ｓｉおよびジョセフソン接合素子Ｊｉの遷移は初段
から最終段まで順次進行する。これに対し、入力ポート
のどれか一つにでも入力信号が供給されていないと遷移
はその段で停止し、負荷Ｒｌに供給される出力信号は低
レベル状態に変化する。このように、図１の回路は多入
力ＡＮＤゲートとして動作する。
チングに対応して量子干渉素子Ｓ3 のバイアスが開始さ
れ、入力信号Ｃが供給されると素子Ｓ3 は有限電圧状態
に遷移する。このようにして、全ての入力ポートに入力
信号Ａ〜Ｄが供給されている場合には各段ｉの量子干渉
素子Ｓｉおよびジョセフソン接合素子Ｊｉの遷移は初段
から最終段まで順次進行する。これに対し、入力ポート
のどれか一つにでも入力信号が供給されていないと遷移
はその段で停止し、負荷Ｒｌに供給される出力信号は低
レベル状態に変化する。このように、図１の回路は多入
力ＡＮＤゲートとして動作する。
【００３２】以上の動作において、有限電圧状態に遷移
した場合ジョセフソン接合素子Ｊ1 からＪ5 はジョセフ
ソン接合のギャップ電圧に対応した電圧を出力すること
は重要である。ジョセフソン接合のギャップ電圧は接合
を形成する材料により決定されるものであるため、上記
の動作においてジョセフソン接合素子Ｊｉから対応する
量子干渉素子Ｓｉに供給されるバイアス電流の大きさは
抵抗Ｒｉ2 の大きさによって一意的に決定されることに
なる。換言すれば、前段の量子干渉素子、例えばＳi-1
の遷移を引き起こした前段のバイアス電流の大きさは後
段の量子干渉素子のバイアス電流には全く影響しない。
このため、図１の多入力ＡＮＤゲートでは、例え縦続接
続の段数を増やしても動作が不安定になったりする問題
点が生じることがない。
した場合ジョセフソン接合素子Ｊ1 からＪ5 はジョセフ
ソン接合のギャップ電圧に対応した電圧を出力すること
は重要である。ジョセフソン接合のギャップ電圧は接合
を形成する材料により決定されるものであるため、上記
の動作においてジョセフソン接合素子Ｊｉから対応する
量子干渉素子Ｓｉに供給されるバイアス電流の大きさは
抵抗Ｒｉ2 の大きさによって一意的に決定されることに
なる。換言すれば、前段の量子干渉素子、例えばＳi-1
の遷移を引き起こした前段のバイアス電流の大きさは後
段の量子干渉素子のバイアス電流には全く影響しない。
このため、図１の多入力ＡＮＤゲートでは、例え縦続接
続の段数を増やしても動作が不安定になったりする問題
点が生じることがない。
【００３３】また、個々の量子干渉素子Ｓｉは単一の入
力ラインのみを有しているため、十分な動作マージンが
確保できる。図１９の動作特性図を参照。この動作マー
ジンの余裕のため、入力電流を初段から最終段に向かっ
て順次生じる遷移動作に同期させて供給する必要はな
い。すなわち、全入力ポートに入力信号が同時に供給さ
れている場合でも、前記の逐次進行する遷移動作のため
の十分な時間的な余裕が得られる。
力ラインのみを有しているため、十分な動作マージンが
確保できる。図１９の動作特性図を参照。この動作マー
ジンの余裕のため、入力電流を初段から最終段に向かっ
て順次生じる遷移動作に同期させて供給する必要はな
い。すなわち、全入力ポートに入力信号が同時に供給さ
れている場合でも、前記の逐次進行する遷移動作のため
の十分な時間的な余裕が得られる。
【００３４】次に、本発明の第２の実施例による４入力
ＡＮＤゲートを、図２に示す回路図を用いて説明する。
なお、図１の４入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
ＡＮＤゲートを、図２に示す回路図を用いて説明する。
なお、図１の４入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
【００３５】本実施例は、上記図１に示す第１の実施例
とほぼ同様の構成であるが、第２段入力部１２の抵抗Ｒ
１及び単接合ジョセフソン素子Ｊ2 がなく、第１段入力
部１１の３接合量子干渉素子Ｓ1 が抵抗Ｒ２を介して３
接合量子干渉素子Ｓ2 に接続されている点が異なる。
とほぼ同様の構成であるが、第２段入力部１２の抵抗Ｒ
１及び単接合ジョセフソン素子Ｊ2 がなく、第１段入力
部１１の３接合量子干渉素子Ｓ1 が抵抗Ｒ２を介して３
接合量子干渉素子Ｓ2 に接続されている点が異なる。
【００３６】従って、第２段入力部１２の３接合量子干
渉素子Ｓ2 は、第１段入力部１１の３接合量子干渉素子
Ｓ1 がスイッチすることにより、バイアス電流が与えら
れる。そしてその際、３接合量子干渉素子Ｓ2に入力電
流Ｂがあると、次の第３段入力部１３の単接合ジョセフ
ソン素子Ｊ3 をスイッチさせる。入力電流Ｂがない場合
には、それ以降の接合はスイッチしない。以下、同様に
動作し、全ての入力電流Ａ，Ｂ，Ｃ，Ｄが与えられたと
きのみ、出力信号が“１”になる。
渉素子Ｓ2 は、第１段入力部１１の３接合量子干渉素子
Ｓ1 がスイッチすることにより、バイアス電流が与えら
れる。そしてその際、３接合量子干渉素子Ｓ2に入力電
流Ｂがあると、次の第３段入力部１３の単接合ジョセフ
ソン素子Ｊ3 をスイッチさせる。入力電流Ｂがない場合
には、それ以降の接合はスイッチしない。以下、同様に
動作し、全ての入力電流Ａ，Ｂ，Ｃ，Ｄが与えられたと
きのみ、出力信号が“１”になる。
【００３７】このように本実施例によれば、上記第１の
実施例と同様に動作することができる。但し、第２段入
力部１２に単接合ジョフソセン素子Ｊ2 がなくなったぶ
んだけ、バイアスのマージンが多少減少するが、その反
面、素子数が減少したことにより、スピードが多少向上
し、また集積度の向上を図ることができる。
実施例と同様に動作することができる。但し、第２段入
力部１２に単接合ジョフソセン素子Ｊ2 がなくなったぶ
んだけ、バイアスのマージンが多少減少するが、その反
面、素子数が減少したことにより、スピードが多少向上
し、また集積度の向上を図ることができる。
【００３８】次に、本発明の第３の実施例による４入力
ＡＮＤゲートを、図３に示す回路図を用いて説明する。
なお、図１の４入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
ＡＮＤゲートを、図３に示す回路図を用いて説明する。
なお、図１の４入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
【００３９】本実施例は、上記図１に示す第１の実施例
とほぼ同様の構成であるが、第１段入力部１において、
上記図１における３接合量子干渉素子Ｓ1 の代わりに図
１６に示した２接合量子干渉素子Ｓ5 が設けられている
点が異なる。そしてこの２接合量子干渉素子Ｓ5 は、臨
界電流比が１：１になるように設計する。但し、この２
接合量子干渉素子Ｓ5 は、対称型でなく比対称型を用い
ることも勿論可能である。
とほぼ同様の構成であるが、第１段入力部１において、
上記図１における３接合量子干渉素子Ｓ1 の代わりに図
１６に示した２接合量子干渉素子Ｓ5 が設けられている
点が異なる。そしてこの２接合量子干渉素子Ｓ5 は、臨
界電流比が１：１になるように設計する。但し、この２
接合量子干渉素子Ｓ5 は、対称型でなく比対称型を用い
ることも勿論可能である。
【００４０】本実施例においても、上記第１又は第２の
実施例と同様に、４入力のＡＮＤゲートとして動作する
ことができる。但し、図１の４入力ＡＮＤゲートと比較
すると、第１段入力部１１における３接合量子干渉素子
Ｓ1 の代わりに２接合量子干渉素子Ｓ5 を用いている分
だけ、動作マージンが減少するため、設計の余裕が小さ
くなる。このため、本実施例においては、バイアス電流
及び第２段入力部１２以降の入力信号Ｂ，Ｃ，Ｄを与え
た後、第１段入力部１１の入力信号Ａを２接合量子干渉
素子Ｓ5 の磁界結合線に与えるようなタイミングで動作
させることが望ましい。
実施例と同様に、４入力のＡＮＤゲートとして動作する
ことができる。但し、図１の４入力ＡＮＤゲートと比較
すると、第１段入力部１１における３接合量子干渉素子
Ｓ1 の代わりに２接合量子干渉素子Ｓ5 を用いている分
だけ、動作マージンが減少するため、設計の余裕が小さ
くなる。このため、本実施例においては、バイアス電流
及び第２段入力部１２以降の入力信号Ｂ，Ｃ，Ｄを与え
た後、第１段入力部１１の入力信号Ａを２接合量子干渉
素子Ｓ5 の磁界結合線に与えるようなタイミングで動作
させることが望ましい。
【００４１】反面、３接合量子干渉素子Ｓ1 の代わりに
２接合量子干渉素子Ｓ5 を用いた分だけ、レイアウトが
容易になり、集積度の向上を図ることができる。
２接合量子干渉素子Ｓ5 を用いた分だけ、レイアウトが
容易になり、集積度の向上を図ることができる。
【００４２】次に、本発明の第４の実施例による４入力
ＡＮＤゲートを、図４に示す回路図を用いて説明する。
なお、図３の４入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
ＡＮＤゲートを、図４に示す回路図を用いて説明する。
なお、図３の４入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
【００４３】本実施例は、上記図３に示す第３の実施例
とほぼ同様の構成であるが、第２段入力部１２の抵抗Ｒ
1 及び単接合ジョセソフン素子Ｊ2 がなく、第１段入力
部１１の２接合量子干渉素子Ｓ5 が抵抗Ｒ2 を介して３
接合量子干渉素子Ｓ2 に接続されている点が異なる。
とほぼ同様の構成であるが、第２段入力部１２の抵抗Ｒ
1 及び単接合ジョセソフン素子Ｊ2 がなく、第１段入力
部１１の２接合量子干渉素子Ｓ5 が抵抗Ｒ2 を介して３
接合量子干渉素子Ｓ2 に接続されている点が異なる。
【００４４】本実施例においても、上記第３の実施例と
同様に、４入力のＡＮＤゲートとして動作することがで
きる。但し、図３の４入力ＡＮＤゲートと比較すると、
第２段入力部１２に単接合ジョセフソン素子Ｊ2 がなく
なった分だけ、バイアスのマージンが多少減少するが、
その反面、素子数が減少したことにより、スピードが多
少向上し、また集積度の向上を図ることができる。
同様に、４入力のＡＮＤゲートとして動作することがで
きる。但し、図３の４入力ＡＮＤゲートと比較すると、
第２段入力部１２に単接合ジョセフソン素子Ｊ2 がなく
なった分だけ、バイアスのマージンが多少減少するが、
その反面、素子数が減少したことにより、スピードが多
少向上し、また集積度の向上を図ることができる。
【００４５】次に、本発明の第５の実施例による４入力
ＡＮＤゲートを、図５に示す回路図を用いて説明する。
なお、図３の３入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
ＡＮＤゲートを、図５に示す回路図を用いて説明する。
なお、図３の３入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
【００４６】本実施例は、上記図３に示す第３の実施例
とほぼ同様の構成であるか、第２乃至第４段入力部１
２，１３，１４において、上記図１における３接合量子
干渉素子Ｓ2 ，Ｓ3 ，Ｓ4 の代わりにそれぞれ２接合量
子干渉素子Ｓ6 ，Ｓ7 ，Ｓ8 が設けられている点が異な
る。そしてこれらの２接合量子干渉素子Ｓ6 ，Ｓ7 ，Ｓ
8 は、臨界電流比が１：１になるように設計する。但
し、対称型でなく比対称型を用いることも勿論可能であ
る。
とほぼ同様の構成であるか、第２乃至第４段入力部１
２，１３，１４において、上記図１における３接合量子
干渉素子Ｓ2 ，Ｓ3 ，Ｓ4 の代わりにそれぞれ２接合量
子干渉素子Ｓ6 ，Ｓ7 ，Ｓ8 が設けられている点が異な
る。そしてこれらの２接合量子干渉素子Ｓ6 ，Ｓ7 ，Ｓ
8 は、臨界電流比が１：１になるように設計する。但
し、対称型でなく比対称型を用いることも勿論可能であ
る。
【００４７】本実施例においても、上記第３の実施例と
同様に、４入力のＡＮＤゲートとして動作することがで
きる。但し、図３の４入力ＡＮＤゲートと比較すると、
第２段入力部１２以降の３接合量子干渉素子Ｓ2 ，
Ｓ3 ，Ｓ4 の代わりにそれぞれ２接合量子干渉素子
Ｓ6 ，Ｓ7 ，Ｓ8 を用いている分だけ、動作マージンが
減少するため、設計の余裕が小さくなる。このため、本
実施例においては、まずバイアス電流を与えた後、第１
段入力部１１と第２段入力部１２以降の入力信号をポー
トＡ，Ｂ，Ｃ，Ｄにおいてこの順序でそれぞれ２接合量
子干渉素子Ｓ5 ，Ｓ6 ，Ｓ7 ，Ｓ8 の臨界結合線に与え
るようなタイミングで動作させることが望ましい。
同様に、４入力のＡＮＤゲートとして動作することがで
きる。但し、図３の４入力ＡＮＤゲートと比較すると、
第２段入力部１２以降の３接合量子干渉素子Ｓ2 ，
Ｓ3 ，Ｓ4 の代わりにそれぞれ２接合量子干渉素子
Ｓ6 ，Ｓ7 ，Ｓ8 を用いている分だけ、動作マージンが
減少するため、設計の余裕が小さくなる。このため、本
実施例においては、まずバイアス電流を与えた後、第１
段入力部１１と第２段入力部１２以降の入力信号をポー
トＡ，Ｂ，Ｃ，Ｄにおいてこの順序でそれぞれ２接合量
子干渉素子Ｓ5 ，Ｓ6 ，Ｓ7 ，Ｓ8 の臨界結合線に与え
るようなタイミングで動作させることが望ましい。
【００４８】反面、３接合量子干渉素子Ｓ2 ，Ｓ3 ，Ｓ
4 の代わりにそれぞれ２接合量子干渉素子Ｓ6 ，Ｓ7 ，
Ｓ8 を用いた分だけ、大幅にレイアウトが容易になり、
集積度の向上を図ることができる。
4 の代わりにそれぞれ２接合量子干渉素子Ｓ6 ，Ｓ7 ，
Ｓ8 を用いた分だけ、大幅にレイアウトが容易になり、
集積度の向上を図ることができる。
【００４９】次に、本発明の第６の実施例による４入力
ＡＮＤゲートを、図６に示す回路図を用いて説明する。
なお、図５の４入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
ＡＮＤゲートを、図６に示す回路図を用いて説明する。
なお、図５の４入力ＡＮＤゲートと同一の構成要素には
同一の符号を付して説明を省略する。
【００５０】本実施例は、上記図５に示す第５の実施例
とほぼ同様の構成であるが、第２段入力部１２の抵抗Ｒ
1 及び単接合ジョセフソン素子Ｊ2 がなく、第１段入力
部１１の２接合量子干渉素子Ｓ5 が抵抗Ｒ2 を介して２
接合量子干渉素子Ｓ6 に接続されている点が異なる。
とほぼ同様の構成であるが、第２段入力部１２の抵抗Ｒ
1 及び単接合ジョセフソン素子Ｊ2 がなく、第１段入力
部１１の２接合量子干渉素子Ｓ5 が抵抗Ｒ2 を介して２
接合量子干渉素子Ｓ6 に接続されている点が異なる。
【００５１】本実施例においても、上記第５の実施例と
同様に、４入力のＡＮＤゲートとして動作することがで
きる。但し、図５の４入力ＡＮＤゲートと比較すると、
第２段入力部１２に単接合ジョセフソン素子Ｊ2 がなく
なった分だけ、バイアスのマージンが多少減少するが、
その反面、素子数が減少したことにより、スピードが多
少向上し、また集積度の向上を図ることができる。
同様に、４入力のＡＮＤゲートとして動作することがで
きる。但し、図５の４入力ＡＮＤゲートと比較すると、
第２段入力部１２に単接合ジョセフソン素子Ｊ2 がなく
なった分だけ、バイアスのマージンが多少減少するが、
その反面、素子数が減少したことにより、スピードが多
少向上し、また集積度の向上を図ることができる。
【００５２】次に、図面を参照して本発明の第７実施例
によるジョセフソンデコーダ回路を説明する。
によるジョセフソンデコーダ回路を説明する。
【００５３】図７は本実施例に係るジョセフソンデコー
ダ回路を示す回路図であり、４−１６ビットのデコーダ
回路を示すものである。同図に示されるように、本実施
例のジョセフソンデコーダ回路においては、先の実施例
で説明した多入力ジョセフソンＡＮＤゲートＧ1 〜Ｇ16
がデコーダの出力ＯＵＴ1 〜ＯＵＴ16の数（１６個）だ
け配置され、これら複数の多入力ジョセフソンＡＮＤゲ
ートの各入力ＩＮ10，ＩＮ11，ＩＮ12，ＩＮ13〜ＩＮ
160 ，ＩＮ161 ，ＩＮ162 ，ＩＮ163 に対して相補的な
４ビットのアドレス信号Ａ0 ，Ａ1 ，Ａ2 ，Ａ3 ；
Ａ0b，Ａ1b，Ａ2b，Ａ 3bが相互接続配線３０により、各
段毎に組み合わされて供給されるようになっている。こ
こで、アドレス信号Ａ0b，Ａ1b，Ａ2b，Ａ3bは、アドレ
ス真信号Ａ0 ，Ａ1 ，Ａ2 ，Ａ3 の補信号（反転レベル
の信号）を示している。
ダ回路を示す回路図であり、４−１６ビットのデコーダ
回路を示すものである。同図に示されるように、本実施
例のジョセフソンデコーダ回路においては、先の実施例
で説明した多入力ジョセフソンＡＮＤゲートＧ1 〜Ｇ16
がデコーダの出力ＯＵＴ1 〜ＯＵＴ16の数（１６個）だ
け配置され、これら複数の多入力ジョセフソンＡＮＤゲ
ートの各入力ＩＮ10，ＩＮ11，ＩＮ12，ＩＮ13〜ＩＮ
160 ，ＩＮ161 ，ＩＮ162 ，ＩＮ163 に対して相補的な
４ビットのアドレス信号Ａ0 ，Ａ1 ，Ａ2 ，Ａ3 ；
Ａ0b，Ａ1b，Ａ2b，Ａ 3bが相互接続配線３０により、各
段毎に組み合わされて供給されるようになっている。こ
こで、アドレス信号Ａ0b，Ａ1b，Ａ2b，Ａ3bは、アドレ
ス真信号Ａ0 ，Ａ1 ，Ａ2 ，Ａ3 の補信号（反転レベル
の信号）を示している。
【００５４】図７に示されるように、具体的に、１番目
の４入力ジョセフソンＡＮＤゲートＧ1 において、入力
ＩＮ10には相互接続配線３０を介してアドレス信号Ａ0b
が供給され、同様に、入力ＩＮ11，ＩＮ12，ＩＮ13には
それぞれアドレス信号Ａ1b，Ａ2b，Ａ3bが供給されてい
る。従って、１番目のデコーダ出ＯＵＴ1 は、アドレス
信号Ａ0b，Ａ1b，Ａ2b，Ａ3bが全て入力されてときに出
力されるようになっている。同様に、２番目のデコーダ
出力ＯＵＴ2 は、アドレス信号Ａ0 ，Ａ1b，Ａ 2b，Ａ3b
が全て入力されたときに出力され、そして、１６番目の
デコーダ出力ＯＵＴ16は、アドレス信号Ａ0 ，Ａ1 ，Ａ
2 ，Ａ3 が全て入力されたときに出力されるようになっ
ている。
の４入力ジョセフソンＡＮＤゲートＧ1 において、入力
ＩＮ10には相互接続配線３０を介してアドレス信号Ａ0b
が供給され、同様に、入力ＩＮ11，ＩＮ12，ＩＮ13には
それぞれアドレス信号Ａ1b，Ａ2b，Ａ3bが供給されてい
る。従って、１番目のデコーダ出ＯＵＴ1 は、アドレス
信号Ａ0b，Ａ1b，Ａ2b，Ａ3bが全て入力されてときに出
力されるようになっている。同様に、２番目のデコーダ
出力ＯＵＴ2 は、アドレス信号Ａ0 ，Ａ1b，Ａ 2b，Ａ3b
が全て入力されたときに出力され、そして、１６番目の
デコーダ出力ＯＵＴ16は、アドレス信号Ａ0 ，Ａ1 ，Ａ
2 ，Ａ3 が全て入力されたときに出力されるようになっ
ている。
【００５５】本実施例のジョセフソンデコーダ回路で
は、先の実施例で説明した多入力ＡＮＤゲートを使うこ
とにより、アドレス信号数の多い大規模なデコーダ回路
であっても複雑な配線を行うことなく構成することがで
き、これにより、配線領域の面積を低減して集積度を向
上させることができる。また、これに関連して本実施例
のジョセフソンデコーダ回路は、回路設計が容易である
特長を有する。また、冗長回路としてデコーダ回路の出
力数よりも多くの多入力ジョセフソンＡＮＤゲートを設
けておき、デコーダ回路の不良な段のＡＮＤゲートの代
わりに使用するように構成すれば、歩留りを向上させる
ことができる。
は、先の実施例で説明した多入力ＡＮＤゲートを使うこ
とにより、アドレス信号数の多い大規模なデコーダ回路
であっても複雑な配線を行うことなく構成することがで
き、これにより、配線領域の面積を低減して集積度を向
上させることができる。また、これに関連して本実施例
のジョセフソンデコーダ回路は、回路設計が容易である
特長を有する。また、冗長回路としてデコーダ回路の出
力数よりも多くの多入力ジョセフソンＡＮＤゲートを設
けておき、デコーダ回路の不良な段のＡＮＤゲートの代
わりに使用するように構成すれば、歩留りを向上させる
ことができる。
【００５６】図８は図７のジョセフソンデコーダ回路の
一変形例に対応する本発明第８実施例を示す図であり、
図９は図７のジョセフソンデコーダ回路の他の変形例に
対応する本発明第９実施例を示す図である。これらの変
形例は、各量子干渉素子の磁界入力線に与える電流を、
ギャップ電圧の２倍以上の出力電圧を発生するジョセフ
ソンゲートにより与えるようにしたものである。このよ
うな昇圧ゲート（ジョセフソンゲート）を用いること
で、アドレス線の立上がり時間を速めることができる。
尚、図３および図４において、参照符号Ｒ0 ，Ｒ0b，Ｒ
1 ，Ｒ1b，Ｒ2 ，Ｒ2b，Ｒ3 ，Ｒ3bは、昇圧ゲートから
各ジョセフソンＡＮＤゲートの量子干渉素子の磁界制御
入力線の負荷抵抗（終端抵抗）である。
一変形例に対応する本発明第８実施例を示す図であり、
図９は図７のジョセフソンデコーダ回路の他の変形例に
対応する本発明第９実施例を示す図である。これらの変
形例は、各量子干渉素子の磁界入力線に与える電流を、
ギャップ電圧の２倍以上の出力電圧を発生するジョセフ
ソンゲートにより与えるようにしたものである。このよ
うな昇圧ゲート（ジョセフソンゲート）を用いること
で、アドレス線の立上がり時間を速めることができる。
尚、図３および図４において、参照符号Ｒ0 ，Ｒ0b，Ｒ
1 ，Ｒ1b，Ｒ2 ，Ｒ2b，Ｒ3 ，Ｒ3bは、昇圧ゲートから
各ジョセフソンＡＮＤゲートの量子干渉素子の磁界制御
入力線の負荷抵抗（終端抵抗）である。
【００５７】図８に示すジョセフソンデコーダ回路で
は、各ジョセフソンゲート（昇圧ゲート）ＤＧ0 ，ＤＧ
0b，ＤＧ1 ，ＤＧ1b，ＤＧ2 ，ＤＧ2b，ＤＧ3 ，ＤＧ3b
が複数の単接合ジョセフソン素子を備えて構成されてお
り、ギャップ電圧の数倍の出力電圧を発生することがで
きる。昇圧ゲート（ジョセフソンドライバ）ＤＧ0 〜Ｄ
Ｇ3bを用いることにより、アドレス線の立上がり時間を
速めることができる。このとき、アドレス線の特性イン
ピーダンスと負荷抵抗（終端抵抗）Ｒ0 〜Ｒ3bの値が等
しくなるように昇圧ゲートの出力電圧を選ぶことによ
り、インピーダンスマッチングをとって、理想的な信号
伝達を実現することができる。
は、各ジョセフソンゲート（昇圧ゲート）ＤＧ0 ，ＤＧ
0b，ＤＧ1 ，ＤＧ1b，ＤＧ2 ，ＤＧ2b，ＤＧ3 ，ＤＧ3b
が複数の単接合ジョセフソン素子を備えて構成されてお
り、ギャップ電圧の数倍の出力電圧を発生することがで
きる。昇圧ゲート（ジョセフソンドライバ）ＤＧ0 〜Ｄ
Ｇ3bを用いることにより、アドレス線の立上がり時間を
速めることができる。このとき、アドレス線の特性イン
ピーダンスと負荷抵抗（終端抵抗）Ｒ0 〜Ｒ3bの値が等
しくなるように昇圧ゲートの出力電圧を選ぶことによ
り、インピーダンスマッチングをとって、理想的な信号
伝達を実現することができる。
【００５８】図９に示すジョセフソンデコーダ回路で
は、各ジョセフソン昇圧ゲートＥＧ0 ，ＥＧ0b，Ｅ
Ｇ1 ，ＥＧ1b，ＥＧ2 ，ＥＧ2b，ＥＧ3 ，ＥＧ3bが複数
の量子干渉素子（３接合量子干渉素子）を備えて構成さ
れており、直列接続した複数の３接合量子干渉素子を用
いてギャップ電圧の数倍の出力電圧を得て、アドレス線
の立上がり時間を速めるようにしたものである。なお、
ジョセフソン昇圧ゲートＤＧ，ＥＧについては特願平３
−１５５７５を参照。
は、各ジョセフソン昇圧ゲートＥＧ0 ，ＥＧ0b，Ｅ
Ｇ1 ，ＥＧ1b，ＥＧ2 ，ＥＧ2b，ＥＧ3 ，ＥＧ3bが複数
の量子干渉素子（３接合量子干渉素子）を備えて構成さ
れており、直列接続した複数の３接合量子干渉素子を用
いてギャップ電圧の数倍の出力電圧を得て、アドレス線
の立上がり時間を速めるようにしたものである。なお、
ジョセフソン昇圧ゲートＤＧ，ＥＧについては特願平３
−１５５７５を参照。
【００５９】上述したように、本実施例のジョセフソン
デコーダ回路によれば、従来の複雑な構成（特に、複雑
な配線）を有するジョセフソンデコーダを多入力のＡＮ
Ｄゲートを各デコーダ出力の数用いることによって、配
線領域が小さく簡単な構成のジョセフソンデコーダ回路
を実現することができる。さらに、本実施例のジョセフ
ソンデコーダ回路は、回路設計が容易であり、また、冗
長回路も簡単に設けることができる。
デコーダ回路によれば、従来の複雑な構成（特に、複雑
な配線）を有するジョセフソンデコーダを多入力のＡＮ
Ｄゲートを各デコーダ出力の数用いることによって、配
線領域が小さく簡単な構成のジョセフソンデコーダ回路
を実現することができる。さらに、本実施例のジョセフ
ソンデコーダ回路は、回路設計が容易であり、また、冗
長回路も簡単に設けることができる。
【００６０】次に、本発明の第１０実施例によるジョセ
フソンメモリ回路のデコーダ回路及び冗長用デコーダ回
路を図１０を参照しながら説明する。
フソンメモリ回路のデコーダ回路及び冗長用デコーダ回
路を図１０を参照しながら説明する。
【００６１】この４−１６ビットのデコーダ回路１は、
メモリセル部（図示せず）のビット線側及びワード線側
にぞれぞれ設けられ、４入力ＡＮＤゲート（Ｇ1 〜
Ｇn ）が２4 個ずつ配置されている。明確に示すため、
そのうちの１個の４入力ＡＮＤゲートＧi を一点鎖線で
囲む。これらの４入力ＡＮＤゲートＧi の各入力には、
アドレス信号の真信号及び補信号をペアとしてどちらか
の信号が与えられる。
メモリセル部（図示せず）のビット線側及びワード線側
にぞれぞれ設けられ、４入力ＡＮＤゲート（Ｇ1 〜
Ｇn ）が２4 個ずつ配置されている。明確に示すため、
そのうちの１個の４入力ＡＮＤゲートＧi を一点鎖線で
囲む。これらの４入力ＡＮＤゲートＧi の各入力には、
アドレス信号の真信号及び補信号をペアとしてどちらか
の信号が与えられる。
【００６２】例えば図中の最上位に位置する最初の４入
力ＡＮＤゲートＧ1の第１乃至第４段入力部には、それ
ぞれ補信号Ａ0b，Ａ1b，Ａ2b，Ａ3bがその量子干渉素子
の磁界制御入力として与えられる。従って、その演算結
果Ａ0b，Ａ1b，Ａ2b，Ａ3bが出力される。また、第２番
目の４入力ＡＮＤゲート２の第１乃至第４入力部には、
それぞれ真信号Ａ0 、補信号Ａ1b，Ａ2b，Ａ3bが与えら
れ、その演算結果Ａ0 ，Ａ1b，Ａ2b，Ａ3bが出力され
る。
力ＡＮＤゲートＧ1の第１乃至第４段入力部には、それ
ぞれ補信号Ａ0b，Ａ1b，Ａ2b，Ａ3bがその量子干渉素子
の磁界制御入力として与えられる。従って、その演算結
果Ａ0b，Ａ1b，Ａ2b，Ａ3bが出力される。また、第２番
目の４入力ＡＮＤゲート２の第１乃至第４入力部には、
それぞれ真信号Ａ0 、補信号Ａ1b，Ａ2b，Ａ3bが与えら
れ、その演算結果Ａ0 ，Ａ1b，Ａ2b，Ａ3bが出力され
る。
【００６３】同様に、第３番目から第２4 番目に至る４
入力ＡＮＤゲート２の第１乃至第４段入力部にも、それ
ぞれアドレス信号の所定の真信号又は補信号が与えら
れ、その演算結果Ａ0b，Ａ1b，Ａ2b，Ａ3b，…が出力さ
れる。このようにして、２4 個の出力のうち１個のみが
選択される。即ち、２4 本の行又は列のうち、所望の１
本の行又は列が選択される。
入力ＡＮＤゲート２の第１乃至第４段入力部にも、それ
ぞれアドレス信号の所定の真信号又は補信号が与えら
れ、その演算結果Ａ0b，Ａ1b，Ａ2b，Ａ3b，…が出力さ
れる。このようにして、２4 個の出力のうち１個のみが
選択される。即ち、２4 本の行又は列のうち、所望の１
本の行又は列が選択される。
【００６４】また、このデコーダ回路１の冗長用デコー
ダ回路は図中において破線で囲まれており、４入力ＡＮ
ＤゲートＧred が１本の冗長ラインドライバを形成して
いる。この４入力ＡＮＤゲートはＧred は上記デコーダ
回路１の４入力ＡＮＤゲートＧi と同じ構成のものであ
る。
ダ回路は図中において破線で囲まれており、４入力ＡＮ
ＤゲートＧred が１本の冗長ラインドライバを形成して
いる。この４入力ＡＮＤゲートはＧred は上記デコーダ
回路１の４入力ＡＮＤゲートＧi と同じ構成のものであ
る。
【００６５】冗長用デコーダ回路の４入力４ＡＮＤゲー
トＧred の第１乃至第４段入力部は、ヒューズ部３１，
３２を介して、それぞれデコーダ回路の４入力ＡＮＤゲ
ートＧi の第１の乃至第４段入力部、及びアドレス信号
の真信号又は補信号Ａ0 ，Ａ 0b；Ａ1 ，Ａ1b，Ａ2 ，Ａ
2b，Ａ3 ，Ａ3bに接続されている。
トＧred の第１乃至第４段入力部は、ヒューズ部３１，
３２を介して、それぞれデコーダ回路の４入力ＡＮＤゲ
ートＧi の第１の乃至第４段入力部、及びアドレス信号
の真信号又は補信号Ａ0 ，Ａ 0b；Ａ1 ，Ａ1b，Ａ2 ，Ａ
2b，Ａ3 ，Ａ3bに接続されている。
【００６６】このヒューズ部３，３２は、その拡大図Ｘ
に示されるように、アドレス信号の真信号と補信号の信
号線が互いに並行しているパラレル線３０ａ，３０ｂと
立体的に交差しているクロス線３０ｃとが併存してい
る。
に示されるように、アドレス信号の真信号と補信号の信
号線が互いに並行しているパラレル線３０ａ，３０ｂと
立体的に交差しているクロス線３０ｃとが併存してい
る。
【００６７】このため、アドレス信号が与えられると、
その真信号と補信号の信号線は互いに電気的に接続され
ており、しかも磁界制御線のインダクタンスは比較的大
きいため、アドレス信号の信号電流のうち量子干渉素子
の磁界制御線に流れる電流は小さく、従ってこの電流で
は量子干渉素子がスイッチすることはない。
その真信号と補信号の信号線は互いに電気的に接続され
ており、しかも磁界制御線のインダクタンスは比較的大
きいため、アドレス信号の信号電流のうち量子干渉素子
の磁界制御線に流れる電流は小さく、従ってこの電流で
は量子干渉素子がスイッチすることはない。
【００６８】図１０の各多入力ＡＮＤゲートＧ1 〜Ｇn
及びＧred の出力端子にはヒューズｆ1 〜ｆn 及びｆr
がそれぞれ設けられ、レーザビーム照射によって溶断で
きるようになっている。そこで、ある行又は列のメモリ
セル欠陥ビットがあり、冗長用デコーダ回路として機能
させる場合、例えばレーザを用いてヒューズ部３１，３
２の真信号と補信号の信号線のパラレル線３０ａ，３０
ｂ又はクロック線３０ｃの一方を任意に切断し、不良ア
ドレスを書き込むと共に、不良アドレスに対応する多入
力ＡＮＤゲートの出力ヒューズを切断することができる
ようになっている。
及びＧred の出力端子にはヒューズｆ1 〜ｆn 及びｆr
がそれぞれ設けられ、レーザビーム照射によって溶断で
きるようになっている。そこで、ある行又は列のメモリ
セル欠陥ビットがあり、冗長用デコーダ回路として機能
させる場合、例えばレーザを用いてヒューズ部３１，３
２の真信号と補信号の信号線のパラレル線３０ａ，３０
ｂ又はクロック線３０ｃの一方を任意に切断し、不良ア
ドレスを書き込むと共に、不良アドレスに対応する多入
力ＡＮＤゲートの出力ヒューズを切断することができる
ようになっている。
【００６９】例えば、いま、アドレス信号１１００に相
当する行又は列のメモリセルに欠陥があったとし、その
際の欠陥救済方法を、図１１を用いて説明する。
当する行又は列のメモリセルに欠陥があったとし、その
際の欠陥救済方法を、図１１を用いて説明する。
【００７０】冗長用デコーダ回路の４入力ＡＮＤゲート
Ｇred の第１及び第２段入力部のヒューズ部３１，３２
は、その拡大図Ｙに示されように、それぞれ真信号と補
信号の信号線のパラレル線３０ａ，３０ｂがレーザによ
って切断され、クロス線３０ｃのみが存在する。従っ
て、第１および第２段入力部には、それぞれ真信号
Ａ0 ，Ａ1 が与えられる。
Ｇred の第１及び第２段入力部のヒューズ部３１，３２
は、その拡大図Ｙに示されように、それぞれ真信号と補
信号の信号線のパラレル線３０ａ，３０ｂがレーザによ
って切断され、クロス線３０ｃのみが存在する。従っ
て、第１および第２段入力部には、それぞれ真信号
Ａ0 ，Ａ1 が与えられる。
【００７１】他方、第３及び第４入力部のヒューズ部
５，６はその拡大図Ｚに示されるように、それぞれクロ
ック線３０ｃが切断されてパラレル線３０ａ，３０ｂの
みが存在する。従って、第３及び第４段入力部には、そ
れぞれ補信号Ａ2b，Ａ3bが与えられる。こうして、冗長
用デコーダ回路の４入力ＡＮＤゲートＧred による演算
結果Ａ0 ，Ａ1 ，Ａ2b，Ａ3bが出力されることになる。
５，６はその拡大図Ｚに示されるように、それぞれクロ
ック線３０ｃが切断されてパラレル線３０ａ，３０ｂの
みが存在する。従って、第３及び第４段入力部には、そ
れぞれ補信号Ａ2b，Ａ3bが与えられる。こうして、冗長
用デコーダ回路の４入力ＡＮＤゲートＧred による演算
結果Ａ0 ，Ａ1 ，Ａ2b，Ａ3bが出力されることになる。
【００７２】これと同時に４入力ＡＮＤゲートＧ4 のヒ
ューズｆ4 が切断される。従って、アドレス信号１１０
０が入力され場合、この信号に対応するデコーダ回路の
４入力ＡＮＤゲートＧ4 の代わりに、冗長用デコーダ回
路Ｇｒｅｄの４入力ＡＮＤゲートがＧred が動作し、冗
長メモリセル部に設けた所定の行又は列を選択する。
ューズｆ4 が切断される。従って、アドレス信号１１０
０が入力され場合、この信号に対応するデコーダ回路の
４入力ＡＮＤゲートＧ4 の代わりに、冗長用デコーダ回
路Ｇｒｅｄの４入力ＡＮＤゲートがＧred が動作し、冗
長メモリセル部に設けた所定の行又は列を選択する。
【００７３】このように第１の実施例によれば、ジョセ
フソンメモリ回路において、動作マージンを低減するこ
となく多入力化が可能な４入力ＮＡＤゲートＧｉを用い
てデコーダ回路を構成すると共に、同じ４入力ＡＮＤゲ
ートＧred４によって冗長用デコーダ回路の冗長ライン
を形成することにより、メモリ配列中に欠陥のある行、
列、又はメモリセルが存在しても、またデコーダ回路の
多入力ジョセフソン論理積ゲートに欠陥が存在しても、
その欠陥部分に相当するアドレス信号が入力されたと
き、冗長用デコーダ回路によって冗長メモリセル部の行
又は列を代わりに選択することができる。
フソンメモリ回路において、動作マージンを低減するこ
となく多入力化が可能な４入力ＮＡＤゲートＧｉを用い
てデコーダ回路を構成すると共に、同じ４入力ＡＮＤゲ
ートＧred４によって冗長用デコーダ回路の冗長ライン
を形成することにより、メモリ配列中に欠陥のある行、
列、又はメモリセルが存在しても、またデコーダ回路の
多入力ジョセフソン論理積ゲートに欠陥が存在しても、
その欠陥部分に相当するアドレス信号が入力されたと
き、冗長用デコーダ回路によって冗長メモリセル部の行
又は列を代わりに選択することができる。
【００７４】従って、欠陥を含んでいても良品として機
能することができるため、チップ歩留りの向上、チップ
コストの低減を実現することができる。
能することができるため、チップ歩留りの向上、チップ
コストの低減を実現することができる。
【００７５】次に、本発明の第１１の実施例によるジョ
セフソンメモリデコーダ回路及び冗長用デコーダ回路
を、図１２に示す回路図を用いて説明する。なお、図１
１の回路図と同一の構成要素には同一の符号を付して説
明を省略する。
セフソンメモリデコーダ回路及び冗長用デコーダ回路
を、図１２に示す回路図を用いて説明する。なお、図１
１の回路図と同一の構成要素には同一の符号を付して説
明を省略する。
【００７６】上記第１の実施例における冗長用デコーダ
回路の冗長ラインが１本であったのに対し、２本の冗長
ライン、即ち２個の４入力ＡＮＤゲートＧred1，Ｇred2
が配置されている点に本第１１実施例の特徴がある。
回路の冗長ラインが１本であったのに対し、２本の冗長
ライン、即ち２個の４入力ＡＮＤゲートＧred1，Ｇred2
が配置されている点に本第１１実施例の特徴がある。
【００７７】そしてこの冗長用デコーダ回路の２個の４
入力ＡＮＤゲートＧred1, Ｇred2の各段の入力部は上記
第１の実施例の場合と同様にヒューズ部３１，３２を介
してそれぞれデコーダ色の４入力ＡＮＤゲートＧi の各
段の入力部、及びアドレス信号の真信号又は補信号Ａ
３，Ａ３’；Ａ２，Ａ２’；Ａ１，Ａ１’；Ａ０，Ａ
０’に接続されていると共に、ヒューズ部３３を介して
相互に接続されている。
入力ＡＮＤゲートＧred1, Ｇred2の各段の入力部は上記
第１の実施例の場合と同様にヒューズ部３１，３２を介
してそれぞれデコーダ色の４入力ＡＮＤゲートＧi の各
段の入力部、及びアドレス信号の真信号又は補信号Ａ
３，Ａ３’；Ａ２，Ａ２’；Ａ１，Ａ１’；Ａ０，Ａ
０’に接続されていると共に、ヒューズ部３３を介して
相互に接続されている。
【００７８】そしてこれらのヒューズ部３１，３２，３
３において、アドレス信号の真信号と補信号の信号線が
パラレル線及びクロック線として併存しているのは、上
記第１０の実施例の図１０における拡大図に示される場
合と同様である。
３において、アドレス信号の真信号と補信号の信号線が
パラレル線及びクロック線として併存しているのは、上
記第１０の実施例の図１０における拡大図に示される場
合と同様である。
【００７９】なお、上記第１及び第２の実施れぽにおい
ては、冗長用デコーダ回路の冗長ラインが１本及び２本
の場合について述べたが、これに限定されず、原理的に
は何本にでも増加させることができ、従ってチップ歩留
りの更なる向上を実現することができる。但し、冗長ラ
インの増加につれて歩留り改善率は飽和する傾向にな
る。
ては、冗長用デコーダ回路の冗長ラインが１本及び２本
の場合について述べたが、これに限定されず、原理的に
は何本にでも増加させることができ、従ってチップ歩留
りの更なる向上を実現することができる。但し、冗長ラ
インの増加につれて歩留り改善率は飽和する傾向にな
る。
【００８０】また、上記第１及び第２の実施例は、４−
１６ビットのジョセフソンメモリ回路の場合について説
明しが、更に多ビットのジョセフソンメモリ回路にも、
本発明の適用が可能なことはいうまでもない。
１６ビットのジョセフソンメモリ回路の場合について説
明しが、更に多ビットのジョセフソンメモリ回路にも、
本発明の適用が可能なことはいうまでもない。
【００８１】この場合、デコーダ回路及び冗長用デコー
ダ回路に用いる４入力ＡＮＤゲートＧi を更に多入力化
する必要が生じるが、図３に示す４入力ＡＮＤゲートは
原理的にはラダー状に接続された各段の入力部を構成す
る単接合ジョセフソン素子及び３接合量子干渉素子から
なるユニットの数を増加すれば、いくらでも入力数を増
やすことができるため、容易にこの要求に応えることが
できる。
ダ回路に用いる４入力ＡＮＤゲートＧi を更に多入力化
する必要が生じるが、図３に示す４入力ＡＮＤゲートは
原理的にはラダー状に接続された各段の入力部を構成す
る単接合ジョセフソン素子及び３接合量子干渉素子から
なるユニットの数を増加すれば、いくらでも入力数を増
やすことができるため、容易にこの要求に応えることが
できる。
【００８２】図１３は本発明の第１２実施例によるＰＬ
Ａ回路を示す。図１３を参照するに、本実施例のＰＬＡ
回路はＡＮＤアレイ４１とＯＲアレイ４２とよりなり、
ＡＮＤアレイ４１は複数のジョセフソンＡＮＤゲートＧ
1 〜Ｇｎを相互接続配線３０で接続した点で図１２のデ
コーダと同様な構成を有する。
Ａ回路を示す。図１３を参照するに、本実施例のＰＬＡ
回路はＡＮＤアレイ４１とＯＲアレイ４２とよりなり、
ＡＮＤアレイ４１は複数のジョセフソンＡＮＤゲートＧ
1 〜Ｇｎを相互接続配線３０で接続した点で図１２のデ
コーダと同様な構成を有する。
【００８３】一方、ＡＮＤアレイ４１では、相互接続配
線３０が、各ジョセフソンＡＮＤゲート中の特定の量子
干渉素子Ｓｘと磁界結合をしないように構成されてい
る。かかる相互接続配線３０は、例えば先のメモリデコ
ーダの実施例で説明したようなヒューズを使って相互接
続配線中の配線導体ｌが量子干渉素子Ｓｘを迂回するよ
うにすることで実現できる。その結果、ＡＮＤアレイ４
１の各ＡＮＤゲートの動作を適宜プログラムすることが
でき、ＡＮＤアレイ４１はアレイ４１中に設けられたジ
ョセフソンＡＮＤゲートの数に対応した出力信号Ｏ1 〜
Ｏｎを、所望のプログラムに従って出力する。
線３０が、各ジョセフソンＡＮＤゲート中の特定の量子
干渉素子Ｓｘと磁界結合をしないように構成されてい
る。かかる相互接続配線３０は、例えば先のメモリデコ
ーダの実施例で説明したようなヒューズを使って相互接
続配線中の配線導体ｌが量子干渉素子Ｓｘを迂回するよ
うにすることで実現できる。その結果、ＡＮＤアレイ４
１の各ＡＮＤゲートの動作を適宜プログラムすることが
でき、ＡＮＤアレイ４１はアレイ４１中に設けられたジ
ョセフソンＡＮＤゲートの数に対応した出力信号Ｏ1 〜
Ｏｎを、所望のプログラムに従って出力する。
【００８４】一方、ＯＲアレイ４２は多数のＯＲゲート
ＯＲ1 〜ＯＲｍより構成され、各々のＯＲゲートは複数
の量子干渉素子Ｓを交流バイアス電源１６０に直列に接
続して構成される。さらに、各々のジョセフソンＯＲゲ
ート中の量子干渉素子Ｓは前記ＡＮＤアレイ４１の出力
信号Ｏ1 〜Ｏｎにより駆動され、有限電圧状態に遷移す
ることにより出力信号Ｘ0 〜Ｘｍを出力する。その際、
量子干渉素子Ｓは直列接続されているため何れの素子Ｓ
ｉが遷移しても出力信号Ｘｉがえられる。換言すれば、
このように直列接続された量子干渉素子Ｓはジョセフソ
ンＯＲゲートとして動作する。
ＯＲ1 〜ＯＲｍより構成され、各々のＯＲゲートは複数
の量子干渉素子Ｓを交流バイアス電源１６０に直列に接
続して構成される。さらに、各々のジョセフソンＯＲゲ
ート中の量子干渉素子Ｓは前記ＡＮＤアレイ４１の出力
信号Ｏ1 〜Ｏｎにより駆動され、有限電圧状態に遷移す
ることにより出力信号Ｘ0 〜Ｘｍを出力する。その際、
量子干渉素子Ｓは直列接続されているため何れの素子Ｓ
ｉが遷移しても出力信号Ｘｉがえられる。換言すれば、
このように直列接続された量子干渉素子Ｓはジョセフソ
ンＯＲゲートとして動作する。
【００８５】ＯＲアレイ４２に供給されたＡＮＤアレイ
４２の出力信号Ｏ1〜Ｏｎは相互接続配線３５1 〜３５
ｎを介して各ジョセフソンＯＲゲートＯＲ1 〜ＯＲｍの
量子干渉素子Ｓに供給されるが、その際先のメモリデコ
ーダの実施例で説明したのと同じように相互接続配線３
５i 中にレーザビームにより切断されるヒューズを設け
ることにより、配線３５i が特定の素子Ｓを迂回するよ
うに形成でき、これによりＯＲゲートの動作を適宜プロ
グラムすることができる。さらに、かかるＡＮＤアレイ
４１とＯＲアレイ４２を組み合わせることにより、任意
の論理動作を得ることが可能になる。
４２の出力信号Ｏ1〜Ｏｎは相互接続配線３５1 〜３５
ｎを介して各ジョセフソンＯＲゲートＯＲ1 〜ＯＲｍの
量子干渉素子Ｓに供給されるが、その際先のメモリデコ
ーダの実施例で説明したのと同じように相互接続配線３
５i 中にレーザビームにより切断されるヒューズを設け
ることにより、配線３５i が特定の素子Ｓを迂回するよ
うに形成でき、これによりＯＲゲートの動作を適宜プロ
グラムすることができる。さらに、かかるＡＮＤアレイ
４１とＯＲアレイ４２を組み合わせることにより、任意
の論理動作を得ることが可能になる。
【００８６】図１４は本発明の第１３の実施例によるＰ
ＬＡ回路の構成を示す。図中、ＡＮＤアレイ５１は図１
３のＡＮＤアレイ４１と同一の構成を有し入力信号
Ａ0 ，Ａ 0b，Ａ1 ，Ａ1b，．．．に対応して出力信号Ｏ
1 〜ＯｎをＯＲアレイ５２に供給する。
ＬＡ回路の構成を示す。図中、ＡＮＤアレイ５１は図１
３のＡＮＤアレイ４１と同一の構成を有し入力信号
Ａ0 ，Ａ 0b，Ａ1 ，Ａ1b，．．．に対応して出力信号Ｏ
1 〜ＯｎをＯＲアレイ５２に供給する。
【００８７】ＯＲアレイ５２は図２０に示す構成の複数
のジョセフソンＯＲゲートより構成され、ＯＲアレイ４
２と同様な動作を行い出力信号Ｘ0 〜Ｘｍを出力する。
のジョセフソンＯＲゲートより構成され、ＯＲアレイ４
２と同様な動作を行い出力信号Ｘ0 〜Ｘｍを出力する。
【００８８】図２０はＯＲアレイ５２に使用するジョセ
フソンＯＲゲートの構成を示す。
フソンＯＲゲートの構成を示す。
【００８９】図２０を参照するに、ジョセフソンＯＲゲ
ートは図１で説明したジョセフソンＡＮＤゲートと類似
した構成を有するが、各量子干渉素子Ｓｉに対応してバ
イアスバスからバイアス電流を供給するバイアス抵抗Ｒ
ｓｉ’が設けられている点が異なっている。ここで、各
量子干渉素子Ｓｉは抵抗Ｒｓｉ’を介して、有限電圧状
態への遷移が自発的に生じるよりもわずかに低いレベル
にバイアスされる。この状態で入力信号が入力ポートに
供給されると素子ＳｉはジョセフソンＡＮＤゲートの場
合と同じく有限電圧状態に遷移して出力電圧が発生す
る。一方、量子干渉素子Ｓｉはその前段の素子Ｓi-1 か
ら出力が供給された場合でも有限電圧状態に遷移を生
じ、かかる遷移は入力ポートへの入力信号とは無関係に
生じる。一つの段で量子干渉素子の遷移が生じるとかか
る遷移は順次次段に波及し、従って、本実施例のジョセ
フソンＯＲゲートはいずれの段に入力信号が供給された
場合においても出力を生じる論理和動作を行う。
ートは図１で説明したジョセフソンＡＮＤゲートと類似
した構成を有するが、各量子干渉素子Ｓｉに対応してバ
イアスバスからバイアス電流を供給するバイアス抵抗Ｒ
ｓｉ’が設けられている点が異なっている。ここで、各
量子干渉素子Ｓｉは抵抗Ｒｓｉ’を介して、有限電圧状
態への遷移が自発的に生じるよりもわずかに低いレベル
にバイアスされる。この状態で入力信号が入力ポートに
供給されると素子ＳｉはジョセフソンＡＮＤゲートの場
合と同じく有限電圧状態に遷移して出力電圧が発生す
る。一方、量子干渉素子Ｓｉはその前段の素子Ｓi-1 か
ら出力が供給された場合でも有限電圧状態に遷移を生
じ、かかる遷移は入力ポートへの入力信号とは無関係に
生じる。一つの段で量子干渉素子の遷移が生じるとかか
る遷移は順次次段に波及し、従って、本実施例のジョセ
フソンＯＲゲートはいずれの段に入力信号が供給された
場合においても出力を生じる論理和動作を行う。
【００９０】なお、本発明は上記の実施例に限定される
ものではなく、特許請求の範囲に記載の要旨内で様々な
変形、変更が可能である。
ものではなく、特許請求の範囲に記載の要旨内で様々な
変形、変更が可能である。
【００９１】
【発明の効果】本発明によれば、量子干渉素子を入力端
子の数に対応して複数個縦続接続し、その際二段目以降
の量子干渉素子へのバイアス電流の供給を、前段の量子
干渉素子の有限電圧状態への遷移に対応して行うことに
より、簡単な構成で動作の信頼性が高い多入力ＡＮＤゲ
ートおよび多入力ＯＲゲートを構成することが可能であ
る。各段の量子干渉素子は単一の入力ラインのみを有す
るため動作マージンが大きく、しかも任意の段数縦続接
続しても動作の安定性が損なわれない。本発明による多
入力ＡＮＤゲートあるいは多入力ＯＲゲートを用いるこ
とにより、簡単な構成のジョセフソンデコーダ回路やＰ
ＬＡ回路を構成することができる。
子の数に対応して複数個縦続接続し、その際二段目以降
の量子干渉素子へのバイアス電流の供給を、前段の量子
干渉素子の有限電圧状態への遷移に対応して行うことに
より、簡単な構成で動作の信頼性が高い多入力ＡＮＤゲ
ートおよび多入力ＯＲゲートを構成することが可能であ
る。各段の量子干渉素子は単一の入力ラインのみを有す
るため動作マージンが大きく、しかも任意の段数縦続接
続しても動作の安定性が損なわれない。本発明による多
入力ＡＮＤゲートあるいは多入力ＯＲゲートを用いるこ
とにより、簡単な構成のジョセフソンデコーダ回路やＰ
ＬＡ回路を構成することができる。
【図１】本発明の第１の実施例による４入力ＡＮＤゲー
トを示す回路図である。
トを示す回路図である。
【図２】本発明の第２の実施例による４入力ＡＮＤゲー
トを示す回路図である。
トを示す回路図である。
【図３】本発明の第３の実施例による４入力ＡＮＤゲー
トを示す回路図である。
トを示す回路図である。
【図４】本発明の第４の実施例による４入力ＡＮＤゲー
トを示す回路図である。
トを示す回路図である。
【図５】本発明の第５の実施例による４入力ＡＮＤゲー
トを示す回路図である。
トを示す回路図である。
【図６】本発明の第６の実施例による４入力ＡＮＤゲー
トを示す回路図である。
トを示す回路図である。
【図７】本発明の第７の実施例によるジョセフソンデコ
ーダ回路を示す図である。
ーダ回路を示す図である。
【図８】本発明の第８の実施例によるジョセフソンデコ
ーダ回路を示す図である。
ーダ回路を示す図である。
【図９】本発明の第９の実施例によるジョセフソンデコ
ーダ回路を示す図である。
ーダ回路を示す図である。
【図１０】（Ａ）および（Ｂ）は本発明の第１０の実施
例によるジョセフソンメモリ回路のデコーダ回路及び冗
長用デコーダ回路を示す回路図である。
例によるジョセフソンメモリ回路のデコーダ回路及び冗
長用デコーダ回路を示す回路図である。
【図１１】（Ａ）〜（Ｃ）は特定のアドレス信号に対応
する行または列のメモリセルに欠陥があった場合の救済
方法を説明するための図である。
する行または列のメモリセルに欠陥があった場合の救済
方法を説明するための図である。
【図１２】本発明第１１の実施例によるジョセフソンメ
モリ回路のデコーダ回路及び冗長用デコーダ回路を示す
回路図である。
モリ回路のデコーダ回路及び冗長用デコーダ回路を示す
回路図である。
【図１３】本発明の第１２実施例によるＰＬＡ回路を示
す図である。
す図である。
【図１４】本発明の第１３の実施例によりＰＬＡ回路を
示す図である。
示す図である。
【図１５】図１４のＰＬＡ回路で使うジョセフソンＯＲ
ゲートを示す図である。
ゲートを示す図である。
【図１６】従来の２接合量子干渉素子を示す図である。
【図１７】図１６の素子の動作特性を示す図である。
【図１８】従来の３接合量子干渉素子を示す図である。
【図１９】図１８の素子の動作特性を示す図である。
【図２０】従来の３入力ジョセフソンＡＮＤゲートを示
す回路図である。
す回路図である。
１１〜１４ 各段の入力部 １５ 出力段 １６ バイアスバス ２０ バイアス端子 ２１〜２３ 入力ライン ３０ 相互接続配線 ３０ａ，３０ｂ，３０ｃ ヒューズ ３１〜３３ ヒューズ部 ３５1 〜３５ｍ 相互接続配線 ４１，５１ ＡＮＤアレイ ４２，５２ ＯＲアレイ １６０ バイアス電源 Ａ〜Ｄ 入力ポート Ａ0 〜Ａ3 入力真信号 Ａ0b〜Ａ3b 入力補信号 ＤＧ0 〜ＤＧ3b，ＥＧ0 〜ＥＧ3b 昇圧ゲート Ｇ1 〜Ｇｎ ジョセフソンＡＮＤゲート ＧＮＤ 超伝導グランドプレーン Ｊ1 〜Ｊ5 ，Ｊ11〜Ｊ13 ジョセフソン接合 ＯＲ1 〜ＯＲｍ，ＯＲ1 ’〜ＯＲｍ’ ジョセフソンＯ
Ｒゲート Ｒｌ 負荷抵抗 Ｒｓ1 〜Ｒｓ5 ，Ｒｓ2 ’〜Ｒｓ4 ’ バイアス抵抗
Ｒゲート Ｒｌ 負荷抵抗 Ｒｓ1 〜Ｒｓ5 ，Ｒｓ2 ’〜Ｒｓ4 ’ バイアス抵抗
Claims (7)
- 【請求項１】 複数の入力ポートに対応して初段から最
終段まで複数のジョセフソン論理ゲートを相互に縦続接
続して形成した多入力ジョセフソンＡＮＤゲートにおい
て、前記ジョセフソン論理ゲートの各々は：超伝導状態
から有限電圧状態に遷移することにより出力信号を生成
する量子干渉素子（Ｓ1 〜 Ｓ4 ）と；対応する入力ポ
ート（Ａ〜Ｄ）に接続され、前記量子干渉素子に磁界結
合してこれに入力ポートからの入力電流を転送する入力
ラインと；前記量子干渉素子に、バイアス電流を、前記
入力ラインに入力電流が供給された場合に量子干渉素子
の有限電圧状態への遷移が生じるようなレベルで供給す
るバイアス手段（Ｊ2 〜Ｊ4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒｓ21
〜Ｒｓ41，Ｒ22〜Ｒ42）とよりなり、 前記バイアス手段のうち第２段目〜最終段までのものは
前段の量子干渉素子の出力信号をトリガ信号として供給
され、前記バイアス電流を前記トリガ信号に応じて出力
することを特徴とする多入力ジョセフソンＡＮＤゲー
ト。 - 【請求項２】 前記第２段目から最終段までのバイアス
手段の各々は、一端をバイアス電流源に接続された第一
のバイアス抵抗（Ｒｓ2 〜Ｒｓ4）と、前記第一のバイ
アス抵抗の他端に一端を接続され他端を接地されたジョ
セフソン接合素子（Ｊ2 〜Ｊ4 ) と、一端を前段の量子
干渉素子に接続されてこれより出力信号を供給され、他
端を前記ジョセフソン接合素子の一端に接続された入力
抵抗（Ｒ21〜Ｒ41) と、一端を前記ジョセフソン接合の
一端に接続され他端を量子干渉素子のバイアス端子に接
続された第二のバイアス抵抗（Ｒ22〜Ｒ42）とよりなる
ことを特徴とする請求項１記載の多入力ＡＮＤゲート。 - 【請求項３】 前記第二のバイアス抵抗（Ｒ22〜Ｒ42）
はジョセフソン接合素子のギャップ電圧（Ｖｇ）を臨界
電流（Ｉｍ）で除した値に等しく設定されることを特徴
とする請求項２記載の多入力ジョセフソンＡＮＤゲー
ト。 - 【請求項４】 入力データを供給されてこれをデコード
するジョセフソンデコーダ回路において、 各々初段から最終段まで入力データのビット数に対応し
て縦続接続して構成されたジョセフソン論理ゲートを有
する複数のジョセフソンＡＮＤゲートと、 前記複数のジョセフソンＡＮＤゲートを各段毎に相互接
続する相互接続手段とよりなり、 前記ジョセフソン論理ゲートの各々は超伝導状態から有
限電圧状態に遷移することにより出力信号を生成する量
子干渉素子（Ｓ1 〜Ｓ4 ）と、対応する入力ポート（Ａ
〜Ｄ）に接続され、前記量子干渉素子に磁界結合してこ
れに入力ポートからの入力電流を転送する入力ライン
と、前記量子干渉素子に、バイアス電流を、前記入力ラ
インに入力電流が供給された場合に量子干渉素子の有限
電圧状態への遷移が生じるようなレベルで供給するバイ
アス手段（Ｊ2 〜Ｊ4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒｓ21〜Ｒｓ
41，Ｒ22〜Ｒ42）とよりなり、前記バイアス手段のうち
第２段目〜最終段までのものは前段の量子干渉素子の出
力信号をトリガ信号として供給され、前記バイアス電流
を前記トリガ信号に応じて出力し、 前記相互接続手段は前記ジョセフソン論理ゲートの入力
ラインを、各ジョセフソンＡＮＤゲートに入力データが
異なった論理組合せで供給されるように相互接続するこ
とを特徴とするジョセフソンデコーダ回路。 - 【請求項５】 前記ジョセフソンＡＮＤゲートは前記入
力データの論理組合せの数よりも多く設けられ、前記相
互接続手段は複数のジョセフソンＡＮＤゲートが同一の
入力データ組合せに対して出力を生成するように前記ジ
ョセフソンＡＮＤゲートを接続するプログラム可能接続
手段を含むことを特徴とする請求項４記載のジョセフソ
ンデコーダ回路。 - 【請求項６】 複数の多入力ジョセフソンＡＮＤゲート
を含むプログラム可能ジョセフソンＡＮＤアレイと、複
数の多入力ジョセフソンＯＲゲートを含むプログラム可
能ジョセフソンＯＲアレイとよりなり、入力ポートに供
給された多ビット入力データにもとづいて所望の論理演
算を行うジョセフソンＰＬＡ回路において、 前記プログラム可能ジョセフソンＡＮＤアレイは各々が
複数のジョセフソン論理ゲート（１１〜１４）を縦続接
続して構成される複数のジョセフソンＡＮＤゲート（Ｇ
1 〜Ｇｎ）と、前記ジョセフソンＡＮＤゲートの各段を
相互に接続する第一の相互接続手段（３０）とよりな
り、 前記ジョセフソン論理ゲートの各々は超伝導状態から有
限電圧状態に遷移することにより出力信号を生成する量
子干渉素子（Ｓ1 〜Ｓ4 ）と、前記第一の相互接続手段
により対応する入力ポート（Ａ〜Ｄ）に接続され、前記
量子干渉素子に磁界結合してこれに入力ポートからの入
力電流を転送する入力ラインと、前記量子干渉素子に、
バイアス電流を、前記入力ラインに入力電流が供給され
た場合に量子干渉素子の有限電圧状態への遷移が生じる
ようなレベルで供給するバイアス手段（Ｊ2 〜Ｊ4 ，Ｒ
ｓ1 〜Ｒｓ4 ，Ｒｓ21〜Ｒｓ41，Ｒ22〜Ｒ42）とよりな
り、前記バイアス手段のうち第２段目〜最終段までのも
のは前段の量子干渉素子の出力信号をトリガ信号として
供給され、前記バイアス電流を前記トリガ信号に応じて
出力し、 前記第一の相互接続手段は、入力ポートに供給された入
力データを、前記複数のジョセフソンＡＮＤゲートの各
ジョセフソン論理ゲートに、各ジョセフソンＡＮＤゲー
トで異なる論理組合せで供給し、更に特定のジョセフソ
ン論理ゲートへの入力データの供給を選択的に抑止する
プログラム手段を備え、 前記プログラム可能ジョセフソンＯＲアレイは前記プロ
グラム可能ジョセフソンＡＮＤアレイの出力を供給され
る複数の多入力ジョセフソンＯＲゲートと、前記多入力
ＯＲゲートを相互接続する第二の相互接続手段（３５1
〜３５n ）とよりなり、前記多入力ジョセフソンＯＲゲ
ートは複数のジョセフソン論理素子を含み、前記第二の
相互接続手段は前記プログラム可能ＯＲアレイ中の特定
のジョセフソン論理素子への入力データの供給を抑止す
るプログラム手段を備えたことを特徴とするジョセフソ
ンＰＬＡ回路。 - 【請求項７】 複数の入力ポートに対応して初段から最
終段まで複数のジョセフソン論理ゲートを相互に縦続接
続して形成した多入力ジョセフソンＯＲゲートにおい
て、前記ジョセフソン論理ゲートの各々は：超伝導状態
から有限電圧状態に遷移することにより出力信号を生成
する量子干渉素子（Ｓ1 〜 Ｓ4 ）と、 対応する入力ポート（Ａ〜Ｄ）に接続され、前記量子干
渉素子に磁界結合してこれに入力ポートからの入力電流
を転送する入力ラインと；前記量子干渉素子に、第一の
バイアス電流を、前記入力ラインに入力電流が供給され
た場合に量子干渉素子の有限電圧状態への遷移が生じる
ようなレベルで供給する第一のバイアス手段（Ｊ2 〜Ｊ
4 ，Ｒｓ1 〜Ｒｓ4 ，Ｒｓ21〜Ｒｓ41，Ｒ 22〜Ｒ42）
と、 前記量子干渉素子に、第二のバイアス電流を、前記第一
のバイアス電流が同時に供給されている場合に量子干渉
素子の有限電圧状態への遷移が無条件に生じるようなレ
ベルで供給する第二のバイアス手段とよりなり、前記第
二のバイアス手段のうち第２段目〜最終段までのものは
前段の量子干渉素子の出力信号をトリガ信号として供給
され、前記第二のバイアス電流を前記トリガ信号に応じ
て出力することを特徴とする多入力ジョセフソンＯＲゲ
ート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4066106A JPH05136689A (ja) | 1991-03-25 | 1992-03-24 | 多入力ジヨセフソンａｎｄゲート、多入力ジヨセフソンｏｒゲート、ジヨセフソンデコーダ回路、及びジヨセフソンｐｌａ回路 |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6045091 | 1991-03-25 | ||
| JP23035291 | 1991-09-10 | ||
| JP23784991 | 1991-09-18 | ||
| JP3-237849 | 1991-09-18 | ||
| JP3-230352 | 1991-09-18 | ||
| JP3-60450 | 1991-09-18 | ||
| JP4066106A JPH05136689A (ja) | 1991-03-25 | 1992-03-24 | 多入力ジヨセフソンａｎｄゲート、多入力ジヨセフソンｏｒゲート、ジヨセフソンデコーダ回路、及びジヨセフソンｐｌａ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136689A true JPH05136689A (ja) | 1993-06-01 |
Family
ID=27463916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4066106A Withdrawn JPH05136689A (ja) | 1991-03-25 | 1992-03-24 | 多入力ジヨセフソンａｎｄゲート、多入力ジヨセフソンｏｒゲート、ジヨセフソンデコーダ回路、及びジヨセフソンｐｌａ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136689A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021526772A (ja) * | 2018-07-17 | 2021-10-07 | ノースロップ グラマン システムズ コーポレーション | Ｊｔｌベースの超伝導論理アレイおよびｆｐｇａ |
-
1992
- 1992-03-24 JP JP4066106A patent/JPH05136689A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021526772A (ja) * | 2018-07-17 | 2021-10-07 | ノースロップ グラマン システムズ コーポレーション | Ｊｔｌベースの超伝導論理アレイおよびｆｐｇａ |
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|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |