JPH05136144A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05136144A JPH05136144A JP3297319A JP29731991A JPH05136144A JP H05136144 A JPH05136144 A JP H05136144A JP 3297319 A JP3297319 A JP 3297319A JP 29731991 A JP29731991 A JP 29731991A JP H05136144 A JPH05136144 A JP H05136144A
- Authority
- JP
- Japan
- Prior art keywords
- melting point
- bump electrode
- low melting
- film
- conducting metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の信頼性を向上する。
【構成】 半導体ペレット１０または基板１３の端子
８，１２上に、下地金属層６を介して、バンプ電極１を
設けた半導体装置２０において、バンプ電極１を低融点
導電性金属または低融点導電性金属と高融点導電性金属
の合金で構成し、下地金属層６のバンプ電極１側に前記
低融点導電性金属と濡れ性が良い高融点導電性金属膜２
を設け、バンプ電極１と下地金属層６との界面に、低融
点導電性金属と高融点導電性金属の金属間化合物層を設
ける。 【効果】 バンプ電極１と下地金属層６の界面への応力
集中は低減されるので、クラックの発生を低減できる。
８，１２上に、下地金属層６を介して、バンプ電極１を
設けた半導体装置２０において、バンプ電極１を低融点
導電性金属または低融点導電性金属と高融点導電性金属
の合金で構成し、下地金属層６のバンプ電極１側に前記
低融点導電性金属と濡れ性が良い高融点導電性金属膜２
を設け、バンプ電極１と下地金属層６との界面に、低融
点導電性金属と高融点導電性金属の金属間化合物層を設
ける。 【効果】 バンプ電極１と下地金属層６の界面への応力
集中は低減されるので、クラックの発生を低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、半導体ペレットまたは基板の端子上に、下地金属層
を介して、バンプ電極を設けた半導体装置に適用して有
効な技術に関するものである。
に、半導体ペレットまたは基板の端子上に、下地金属層
を介して、バンプ電極を設けた半導体装置に適用して有
効な技術に関するものである。
【０００２】
【従来の技術】ＭＣＣ（Ｍicro Ｃarrier Ｆor ＬＳ
Ｉ Ｃhip）構造を採用する半導体装置が使用されてい
る。
Ｉ Ｃhip）構造を採用する半導体装置が使用されてい
る。
【０００３】前記半導体装置においては、ベース基板、
このベース基板の周囲に接着層を介して接続されたキャ
ップの夫々から構成されるキャビティ内に、半導体ペレ
ットが気密封止されている。
このベース基板の周囲に接着層を介して接続されたキャ
ップの夫々から構成されるキャビティ内に、半導体ペレ
ットが気密封止されている。
【０００４】前記半導体ペレットの素子形成面には、複
数の端子が設けられている。前記ベース基板のペレット
搭載面には、前記半導体ペレットの端子と対応する位置
に、複数の端子が設けられている。このベース基板の端
子と、前記半導体ペレットの端子との間は、バンプ電極
を介して電気的に接続されている。
数の端子が設けられている。前記ベース基板のペレット
搭載面には、前記半導体ペレットの端子と対応する位置
に、複数の端子が設けられている。このベース基板の端
子と、前記半導体ペレットの端子との間は、バンプ電極
を介して電気的に接続されている。
【０００５】前記バンプ電極は、鉛と錫の合金で構成さ
れている。このバンプ電極と接続される端子の表面部に
は、バンプ電極側から、金膜、銅膜の夫々が設けられて
いる。これらの金膜及び銅膜は、いわゆる下地金属層を
構成する。このように、バンプ電極を鉛と錫の合金で構
成し、下地金属層のバンプ電極側から金膜と銅膜を設け
たことにより、バンプ電極と下地金属層との界面部分
に、金と錫の金属間化合物層及び金と銅の金属間化合物
層が形成される。これらの金属間化合物層が形成される
ことにより、バンプ電極と端子との間は接続される。
れている。このバンプ電極と接続される端子の表面部に
は、バンプ電極側から、金膜、銅膜の夫々が設けられて
いる。これらの金膜及び銅膜は、いわゆる下地金属層を
構成する。このように、バンプ電極を鉛と錫の合金で構
成し、下地金属層のバンプ電極側から金膜と銅膜を設け
たことにより、バンプ電極と下地金属層との界面部分
に、金と錫の金属間化合物層及び金と銅の金属間化合物
層が形成される。これらの金属間化合物層が形成される
ことにより、バンプ電極と端子との間は接続される。
【０００６】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【０００７】前記端子とバンプ電極との界面部分に、金
と錫または銅と錫の金属間化合物層が形成されている場
合には、温度サイクル、高温放置等の信頼性試験を半導
体装置に施すことにより、金と錫または銅と錫の金属間
化合物層に応力が集中し、この金と錫または銅と錫の金
属間化合物層が起点となってクラック（亀裂）が発生す
る。この結果、端子とバンプ電極の界面で、はがれが発
生するという問題があった。
と錫または銅と錫の金属間化合物層が形成されている場
合には、温度サイクル、高温放置等の信頼性試験を半導
体装置に施すことにより、金と錫または銅と錫の金属間
化合物層に応力が集中し、この金と錫または銅と錫の金
属間化合物層が起点となってクラック（亀裂）が発生す
る。この結果、端子とバンプ電極の界面で、はがれが発
生するという問題があった。
【０００８】本発明の目的は、半導体ペレットまたは基
板の端子上に、下地金属層を介して、バンプ電極を設け
た半導体装置において、信頼性を向上することが可能な
技術を提供することにある。
板の端子上に、下地金属層を介して、バンプ電極を設け
た半導体装置において、信頼性を向上することが可能な
技術を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】（１）半導体ペレットまたは基板の端子上
に、下地金属層を介して、バンプ電極を設けた半導体装
置において、前記バンプ電極を低融点導電性金属または
低融点導電性金属と高融点導電性金属の合金で構成し、
前記下地金属層のバンプ電極側に前記低融点導電性金属
と濡れ性が良い高融点導電性金属膜を設け、前記バンプ
電極と下地金属層との界面に、前記低融点導電性金属と
高融点導電性金属の金属間化合物層を設ける。
に、下地金属層を介して、バンプ電極を設けた半導体装
置において、前記バンプ電極を低融点導電性金属または
低融点導電性金属と高融点導電性金属の合金で構成し、
前記下地金属層のバンプ電極側に前記低融点導電性金属
と濡れ性が良い高融点導電性金属膜を設け、前記バンプ
電極と下地金属層との界面に、前記低融点導電性金属と
高融点導電性金属の金属間化合物層を設ける。
【００１２】（２）前記低融点導電性金属を鉛で構成
し、前記高融点導電性金属を金で構成する。
し、前記高融点導電性金属を金で構成する。
【００１３】
【作用】前述した手段（１）または（２）によれば、低
融点導電性金属（鉛）と高融点導電性金属（金）との金
属間化合物層をバンプ電極と下地金属層との界面に設け
たことにより、界面はがれの原因となる金と錫または銅
と錫の金属間化合物層は形成されないので、温度サイク
ル、高温放置等の信頼性試験を半導体装置に施しても、
金属間化合物層への応力集中は低減される。従って、こ
の金属間化合物層が起点となるクラックの発生は低減さ
れるので、端子とバンプ電極の界面でのはがれの発生を
低減し、半導体装置の信頼性を向上できる。
融点導電性金属（鉛）と高融点導電性金属（金）との金
属間化合物層をバンプ電極と下地金属層との界面に設け
たことにより、界面はがれの原因となる金と錫または銅
と錫の金属間化合物層は形成されないので、温度サイク
ル、高温放置等の信頼性試験を半導体装置に施しても、
金属間化合物層への応力集中は低減される。従って、こ
の金属間化合物層が起点となるクラックの発生は低減さ
れるので、端子とバンプ電極の界面でのはがれの発生を
低減し、半導体装置の信頼性を向上できる。
【００１４】
【実施例】以下、本発明の一実施例を図面を用いて具体
的に説明する。なお、実施例を説明するための全図にお
いて、同一機能を有するものは、同一符号を付け、その
繰り返しの説明は省略する。
的に説明する。なお、実施例を説明するための全図にお
いて、同一機能を有するものは、同一符号を付け、その
繰り返しの説明は省略する。
【００１５】本発明の実施例の半導体装置の構成を、図
２（要部断面図）を用いて説明する。
２（要部断面図）を用いて説明する。
【００１６】図２に示すように、前記半導体装置２０
は、ＭＣＣ構造を採用している。この半導体装置２０
は、実装基板（モジュール基板）２５の装置実装面に実
装されている。このモジュール基板２５の装置実装面に
は、前記半導体装置２０の外部端子２１と対応する位置
に、端子２６が複数個設けられている。この端子２６
は、前記モジュール基板２５内部に設けられている図示
しない配線と接続されている。この端子２６と前記外部
端子２１との間は、半田バンプ電極２７を介して電気的
に接続されている。この半田バンプ電極２７は、例え
ば、鉛、錫及び銀の合金で構成されている。
は、ＭＣＣ構造を採用している。この半導体装置２０
は、実装基板（モジュール基板）２５の装置実装面に実
装されている。このモジュール基板２５の装置実装面に
は、前記半導体装置２０の外部端子２１と対応する位置
に、端子２６が複数個設けられている。この端子２６
は、前記モジュール基板２５内部に設けられている図示
しない配線と接続されている。この端子２６と前記外部
端子２１との間は、半田バンプ電極２７を介して電気的
に接続されている。この半田バンプ電極２７は、例え
ば、鉛、錫及び銀の合金で構成されている。
【００１７】前記半導体装置２０は、実装基板（ベース
基板）１３、このベース基板１３のチップ搭載面の周囲
に接着層１４を介して固着されたキャップ１５の夫々か
ら構成されるキャビティ１６内に、半導体ペレット１０
を気密封止している。前記半導体ペレット１０の素子形
成面には、内部領域の配線に接続された外部端子８が複
数設けられている。また、この半導体ペレット１０の素
子形成面と対向する面は、接着層１４を介して、前記キ
ャップ１５に固着されている。
基板）１３、このベース基板１３のチップ搭載面の周囲
に接着層１４を介して固着されたキャップ１５の夫々か
ら構成されるキャビティ１６内に、半導体ペレット１０
を気密封止している。前記半導体ペレット１０の素子形
成面には、内部領域の配線に接続された外部端子８が複
数設けられている。また、この半導体ペレット１０の素
子形成面と対向する面は、接着層１４を介して、前記キ
ャップ１５に固着されている。
【００１８】前記ベース基板１３は、例えばムライト基
板で構成されている。このベース基板１３のチップ搭載
面には、前記半導体ペレット１０の外部端子８と対応す
る位置に端子１２が複数個設けられている。この端子１
２と前記外部端子８との間は、バンプ電極１を介して接
続されている。このベース基板１３の前記ペレット実装
面と対向する面には、前記外部端子２１が複数個設けら
れている。この外部端子２１と、前記ペレット搭載面の
端子１２との間は、前記ベース基板１３内部の配線１７
によって電気的に接続されている。
板で構成されている。このベース基板１３のチップ搭載
面には、前記半導体ペレット１０の外部端子８と対応す
る位置に端子１２が複数個設けられている。この端子１
２と前記外部端子８との間は、バンプ電極１を介して接
続されている。このベース基板１３の前記ペレット実装
面と対向する面には、前記外部端子２１が複数個設けら
れている。この外部端子２１と、前記ペレット搭載面の
端子１２との間は、前記ベース基板１３内部の配線１７
によって電気的に接続されている。
【００１９】前記バンプ電極１は、例えば、鉛で構成さ
れている。また、このバンプ電極１を、例えば、鉛と金
の合金で構成することもできる。このように、バンプ電
極１を鉛と金の合金で構成する場合には、図３（鉛と金
の二成分系状態図）に示すように、金の含有量を３５乃
至４０wt％（鉛の含有量を６０乃至６５wt％）程度にす
ることにより、融点を３２０乃至３６０℃程度に設定で
きる。
れている。また、このバンプ電極１を、例えば、鉛と金
の合金で構成することもできる。このように、バンプ電
極１を鉛と金の合金で構成する場合には、図３（鉛と金
の二成分系状態図）に示すように、金の含有量を３５乃
至４０wt％（鉛の含有量を６０乃至６５wt％）程度にす
ることにより、融点を３２０乃至３６０℃程度に設定で
きる。
【００２０】前記バンプ電極１と前記外部端子８との
間、及び、前記バンプ電極８と端子１２との間には、図
１（前記図２の要部を拡大して示す要部断面図）に示す
ように、下地金属層６が設けられている。この下地金属
層６は、バンプ電極１側から、金膜２、銅膜３、銅とク
ロムの合金膜４、クロム膜５を設けた積層膜で構成され
ている。従って、この下地金属層６のバンプ電極１側に
は、バンプ電極１を構成する鉛または鉛と金の合金に対
して濡れ性が良い金膜２が設けられている。
間、及び、前記バンプ電極８と端子１２との間には、図
１（前記図２の要部を拡大して示す要部断面図）に示す
ように、下地金属層６が設けられている。この下地金属
層６は、バンプ電極１側から、金膜２、銅膜３、銅とク
ロムの合金膜４、クロム膜５を設けた積層膜で構成され
ている。従って、この下地金属層６のバンプ電極１側に
は、バンプ電極１を構成する鉛または鉛と金の合金に対
して濡れ性が良い金膜２が設けられている。
【００２１】このように、バンプ電極１を鉛または鉛と
金の合金で構成し、下地金属層６のバンプ電極１側に金
膜２を設けことにより、バンプ電極１と下地金属層６と
の界面には、図示していないが、鉛と金の金属間化合物
層が形成される。よって、界面はがれの原因となる金と
錫または銅と錫の金属間化合物層は形成されないので、
外部端子８または端子１２とバンプ電極１の界面でのは
がれの発生を低減し、半導体装置２０の信頼性を向上で
きる。
金の合金で構成し、下地金属層６のバンプ電極１側に金
膜２を設けことにより、バンプ電極１と下地金属層６と
の界面には、図示していないが、鉛と金の金属間化合物
層が形成される。よって、界面はがれの原因となる金と
錫または銅と錫の金属間化合物層は形成されないので、
外部端子８または端子１２とバンプ電極１の界面でのは
がれの発生を低減し、半導体装置２０の信頼性を向上で
きる。
【００２２】また、下地金属層６のバンプ電極１側に金
膜２を設けたことにより、バンプ電極１と下地金属層６
の界面には、鉛と金の金属間化合物層が形成されるの
で、外部端子８または端子１２との間の接続の信頼性を
向上できる。
膜２を設けたことにより、バンプ電極１と下地金属層６
の界面には、鉛と金の金属間化合物層が形成されるの
で、外部端子８または端子１２との間の接続の信頼性を
向上できる。
【００２３】次に、前記バンプ電極１の形成方法及び半
導体ペレット１０の搭載方法を説明する。
導体ペレット１０の搭載方法を説明する。
【００２４】まず、半導体ペレット１０の外部端子８上
に、クロム膜５、銅とクロムの合金膜４、銅膜３、金膜
２の夫々を積層後、パターンニングし、下地金属層６を
形成する。
に、クロム膜５、銅とクロムの合金膜４、銅膜３、金膜
２の夫々を積層後、パターンニングし、下地金属層６を
形成する。
【００２５】次に、この下地金属層６の上層に、鉛を選
択的に蒸着する。この後、この鉛を熱処理し、その表面
を球状化し、バンプ電極１を形成する。
択的に蒸着する。この後、この鉛を熱処理し、その表面
を球状化し、バンプ電極１を形成する。
【００２６】次に、真空または不活性ガス雰囲気中で、
前記バンプ電極１の表面の酸化物をアルゴン（Ａr）ス
パッタ等で除去する。特に、バンプ電極１を鉛で構成し
た場合には、表面が非常に酸化され易いため、バンプ電
極１の表面の酸化物を除去する必要がある。この後、同
一の雰囲気中で、同様に、ベース基板１３の下地金属層
６の表面を清浄化する。
前記バンプ電極１の表面の酸化物をアルゴン（Ａr）ス
パッタ等で除去する。特に、バンプ電極１を鉛で構成し
た場合には、表面が非常に酸化され易いため、バンプ電
極１の表面の酸化物を除去する必要がある。この後、同
一の雰囲気中で、同様に、ベース基板１３の下地金属層
６の表面を清浄化する。
【００２７】次に、同一の雰囲気中で、バンプ電極１と
ベース基板１３の下地金属層６を接続する。このよう
に、バンプ電極１の表面の酸化物を除去する工程から、
バンプ電極１と下地金属層６とを接続する工程までは、
同一真空系または同一ガス系で行なわれる。
ベース基板１３の下地金属層６を接続する。このよう
に、バンプ電極１の表面の酸化物を除去する工程から、
バンプ電極１と下地金属層６とを接続する工程までは、
同一真空系または同一ガス系で行なわれる。
【００２８】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００２９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００３０】半導体装置の信頼性を向上できる。
【図１】本発明の実施例の半導体装置の要部を拡大して
示す要部断面図。
示す要部断面図。
【図２】前記半導体装置の断面図。
【図３】鉛と金の二成分系状態図。
１…バンプ電極、２…金膜、３…銅膜、４…銅とクロム
の合金膜、５…クロム膜、６…下地金属層、８…外部端
子、１０…半導体ペレット、１２…端子、１３…ベース
基板。
の合金膜、５…クロム膜、６…下地金属層、８…外部端
子、１０…半導体ペレット、１２…端子、１３…ベース
基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 俊彦 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (2)
- 【請求項１】 半導体ペレットまたは基板の端子上に、
下地金属層を介して、バンプ電極を設けた半導体装置に
おいて、前記バンプ電極を低融点導電性金属または低融
点導電性金属と高融点導電性金属の合金で構成し、前記
下地金属層のバンプ電極側に前記低融点導電性金属と濡
れ性が良い高融点導電性金属膜を設け、前記バンプ電極
と下地金属層との界面に、前記低融点導電性金属と高融
点導電性金属の金属間化合物層を設けたことを特徴とす
る半導体装置。 - 【請求項２】 前記低融点導電性金属を鉛で構成し、前
記高融点導電性金属を金で構成したことを特徴とする前
記請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297319A JPH05136144A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297319A JPH05136144A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136144A true JPH05136144A (ja) | 1993-06-01 |
Family
ID=17844972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3297319A Pending JPH05136144A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002246505A (ja) * | 2000-12-15 | 2002-08-30 | Ibiden Co Ltd | プリント配線板 |
| JP2007274004A (ja) * | 1997-10-08 | 2007-10-18 | Lucent Technol Inc | 集積回路デバイス |
| WO2013190925A1 (ja) * | 2012-06-22 | 2013-12-27 | 株式会社村田製作所 | 電子部品モジュール |
-
1991
- 1991-11-13 JP JP3297319A patent/JPH05136144A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007274004A (ja) * | 1997-10-08 | 2007-10-18 | Lucent Technol Inc | 集積回路デバイス |
| JP4685834B2 (ja) * | 1997-10-08 | 2011-05-18 | アルカテル−ルーセント ユーエスエー インコーポレーテッド | 集積回路デバイス |
| JP2002246505A (ja) * | 2000-12-15 | 2002-08-30 | Ibiden Co Ltd | プリント配線板 |
| WO2013190925A1 (ja) * | 2012-06-22 | 2013-12-27 | 株式会社村田製作所 | 電子部品モジュール |
| JP5854137B2 (ja) * | 2012-06-22 | 2016-02-09 | 株式会社村田製作所 | 電子部品モジュール |
| JPWO2013190925A1 (ja) * | 2012-06-22 | 2016-05-26 | 株式会社村田製作所 | 電子部品モジュール |
| US9414513B2 (en) | 2012-06-22 | 2016-08-09 | Murata Manufacturing Co., Ltd. | Electronic component module |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3881884A (en) | Method for the formation of corrosion resistant electronic interconnections | |
| US4463059A (en) | Layered metal film structures for LSI chip carriers adapted for solder bonding and wire bonding | |
| EP0382080B1 (en) | Bump structure for reflow bonding of IC devices | |
| US3663184A (en) | Solder bump metallization system using a titanium-nickel barrier layer | |
| KR100384501B1 (ko) | 반도체장치 및 그 제조방법 | |
| US5208186A (en) | Process for reflow bonding of bumps in IC devices | |
| JPS6231819B2 (ja) | ||
| JP2008028112A (ja) | 半導体装置の製造方法 | |
| JP2007005368A (ja) | 半導体装置の製造方法 | |
| JP3648585B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000100869A (ja) | 半導体装置およびその製造方法 | |
| JP4344560B2 (ja) | 半導体チップおよびこれを用いた半導体装置 | |
| JPH05136144A (ja) | 半導体装置 | |
| US6692629B1 (en) | Flip-chip bumbing method for fabricating solder bumps on semiconductor wafer | |
| TW558782B (en) | Fabrication method for strengthened flip-chip solder bump | |
| JPH08195397A (ja) | バンプ付き半導体装置およびその製造方法 | |
| JPS63128648A (ja) | 半導体装置 | |
| JP2002334897A (ja) | 半導体装置のバンプ構造及びその製造方法 | |
| JP2942424B2 (ja) | 半導体素子収納用パッケージ | |
| JPH04312937A (ja) | 半導体装置及びその製造方法 | |
| JP2000040715A (ja) | フリップチップ実装型半導体装置およびフリップチップ実装型半導体装置の製造方法 | |
| JP2002222898A (ja) | 半導体装置及びその製造方法 | |
| JP2003100800A (ja) | シリコンチップの電極構造 | |
| JP2001077049A (ja) | 半導体素子、半導体装置、及び半導体装置の製造方法 | |
| JPS6311744Y2 (ja) |