JPH05134924A - メモリ制御回路 - Google Patents
メモリ制御回路Info
- Publication number
- JPH05134924A JPH05134924A JP29586191A JP29586191A JPH05134924A JP H05134924 A JPH05134924 A JP H05134924A JP 29586191 A JP29586191 A JP 29586191A JP 29586191 A JP29586191 A JP 29586191A JP H05134924 A JPH05134924 A JP H05134924A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- latch
- data
- controller
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 メモリコントローラがメモリを繰り返し選択
する際のリカバリータイムを自由に設定できるメモリ制
御回路を提供する。 【構成】 ラッチ回路４０，４１は与えられたデータを
ラッチデータとし出力する。カウンタ６０，６１はメモ
リコントローラ１０がメモリの選択を停止する度に基本
ロックＣＬＫをカウントアップする。コンパレータ５
０，５１は、カウンタのカウントがラッチデータに一致
する毎にメモリコントローラに指示を出し、メモリバン
ク２０，２１の選択を繰り返し行わせる。したがって基
本クロックの周波数とラッチデータとで定まるリカバリ
ータイムがメモリに与えられることとなり、その長さは
ラッチデータの設定で適宜に変更可能となる。
する際のリカバリータイムを自由に設定できるメモリ制
御回路を提供する。 【構成】 ラッチ回路４０，４１は与えられたデータを
ラッチデータとし出力する。カウンタ６０，６１はメモ
リコントローラ１０がメモリの選択を停止する度に基本
ロックＣＬＫをカウントアップする。コンパレータ５
０，５１は、カウンタのカウントがラッチデータに一致
する毎にメモリコントローラに指示を出し、メモリバン
ク２０，２１の選択を繰り返し行わせる。したがって基
本クロックの周波数とラッチデータとで定まるリカバリ
ータイムがメモリに与えられることとなり、その長さは
ラッチデータの設定で適宜に変更可能となる。
Description
【０００１】
【産業上の利用分野】本発明はダイナミックメモリ素子
からなるメモリを選択するメモリコントローラを介して
前記メモリへのアクセスを制御するメモリ制御回路に関
する。
からなるメモリを選択するメモリコントローラを介して
前記メモリへのアクセスを制御するメモリ制御回路に関
する。
【０００２】
【従来の技術】従来から、低速の安価なメモリを利用し
て、高速な動作を行わせるために、メモリを２つ、或い
は４つなどに分割して制御する“インターリーブ方式”
と呼ばれる方式が採用されている。この方式の１つの回
路例としては、図４のような回路構成をとっている。図
５はこの回路構成時のインターリーブ方式のタイミング
を示した図である。図５に示したＲＡＳ００は分割され
た１つのメモリのグループ（以下バンク０と呼ぶ）のＲ
ＡＳ信号であり、ＲＡＳ１０はもう１つの分割されたメ
モリのグループ（以下バンク１と呼ぶ）のＲＡＳ信号で
ある。図５を参照すれば明かのようにバンク０からバン
ク０（バンク１からバンク１も同様）へのように同じバ
ンクのメモリを続いてアクセスする場合、ＲＡＳ信号は
同一メモリをアクセスするために必要とされる最小限の
間隔（リカバリータイム）が必要となる。一方、バンク
１から０、０から１へと他のバンクへアクセスする場合
（以下からインターリーブヒットと呼ぶ）、同一メモリ
素子が連続してアクセスされないため、次のアクセスま
で、リカバリータイムが確保される。上述したように、
インターリーブミスヒットにより、、同一のバンクへの
連続するアクセスのためのリカバリータイムの確保は、
システム設計時、メモリ素子のリカバリータイムに合わ
せ、調整、決定されていた。またインターリーブヒット
／ミスヒットの判断においては、前メモリサイクルでバ
ンク０またはバンク１どちらにアクセスされたか、情報
を保持し、その情報と今回のメモリアクセスのバンクと
比較され決定されていた。このようなリカバリータイム
の決定はメモリコントローラで行っていた。
て、高速な動作を行わせるために、メモリを２つ、或い
は４つなどに分割して制御する“インターリーブ方式”
と呼ばれる方式が採用されている。この方式の１つの回
路例としては、図４のような回路構成をとっている。図
５はこの回路構成時のインターリーブ方式のタイミング
を示した図である。図５に示したＲＡＳ００は分割され
た１つのメモリのグループ（以下バンク０と呼ぶ）のＲ
ＡＳ信号であり、ＲＡＳ１０はもう１つの分割されたメ
モリのグループ（以下バンク１と呼ぶ）のＲＡＳ信号で
ある。図５を参照すれば明かのようにバンク０からバン
ク０（バンク１からバンク１も同様）へのように同じバ
ンクのメモリを続いてアクセスする場合、ＲＡＳ信号は
同一メモリをアクセスするために必要とされる最小限の
間隔（リカバリータイム）が必要となる。一方、バンク
１から０、０から１へと他のバンクへアクセスする場合
（以下からインターリーブヒットと呼ぶ）、同一メモリ
素子が連続してアクセスされないため、次のアクセスま
で、リカバリータイムが確保される。上述したように、
インターリーブミスヒットにより、、同一のバンクへの
連続するアクセスのためのリカバリータイムの確保は、
システム設計時、メモリ素子のリカバリータイムに合わ
せ、調整、決定されていた。またインターリーブヒット
／ミスヒットの判断においては、前メモリサイクルでバ
ンク０またはバンク１どちらにアクセスされたか、情報
を保持し、その情報と今回のメモリアクセスのバンクと
比較され決定されていた。このようなリカバリータイム
の決定はメモリコントローラで行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来のメモリ
素子を使用した場合のリカバリータイムの決定とインタ
ーリーブヒット／ミスヒットの判断をメモリコントロー
ラで行っているのでメモリ素子の性能を十分には出せな
いという問題がある。また、メモリコントローラがメモ
リチップの性能をフルに出そうとすると、メモリチップ
の性能の違いにより、そのメモリチップ専用のメモリコ
ントローラとなってしまうという問題もある。
素子を使用した場合のリカバリータイムの決定とインタ
ーリーブヒット／ミスヒットの判断をメモリコントロー
ラで行っているのでメモリ素子の性能を十分には出せな
いという問題がある。また、メモリコントローラがメモ
リチップの性能をフルに出そうとすると、メモリチップ
の性能の違いにより、そのメモリチップ専用のメモリコ
ントローラとなってしまうという問題もある。
【０００４】本発明は上記問題のないメモリ制御回路を
提供することを目的とする。
提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明のメモリ制御回路
は、ダイナミックメモリ素子からなるメモリを選択する
メモリコントローラを介して前記メモリへのアクセスを
制御するメモリ制御回路において、前記メモリを指定す
るアドレスと、前記メモリにアクセスすべきことを指示
するコマンドとを入力すると、与えられた所定のデータ
をラッチしラッチデータとして出力するラッチ回路と、
前記メモリコントローラが前記メモリの選択を停止する
と、基本クロックをカウントするカウンタと、ラッチ回
路のラッチデータと、カウンタのカウントを比較し、両
者が一致すると前記メモリコントローラに再び前記メモ
リを選択すべきことを指示するコンパレータとを有す
る。また、前記メモリは複数のメモリバンクに分れてお
り、カウンタ、コンパレータ、ラッチ回路は各メモリバ
ンクにそれぞれ対応して複数個設けられ、前記メモリコ
ントローラは各メモリバンクを各コンパレータの指示に
したがって選択するのが好ましい。
は、ダイナミックメモリ素子からなるメモリを選択する
メモリコントローラを介して前記メモリへのアクセスを
制御するメモリ制御回路において、前記メモリを指定す
るアドレスと、前記メモリにアクセスすべきことを指示
するコマンドとを入力すると、与えられた所定のデータ
をラッチしラッチデータとして出力するラッチ回路と、
前記メモリコントローラが前記メモリの選択を停止する
と、基本クロックをカウントするカウンタと、ラッチ回
路のラッチデータと、カウンタのカウントを比較し、両
者が一致すると前記メモリコントローラに再び前記メモ
リを選択すべきことを指示するコンパレータとを有す
る。また、前記メモリは複数のメモリバンクに分れてお
り、カウンタ、コンパレータ、ラッチ回路は各メモリバ
ンクにそれぞれ対応して複数個設けられ、前記メモリコ
ントローラは各メモリバンクを各コンパレータの指示に
したがって選択するのが好ましい。
【０００６】
【作用】ラッチ回路は与えられたデータをラッチデータ
とし出力する。カウンタはメモリコントローラがメモリ
の選択を停止する度に基本クロックをカウントアップす
る。コンパレータは、カウンタのカウントがラッチデー
タに一致する毎にメモリコントローラに指示を出し、メ
モリの選択を繰り返し行わせる。したがって基本クロッ
クの周波数とラッチデータとで定まりリカバリータイム
がメモリの与えられることとなり、その長さはラッチデ
ータの設定で適宜に変更可能となる。
とし出力する。カウンタはメモリコントローラがメモリ
の選択を停止する度に基本クロックをカウントアップす
る。コンパレータは、カウンタのカウントがラッチデー
タに一致する毎にメモリコントローラに指示を出し、メ
モリの選択を繰り返し行わせる。したがって基本クロッ
クの周波数とラッチデータとで定まりリカバリータイム
がメモリの与えられることとなり、その長さはラッチデ
ータの設定で適宜に変更可能となる。
【０００７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のメモリ制御回路の一実施例
を示すブロック図、図２は図１の実施例のラッチの動作
を示すタイムチャート、図３は図１の実施例のコンパレ
ータの動作を示すタイムチャートである。メモリコント
ローラ１０は、基本クロックＣＬＫ（以降、クロックＣ
ＬＫと記す）に同期して動作し、レディ信号ＲＤＹ０，
ＲＤＹ１がアクティブになるそれぞれ選択信号ＲＡＳ
０，ＲＡＳ１をアクティブにし、ダイナミックメモリ素
子からなるメモリバンク２０，２１を選択する。デコー
ダ３０は、メモリバック２０，２１に対応するアドレス
および選択すべきコマンドを受けると、ラッチ信号を出
力する。ラッチ回路４０，４１は、デコーダ３０からの
自己宛のラッチ信号に同期してデータをラッチし、メモ
リバンク２０，２１に対応して設けられたコンパレータ
５０，５１のうち該当するものにラッチしたデータを出
力する。カウンタ６０，６１は、メモリバンク２０，２
１にそれぞれ出力されている選択信号ＲＡＳ０，ＲＡＳ
１がインアクティブになると、クロックＣＬＫをカウン
トし、カウントデータとしてそれぞれコンパレータ５
０，５１に出力する。コンパレータ５０，５１はそれぞ
れ自己宛のラッチデータと、カウンタ６０，６１のカウ
ンタデータとを比較し両者が一致すると、それぞれレデ
ィ信号ＲＤＹ０，ＲＤＹ１をアクティブする。したがっ
て、メモリバンク２０，２１に所定のリカバリータイム
が必要なタイミングに、リカバリータイムに相当するデ
ータをラッチ回路４０，４１にラッチさせれば、カウン
タ６０，６１およびコンパレータ５０，５１によって所
定のリカバリータイムが確保される。
て説明する。図１は本発明のメモリ制御回路の一実施例
を示すブロック図、図２は図１の実施例のラッチの動作
を示すタイムチャート、図３は図１の実施例のコンパレ
ータの動作を示すタイムチャートである。メモリコント
ローラ１０は、基本クロックＣＬＫ（以降、クロックＣ
ＬＫと記す）に同期して動作し、レディ信号ＲＤＹ０，
ＲＤＹ１がアクティブになるそれぞれ選択信号ＲＡＳ
０，ＲＡＳ１をアクティブにし、ダイナミックメモリ素
子からなるメモリバンク２０，２１を選択する。デコー
ダ３０は、メモリバック２０，２１に対応するアドレス
および選択すべきコマンドを受けると、ラッチ信号を出
力する。ラッチ回路４０，４１は、デコーダ３０からの
自己宛のラッチ信号に同期してデータをラッチし、メモ
リバンク２０，２１に対応して設けられたコンパレータ
５０，５１のうち該当するものにラッチしたデータを出
力する。カウンタ６０，６１は、メモリバンク２０，２
１にそれぞれ出力されている選択信号ＲＡＳ０，ＲＡＳ
１がインアクティブになると、クロックＣＬＫをカウン
トし、カウントデータとしてそれぞれコンパレータ５
０，５１に出力する。コンパレータ５０，５１はそれぞ
れ自己宛のラッチデータと、カウンタ６０，６１のカウ
ンタデータとを比較し両者が一致すると、それぞれレデ
ィ信号ＲＤＹ０，ＲＤＹ１をアクティブする。したがっ
て、メモリバンク２０，２１に所定のリカバリータイム
が必要なタイミングに、リカバリータイムに相当するデ
ータをラッチ回路４０，４１にラッチさせれば、カウン
タ６０，６１およびコンパレータ５０，５１によって所
定のリカバリータイムが確保される。
【０００８】次に本実施例の動作について図２、図３の
タイムチャートを参照して説明する。時刻ｔ1 ，ｔ6 間
にアドレス、時刻ｔ2 ，ｔ4 間にコマンドがデコーダ３
０に与えられる。時刻ｔ3 ，ｔ6 間にデータがラッチ回
路（どちらのラッチ回路でもよいので符号は省略する）
に与えられる。デコーダ３０はラッチ信号を時刻ｔ2，
ｔ4 に出力するので、ラッチ回路は時刻ｔ4 のラッチ信
号の立下りに同期してデータ（０１０１…１０進法で
５）をラッチする。一方、時刻ｔ11，ｔ間に選択信号Ｒ
ＡＳ（この場合ＲＡＳ０でもＲＡＳ１でもよういのでＲ
ＡＳと記す。以降その他のサフィックスについても特に
区分しなければならないことがない限り省略する）がイ
ンアクティブになり、時刻ｔ11の後のクロックＣＬＫの
立上りに同期してカウンタはカウントアウトアップを開
始する。選択信号ＲＡＳがアクティブになるまで続行す
る。時刻ｔ13にカウンタのカウンタデータが０１０１
（１０進法の５）となるので、コンパレータはラッチデ
ータとカウンタデータとが一致したことを検出し、レデ
ィ信号ＲＤＹをアクティブにする。レディ信号ＲＤＹが
アクティブになると、メモリコントローラはＲＡＳ信号
を時刻ｔ14にアクティブにし、再びメモリバンクの選択
を行う、したがって、ラッチ回路に設定されたデータに
対応して、クロックＣＬＫ数で決定される時間分リカバ
リータイムが確保すされる。すなわちデータを適宜変更
することによって、リカバリータイムは自由に変更でき
ることとなる。
タイムチャートを参照して説明する。時刻ｔ1 ，ｔ6 間
にアドレス、時刻ｔ2 ，ｔ4 間にコマンドがデコーダ３
０に与えられる。時刻ｔ3 ，ｔ6 間にデータがラッチ回
路（どちらのラッチ回路でもよいので符号は省略する）
に与えられる。デコーダ３０はラッチ信号を時刻ｔ2，
ｔ4 に出力するので、ラッチ回路は時刻ｔ4 のラッチ信
号の立下りに同期してデータ（０１０１…１０進法で
５）をラッチする。一方、時刻ｔ11，ｔ間に選択信号Ｒ
ＡＳ（この場合ＲＡＳ０でもＲＡＳ１でもよういのでＲ
ＡＳと記す。以降その他のサフィックスについても特に
区分しなければならないことがない限り省略する）がイ
ンアクティブになり、時刻ｔ11の後のクロックＣＬＫの
立上りに同期してカウンタはカウントアウトアップを開
始する。選択信号ＲＡＳがアクティブになるまで続行す
る。時刻ｔ13にカウンタのカウンタデータが０１０１
（１０進法の５）となるので、コンパレータはラッチデ
ータとカウンタデータとが一致したことを検出し、レデ
ィ信号ＲＤＹをアクティブにする。レディ信号ＲＤＹが
アクティブになると、メモリコントローラはＲＡＳ信号
を時刻ｔ14にアクティブにし、再びメモリバンクの選択
を行う、したがって、ラッチ回路に設定されたデータに
対応して、クロックＣＬＫ数で決定される時間分リカバ
リータイムが確保すされる。すなわちデータを適宜変更
することによって、リカバリータイムは自由に変更でき
ることとなる。
【０００９】
【発明の効果】以上説明したように本発明は、ラッチ回
路が与えられるデータをラッチデータとしてラッチし、
カウンタが基本クロックをカウントし、コンパレータが
メモリコントローラのメモリ選択中止後、ラッチデータ
とカウンタ値が一致する毎にメモリコントローラにメモ
リ選択を再開させることにより、メモリ素子のリカバリ
ータイムとインターリーブビット／ミスヒットの認識を
メモリコントロールは知ることなく、そのメモリ素子の
性能をフルに出せるという効果がある。
路が与えられるデータをラッチデータとしてラッチし、
カウンタが基本クロックをカウントし、コンパレータが
メモリコントローラのメモリ選択中止後、ラッチデータ
とカウンタ値が一致する毎にメモリコントローラにメモ
リ選択を再開させることにより、メモリ素子のリカバリ
ータイムとインターリーブビット／ミスヒットの認識を
メモリコントロールは知ることなく、そのメモリ素子の
性能をフルに出せるという効果がある。
【図１】本発明のメモリ制御回路の一実施例を示すブロ
ック図である。
ック図である。
【図２】図１の実施例のラッチの動作を示すタイムチャ
ートである。
ートである。
【図３】図１の実施例のコンパレータの動作を示すタイ
ムチャートである。
ムチャートである。
【図４】従来例の回路構成を示すブロック図である。
【図５】従来例の動作を示すタイミングチャートであ
る。
る。
１０ メモリコントローラ ２０，２１ メモリバンク ３０ デコーダ ４０，４１ ラッチ回路 ５０，５１ コンパレータ ６０，６１ カウンタ
Claims (2)
- 【請求項１】 ダイナミックメモリ素子からなるメモリ
を選択するメモリコントローラを介して前記メモリへの
アクセスを制御するメモリ制御回路において、 前記メモリを指定するアドレスと、前記メモリにアクセ
スすべきことを指示するコマンドとを入力すると、与え
られた所定のデータをラッチしラッチデータとして出力
するラッチ回路と、 前記メモリコントローラが前記メモリの選択を停止する
と、基本クロックをカウントするカウンタと、 ラッチ回路のラッチデータと、カウンタのカウントを比
較し、両者が一致すると前記メモリコントローラに再び
前記メモリを選択すべきことを指示するコンパレータと
を有することを特徴とするメモリ制御回路。 - 【請求項２】 前記メモリは複数のメモリバンクに分れ
ており、カウンタ、コンパレータ、ラッチ回路は各メモ
リバンクにそれぞれ対応して複数個設けられ、前記メモ
リコントローラは各メモリバンクを各コンパレータの指
示にしたがって選択する請求項１記載のメモリ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29586191A JPH05134924A (ja) | 1991-11-12 | 1991-11-12 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29586191A JPH05134924A (ja) | 1991-11-12 | 1991-11-12 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134924A true JPH05134924A (ja) | 1993-06-01 |
Family
ID=17826139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29586191A Pending JPH05134924A (ja) | 1991-11-12 | 1991-11-12 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134924A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8145858B2 (en) | 2009-07-09 | 2012-03-27 | Kabushiki Kaisha Toshiba | Interleave control device, interleave control method, and memory system |
-
1991
- 1991-11-12 JP JP29586191A patent/JPH05134924A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8145858B2 (en) | 2009-07-09 | 2012-03-27 | Kabushiki Kaisha Toshiba | Interleave control device, interleave control method, and memory system |
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