JPH05134003A - Semiconductor test device - Google Patents
Semiconductor test deviceInfo
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- JPH05134003A JPH05134003A JP3328123A JP32812391A JPH05134003A JP H05134003 A JPH05134003 A JP H05134003A JP 3328123 A JP3328123 A JP 3328123A JP 32812391 A JP32812391 A JP 32812391A JP H05134003 A JPH05134003 A JP H05134003A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明は半導体集積回路の電気
的特性を試験する半導体試験装置に関し、特にその作業
効率及び試験精度の向上を図ったものに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor tester for testing electrical characteristics of a semiconductor integrated circuit, and more particularly to a semiconductor tester with improved working efficiency and test accuracy.
【０００２】[0002]
【従来の技術】図２は従来の半導体試験装置の一例を示
すブロック図であり、ここではテストヘッド１個の場合
を示す。図のように、１はメインコントローラであり、
該メインコントローラ１は、実行すべき試験プログラム
を格納しているメモリ２と接続され、さらにデータバス
を介してパラメータ・メジャー・ユニット（以下ＰＭＵ
と称す）３，電源４，タイミング発生器５、及びパター
ン発生器６に接続されている。2. Description of the Related Art FIG. 2 is a block diagram showing an example of a conventional semiconductor test apparatus, in which a single test head is shown. As shown in the figure, 1 is the main controller,
The main controller 1 is connected to a memory 2 which stores a test program to be executed, and further, a parameter measure unit (hereinafter referred to as PMU) via a data bus.
3), a power source 4, a timing generator 5, and a pattern generator 6.
【０００３】また、タイミング発生器５とパターン発生
器６とは相互に接続されるとともに、フォーマッタ７を
介してドライバ・コンパレータ８に接続されている。The timing generator 5 and the pattern generator 6 are connected to each other, and are also connected to a driver / comparator 8 via a formatter 7.
【０００４】電源４は上記ドライバ・コンパレータ８の
出力レベルを決めるためにその電源入力端子に接続され
ている。そして上記ＰＭＵ３，電源４，ドライバ・コン
パレータ８がそれぞれリレーマトリクス９内のリレーを
介してテストボード１１経由で被測定半導体素子１０に
接続されている。また上記構成においてドライバ・コン
パレータ８及びリレーマトリクス９が１テストヘッド単
位を構成している。The power supply 4 is connected to its power supply input terminal for determining the output level of the driver / comparator 8. The PMU 3, the power source 4, and the driver / comparator 8 are connected to the semiconductor element 10 to be measured via the test board 11 via the relays in the relay matrix 9, respectively. Further, in the above configuration, the driver / comparator 8 and the relay matrix 9 constitute one test head unit.
【０００５】次に動作について説明する。まずメインコ
ントローラ１は、メモリ２内に記憶されているテストプ
ログラムを読み出し、これを解読することによってＰＭ
Ｕ３，電源４，タイミング発生器５，パターン発生器
６、及びリレーマトリクス９内の各リレーのオン、オフ
をそれぞれ制御する。Next, the operation will be described. First, the main controller 1 reads the test program stored in the memory 2 and decodes the test program to PM.
The U3, the power supply 4, the timing generator 5, the pattern generator 6, and the relays in the relay matrix 9 are turned on and off, respectively.
【０００６】まずＤＣ特性試験時には、上記ＰＭＵ３が
メインコントローラ１の制御によりオンしているリレー
マトリクス９内の対応するリレーを介して被測定半導体
素子１０に接続され、同じく、メインコントローラ１の
制御によりオンしているリレーマトリクス９内の対応す
るリレーを介して被測定半導体素子１０に電圧（又は電
流）を印加し、被測定半導体素子１０からの出力がＰＭ
Ｕ３にリターンされて被測定半導体素子１０の電流（又
は電圧）特性が測定される。First, at the time of the DC characteristic test, the PMU 3 is connected to the semiconductor element 10 to be measured through the corresponding relay in the relay matrix 9 which is turned on by the control of the main controller 1, and similarly by the control of the main controller 1. A voltage (or current) is applied to the semiconductor device under test 10 via the corresponding relay in the relay matrix 9 that is turned on, and the output from the semiconductor device under test 10 is PM.
The current (or voltage) characteristic of the semiconductor device 10 to be measured is measured by returning to U3.
【０００７】一方、機能試験時には、パターン発生器６
は所定のテストパターンを発生し、この出力はフォーマ
ッタ７によりタイミング発生器５の発生するタイミング
信号に同期して波形整形され、その信号がドライバ・コ
ンパレータ８のドライバにより被測定半導体素子１０の
動作に必要な電圧レベルに増幅され、メインコントロー
ラ１の制御によりオンしているリレーマトリクス９内の
対応するリレーを介して被測定半導体素子１０に与えら
れる。On the other hand, during the functional test, the pattern generator 6
Generates a predetermined test pattern, and its output is waveform-shaped by the formatter 7 in synchronization with the timing signal generated by the timing generator 5, and the signal is applied to the operation of the semiconductor device under test 10 by the driver of the driver / comparator 8. The voltage is amplified to the required voltage level and is given to the semiconductor device under test 10 via the corresponding relay in the relay matrix 9 which is turned on under the control of the main controller 1.
【０００８】そして被測定半導体素子１０は、このテス
トパターンに応答した出力をリレーマトリクス９内の対
応するリレーを介してドライバ・コンパレータ８内のコ
ンパレータの端子に与える。このときパターン発生器６
は上記被測定半導体素子１０に与えたテストパターンに
対する期待値パターンを出力しており、これがフォーマ
ッタ７を介してドライバ・コンパレータ８内のコンパレ
ータの端子に与えられ、コンパレータにて両者が比較さ
れ、その結果、被測定半導体素子１０のＰａｓｓ（良）
／Ｆａｉｌ（不良）が測定されることとなる。Then, the semiconductor device under test 10 gives an output in response to this test pattern to the terminals of the comparator in the driver / comparator 8 via the corresponding relays in the relay matrix 9. At this time, the pattern generator 6
Outputs an expected value pattern corresponding to the test pattern given to the semiconductor device under test 10, which is given to the terminal of the comparator in the driver / comparator 8 via the formatter 7, and the two are compared by the comparator. As a result, the pass (good) of the semiconductor device 10 to be measured
/ Fail (defective) will be measured.
【０００９】なお、上記半導体試験装置において、テス
トヘッドを複数設け、１台の試験装置にて同時に複数個
の被測定半導体素子を測定しようとする場合、ＰＭＵ
３，電源４，テストボード１１がテストヘッド数に相当
する分だけ複数個必要となる。In the above semiconductor test apparatus, when a plurality of test heads are provided and one test apparatus simultaneously measures a plurality of semiconductor devices under test, the PMU is used.
3, a plurality of power supplies 4 and a plurality of test boards 11 are required for the number of test heads.
【００１０】また、種類の違う被測定半導体素子の試験
を行う場合、図２のメモリ２内の試験プログラム（図示
せず）及びテストボード１１の変更が必要となる。When testing different types of semiconductor devices under test, it is necessary to change the test program (not shown) and the test board 11 in the memory 2 of FIG.
【００１１】更に、単一のテストヘッドにて複数個の被
測定半導体素子１０を同時に試験できる構造を有する場
合、図２のＰＭＵ３，電源４，ドライバ・コンパレータ
８，リレーマトリクス９をそれぞれ被測定半導体素子１
０の数に相当する分だけ複数個設け、これに合うテスト
ボード１１及び試験プログラムが必要となる。Further, in the case of having a structure in which a plurality of semiconductor devices 10 to be measured can be simultaneously tested by a single test head, the PMU 3, power supply 4, driver / comparator 8 and relay matrix 9 shown in FIG. Element 1
A plurality of test boards 11 and test programs corresponding to the number of 0's are required.
【００１２】ところで通常、半導体試験を行う現場で
は、複数台の半導体試験装置を用い、複数の種類の半導
体素子が測定され、生産されている。仮に２台の半導体
試験装置を用い、１種類の半導体素子を測定する場合、
同一の半導体記素子を２つの半導体試験装置でそれぞれ
測定してその結果を比較し、同じ結果又は測定値の差が
所定範囲内にあるかどうかをチェックする作業（以下、
相関どり作業と称する）が必須となる。そしてこの相関
どり作業は、半導体試験装置の台数が増加すればその
分、時間及び手間が増加し、上述したように、１台の装
置で複数のテストヘッドを有する場合や、１つのテスト
ヘッドで同時に複数個の半導体素子を測定する構成とな
っている場合、それに比例して多大な時間と手間が必要
となる。By the way, normally, in the field where a semiconductor test is conducted, a plurality of semiconductor test devices are used to measure and produce a plurality of types of semiconductor elements. If two semiconductor test devices are used to measure one type of semiconductor element,
The same semiconductor memory device is measured by two semiconductor test devices, the results are compared, and the same result or the work of checking whether the difference between the measured values is within a predetermined range (hereinafter,
This is called "correlation work". This correlation work requires more time and labor as the number of semiconductor test devices increases, and as described above, when one device has a plurality of test heads or one test head is used. If the configuration is such that a plurality of semiconductor elements are measured at the same time, a great deal of time and labor are required in proportion to the measurement.
【００１３】[0013]
【発明が解決しようとする課題】従来の半導体試験装置
は以上のように構成されていたので、相関どり作業でＮ
Ｇが発生した場合、原因調査に多大な時間と手間が必要
となるという問題点があった。また、相関どり作業での
誤差が比較的大きい場合、例えば、ある装置で測定した
電流特性が１０ｍＡで、他の装置では１２ｍＡであった
とすると、他の装置にその誤差を補正するような新しい
プログラムを設ける等する必要があり、結局、１種類の
半導体素子の試験において半導体試験装置毎に試験プロ
グラムが必要となり、試験プログラム数の増加を招くこ
ととなる。Since the conventional semiconductor test equipment is constructed as described above, it is possible to perform N operation by correlation operation.
When G occurs, there has been a problem that it takes a lot of time and effort to investigate the cause. If the error in the correlation operation is relatively large, for example, if the current characteristic measured by one device is 10 mA and that of another device is 12 mA, a new program for correcting the error in another device is used. Therefore, a test program is required for each semiconductor test device in the test of one type of semiconductor element, which leads to an increase in the number of test programs.
【００１４】また、相関どり作業の結果による判定の範
囲分だけ、すなわち例えば、基準となる装置に対し、±
１ｍＡの範囲内の許容誤差を認めると、その分だけ測定
精度が低下する等の問題点があった。Further, only the range of judgment based on the result of the correlation work, that is, for example, with respect to the reference device, ±
If a permissible error within the range of 1 mA is recognized, there has been a problem that the measurement accuracy is reduced accordingly.
【００１５】この発明は上記のような問題点を解決する
ためになされたもので、相関どり作業の容易性向上、試
験プログラム数の増加防止、及び測定精度を向上するこ
とができる半導体試験装置を得ることを目的とする。The present invention has been made to solve the above problems, and provides a semiconductor test apparatus capable of improving the easiness of correlation work, preventing an increase in the number of test programs, and improving the measurement accuracy. The purpose is to get.
【００１６】[0016]
【課題を解決するための手段】この発明に係る半導体試
験装置は、試験プログラムを記憶するプログラム記憶手
段と、該試験プログラムを解読する制御手段と、該制御
手段により解読されたプログラムに基づく所定のテスト
パターンデータを上記被測定半導体素子に与えるととも
に、該テストパターンデータに応じた期待値を発生する
テストパターン発生手段と、該テストパターン発生手段
の発する上記期待値と上記被測定半導体素子からの出力
結果とを比較する比較手段と、各試験装置における測定
時の測定誤差情報を予め記憶するとともに、測定時に、
該測定誤差情報に基づき上記各試験装置における測定結
果の誤差分を補正して上記比較手段に出力する測定値補
正手段とを備えたものである。A semiconductor test apparatus according to the present invention includes a program storage unit for storing a test program, a control unit for decoding the test program, and a predetermined unit based on the program decoded by the control unit. Test pattern generating means for applying test pattern data to the semiconductor device to be measured and generating an expected value according to the test pattern data, the expected value generated by the test pattern generating means and the output from the semiconductor device to be measured. A comparison means for comparing the result and the measurement error information at the time of measurement in each test device are stored in advance, and at the time of measurement,
A measurement value correction unit that corrects the error amount of the measurement result in each of the test devices based on the measurement error information and outputs the corrected value to the comparison unit.
【００１７】[0017]
【作用】この発明においては、各試験装置における測定
時の測定誤差情報を予め記憶し、測定時に、該測定誤差
情報に基づき上記各試験装置における測定結果を補正し
て期待値と比較するようにしたから、良／不良判定時に
各試験装置間の測定誤差分を差し引いた比較を行なうこ
とができる。According to the present invention, the measurement error information at the time of measurement in each test device is stored in advance, and at the time of measurement, the measurement result in each test device is corrected based on the measurement error information and compared with the expected value. Therefore, it is possible to perform the comparison by subtracting the measurement error amount between the respective test devices at the time of the good / bad judgment.
【００１８】[0018]
【実施例】以下、この発明の一実施例による半導体試験
装置を図について説明する。図１において、図２と同一
符号は同一または相当部分を示し、１２はテストボード
１２上に設けられた、例えばフラッシュＥＥＰＲＯＭ等
の不揮発性半導体メモリ、１３は不揮発性半導体メモリ
書き込み読み出し回路であり、相関どり結果から得た後
述するオフセット値を上記不揮発性メモリ１２に書き込
んだり、メモリ１２から読み出したりするためのもので
ある。そして上記構成において、メモリ２がプログラム
記憶手段を実現し、メインコントローラ１が制御手段
を、またＰＭＵ３，電源４，タイミング発生器５，パタ
ーン発生器６，フォーマッタ７，ドライバコンパレータ
８のドライバ部がテストパターン発生手段を、さらに不
揮発性半導体メモリ１２，不揮発性半導体メモリ書き込
み読み出し回路１３が測定値補正手段を実現するものと
なっている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor test apparatus according to an embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, the same reference numerals as those in FIG. 2 indicate the same or corresponding portions, 12 is a nonvolatile semiconductor memory such as a flash EEPROM provided on the test board 12, 13 is a nonvolatile semiconductor memory write / read circuit, The offset value, which will be described later, obtained from the correlation result is written into the nonvolatile memory 12 or read from the memory 12. In the above configuration, the memory 2 realizes the program storage means, the main controller 1 tests the control means, and the driver unit of the PMU 3, power supply 4, timing generator 5, pattern generator 6, formatter 7, and driver comparator 8 tests. The non-volatile semiconductor memory 12 and the non-volatile semiconductor memory write / read circuit 13 as the pattern generating means implement the measurement value correcting means.
【００１９】次に動作について説明する。まず従来と同
様にして被測定半導体素子１０の相関どり作業を実施
し、ある試験装置を基準とする各試験装置の測定ばらつ
きを補正すべくオフセット値を得る。ここでいうオフセ
ット値とは、電圧，電流，タイミング等、被測定半導体
素子１０の試験結果に関係するパラメータであれば何で
もよい。そしてメモリ２に記憶されたオフセット値書込
み専用の試験プログラムを用い、コントローラ１の命令
により、不揮発性メモリ書き込み読み出し回路１３内の
書き込み回路（図示せず）を動作させ、同時にリレーマ
トリクス９ｂ内のリレーをオンして、テストボード１１
上の不揮発性半導体メモリ１２にオフセット値を書き込
む。Next, the operation will be described. First, the correlation work of the semiconductor device 10 to be measured is carried out in the same manner as in the prior art, and an offset value is obtained in order to correct the measurement variation of each test device based on a certain test device. The offset value mentioned here may be any parameter, such as voltage, current, timing, etc., as long as it is a parameter related to the test result of the semiconductor device 10 to be measured. Then, by using the test program dedicated to the offset value writing stored in the memory 2, the write circuit (not shown) in the nonvolatile memory write / read circuit 13 is operated by the instruction of the controller 1, and at the same time, the relays in the relay matrix 9b are operated. Turn on the test board 11
The offset value is written in the upper nonvolatile semiconductor memory 12.
【００２０】そして、このようにして不揮発性半導体メ
モリ１２に記憶させたオフセット値を読み出す命令をメ
モリ２に記憶されている被測定半導体素子１０の試験プ
ログラムに追加して、試験を行う前に読み出す。次にド
ライバ・コンパレータ８が有している補正レジスタ（図
示せず）にこのオフセット値を加算したあと、試験を実
行する。例えば相関どり作業時に基準となる試験装置に
て１０ｍＡ測定用のプログラムを用いて１０ｍＡと測定
結果が得られ、他の試験装置にて９ｍＡと測定結果が得
られる場合、他の試験装置はマイナス１のオフセット値
を与えるものとし、上記補正レジスタにて１ｍＡを加え
て１０ｍＡとし、この値をコンパレータで比較してＰａ
ｓｓ（良）と判定される。すなわち被測定半導体素子１
０自身は１０ｍＡの規格を有しているにも係わらず、試
験装置にて９ｍＡと測定されてＦａｉｌ（不良）と判定
されるのを防止されることとなる。このように得られる
テスト結果は、各装置において相関どり作業の結果から
得たオフセットが考慮されているため、複数台の半導体
試験装置を使用して試験しても同一の結果が得られるこ
ととなる。Then, an instruction for reading the offset value stored in the nonvolatile semiconductor memory 12 in this way is added to the test program of the semiconductor device under test 10 stored in the memory 2 and read before the test. .. Next, after adding this offset value to a correction register (not shown) included in the driver / comparator 8, the test is executed. For example, when a measurement result of 10 mA is obtained using a program for measuring 10 mA in a reference test device during correlation work and a measurement result of 9 mA is obtained in another test device, the other test device is minus 1. Offset value is given, 1 mA is added to the above correction register to obtain 10 mA, and this value is compared by a comparator and Pa
Judged as ss (good). That is, the semiconductor device under test 1
Although 0 itself has a standard of 10 mA, it is prevented from being determined as Fail by measuring 9 mA in the test apparatus. The test results obtained in this way take into account the offset obtained from the results of the correlation work in each device, so that the same result can be obtained even if testing is performed using multiple semiconductor test devices. Become.
【００２１】このため、試験においてＮＧが生じた場
合、ハードウエアの特性誤差によるエラーを除去して原
因調査を行うことができ、相関どり作業の手間，時間を
減縮することができる。Therefore, when NG occurs in the test, the error due to the characteristic error of the hardware can be removed to investigate the cause, and the labor and time of the correlation work can be reduced.
【００２２】このように本実施例によれば、テストボー
ド１１上に不揮発性メモリ１２を設け、該メモリ１２に
予め各試験装置間のオフセット値を記憶させ、測定時に
リレー９ｂ，不揮発性半導体記メモリ書き込み読み出し
回路１３を介してオフセット値を読みだし、測定結果を
補正してから基準値と比較されるようにしたから、試験
装置台数が増大し、またヘッド数等の装置構成が増大し
ても、予め各試験状態におけるデータのオフセット値が
考慮されているため、試験時にＮＧが生じても相関どり
作業の容易性を向上でき、また各試験装置でオフセット
値が設定されているため、試験結果における許容誤差範
囲は、ハードウエアによる誤差分を除く、被測定半導体
素子１０自身の誤差のみを反映したものであるため測定
精度の向上を図ることができ、更に試験プログラム数の
増加を防止することができる。As described above, according to this embodiment, the non-volatile memory 12 is provided on the test board 11, the offset value between the respective test devices is stored in advance in the memory 12, and the relay 9b and the non-volatile semiconductor memory are stored at the time of measurement. Since the offset value is read out via the memory writing / reading circuit 13 and the measurement result is corrected and then compared with the reference value, the number of test devices increases and the device configuration such as the number of heads increases. Also, since the offset value of the data in each test state is taken into consideration in advance, even if NG occurs during the test, the correlation work can be improved in ease, and the offset value is set in each test device. The allowable error range in the result reflects only the error of the semiconductor device under test 10 itself excluding the error due to the hardware, and therefore the measurement accuracy is improved. Bets can be, it is possible to prevent further increase in the number of test program.
【００２３】なお、上記実施例では相関どり作業で得た
オフセット値を記憶する手段としてフラッシュＥＥＰＲ
ＯＭ等の不揮発性半導体メモリを用いたが、不揮発性半
導体メモリの代わりに、試験プログラム等を記憶するた
めに半導体試験装置に標準装備されている磁気ディクス
等の不揮発性メモリを用い、コントローラ１の命令によ
り該不揮発性メモリに書き込み読み出し可能なように構
成すれば上記実施例と同様の効果を奏する。In the above embodiment, the flash EEPR is used as a means for storing the offset value obtained by the correlation operation.
Although a non-volatile semiconductor memory such as OM is used, the non-volatile semiconductor memory is replaced by a non-volatile memory such as a magnetic disk, which is provided as standard equipment in a semiconductor test device for storing a test program and the like. If the nonvolatile memory can be written and read by an instruction, the same effect as in the above embodiment can be obtained.
【００２４】[0024]
【発明の効果】以上のように、この発明に係る半導体試
験装置によれは、各試験装置における測定時の測定誤差
情報を予め記憶し、測定時に、該測定誤差情報に基づき
上記各試験装置における測定結果を補正して期待値と比
較するようにしたので、良／不良判定時に各試験装置間
の測定誤差分を差し引いた比較が行われ、ＮＧ発生時の
相関どり作業の手間が減縮され、また各試験装置間の測
定誤差による許容値が測定誤差情報として加味されてい
るため測定精度が向上し、さらに試験プログラム数を増
加させることなく試験を行うことができるという効果が
ある。As described above, according to the semiconductor test apparatus of the present invention, the measurement error information at the time of measurement in each test apparatus is stored in advance, and at the time of measurement, based on the measurement error information, Since the measurement result is corrected and compared with the expected value, the comparison is performed by subtracting the measurement error amount between each test device at the time of good / defective determination, and the time and effort of the correlation work at the time of NG occurrence are reduced. Further, since the allowable value due to the measurement error between the respective test devices is added as the measurement error information, the measurement accuracy is improved, and the test can be performed without increasing the number of test programs.
【図１】この発明の一実施例による半導体試験装置のブ
ロック図。FIG. 1 is a block diagram of a semiconductor test apparatus according to an embodiment of the present invention.
【図２】従来の半導体試験装置のブロック図。FIG. 2 is a block diagram of a conventional semiconductor test device.
１ メインコントローラ ２ メモリ ３ ＰＭＵ ４ 電源 ５ タイミング発生器 ６ パターン発生器 ７ フォーマッタ ８ ドライバ・コンパレータ ９ リレーマトリクス １０ 被測定半導体素子 １１ テストボード １２ 不揮発性半導体メモリ １３ 不揮発性半導体メモリ書き込み読み出し回路 1 main controller 2 memory 3 PMU 4 power supply 5 timing generator 6 pattern generator 7 formatter 8 driver / comparator 9 relay matrix 10 semiconductor device under test 11 test board 12 non-volatile semiconductor memory 13 non-volatile semiconductor memory write / read circuit
Claims (1)
テストパターンデータを被測定半導体素子に与え、その
測定結果を期待値と比較して良否判定を行う半導体試験
装置において、 上記試験プログラムを記憶するプログラム記憶手段と、 該プログラム記憶手段出力を受けてプログラムを解読す
る制御手段と、 該制御手段により解読されたプログラムに基づく所定の
テストパターンデータを上記被測定半導体素子に与える
とともに、該テストパターンデータに応じた期待値を発
生するテストパターン発生手段と、 該テストパターン発生手段の発する上記期待値と、上記
被測定半導体素子からの出力結果とを比較する比較手段
と、 上記制御装置により制御され、各試験装置における測定
時の測定誤差情報を予め記憶するとともに、測定時に、
該測定誤差情報に基づき上記各試験装置における測定結
果を補正して上記比較手段に出力する測定値補正手段と
を備えたことを特徴とする半導体試験装置。1. A semiconductor test apparatus for applying a predetermined test pattern data to a semiconductor device to be measured based on a predetermined test program, and comparing the measurement result with an expected value to judge pass / fail stores the test program. Program storage means, control means for receiving the output of the program storage means and decoding the program, and giving predetermined test pattern data based on the program decoded by the control means to the semiconductor device under test and the test pattern data. A test pattern generating means for generating an expected value according to, a comparing means for comparing the expected value generated by the test pattern generating means and an output result from the semiconductor device under test, controlled by the control device, The measurement error information at the time of measurement in each test device is stored in advance, and at the time of measurement,
A semiconductor test apparatus, comprising: a measurement value correcting unit that corrects a measurement result of each of the test apparatuses based on the measurement error information and outputs the correction result to the comparing unit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328123A JPH05134003A (en) | 1991-11-14 | 1991-11-14 | Semiconductor test device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3328123A JPH05134003A (en) | 1991-11-14 | 1991-11-14 | Semiconductor test device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134003A true JPH05134003A (en) | 1993-05-28 |
Family
ID=18206745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3328123A Pending JPH05134003A (en) | 1991-11-14 | 1991-11-14 | Semiconductor test device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134003A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454545B1 (en) * | 2000-04-12 | 2004-11-03 | 가부시키가이샤 어드밴티스트 | Event based test system storing pin calibration data in non-volatile memory |
-
1991
- 1991-11-14 JP JP3328123A patent/JPH05134003A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454545B1 (en) * | 2000-04-12 | 2004-11-03 | 가부시키가이샤 어드밴티스트 | Event based test system storing pin calibration data in non-volatile memory |
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