JPH05133766A - エンコーダの内挿装置 - Google Patents
エンコーダの内挿装置Info
- Publication number
- JPH05133766A JPH05133766A JP29431591A JP29431591A JPH05133766A JP H05133766 A JPH05133766 A JP H05133766A JP 29431591 A JP29431591 A JP 29431591A JP 29431591 A JP29431591 A JP 29431591A JP H05133766 A JPH05133766 A JP H05133766A
- Authority
- JP
- Japan
- Prior art keywords
- lissajous
- signals
- signal
- encoder
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
- Optical Transform (AREA)
Abstract
(57)【要約】
【目的】 雑音等に影響されることなく、常に高精度の
検出信号が得られるエンコーダの内挿装置を提供する。 【構成】 エンコーダからの９０°位相の異なる二つの
実リサージュ信号に対応する仮想リサージュ信号をそれ
ぞれ出力する二つのアップ／ダウンカウンタ５，８と、
これらアップ／ダウンカウンタ５，８からのそれぞれの
仮想リサージュ信号と対応する実リサージュ信号とを比
較する二つの比較手段３，４と、各比較手段３，４の出
力に基づいて仮想リサージュ信号が対応する実リサージ
ュ信号に追従するようにアップ／ダウンカウンタ５，８
のカウント動作を独立して制御する二つの制御手段６，
７，９，１０と、内挿用データを予め格納する記憶手段
１１とを具え、二つのアップ／ダウンカウンタ５，８か
ら出力される仮想リサージュ信号をアドレスとして、記
憶手段１１から内挿用データを読み出してエンコーダの
出力を内挿する。
検出信号が得られるエンコーダの内挿装置を提供する。 【構成】 エンコーダからの９０°位相の異なる二つの
実リサージュ信号に対応する仮想リサージュ信号をそれ
ぞれ出力する二つのアップ／ダウンカウンタ５，８と、
これらアップ／ダウンカウンタ５，８からのそれぞれの
仮想リサージュ信号と対応する実リサージュ信号とを比
較する二つの比較手段３，４と、各比較手段３，４の出
力に基づいて仮想リサージュ信号が対応する実リサージ
ュ信号に追従するようにアップ／ダウンカウンタ５，８
のカウント動作を独立して制御する二つの制御手段６，
７，９，１０と、内挿用データを予め格納する記憶手段
１１とを具え、二つのアップ／ダウンカウンタ５，８か
ら出力される仮想リサージュ信号をアドレスとして、記
憶手段１１から内挿用データを読み出してエンコーダの
出力を内挿する。
Description
【０００１】
【産業上の利用分野】この発明は、エンコーダの内挿装
置に関するものである。
置に関するものである。
【０００２】
【従来の技術】従来、エンコーダの分解能を上げるため
の内挿方式として、抵抗分割方式や位相変調方式等が知
られている。しかしながら、抵抗分割方式にあっては、
高内挿するに伴い分割抵抗および２値化するためのコン
パレータが増加し、回路規模が大きくなるという問題が
あると共に、分割抵抗やコンパレータのバラツキによっ
て誤検出が生じるという問題がある。また、位相変調方
式にあっては、位相変調波のゼロクロスからゼロクロス
までの時間を計測するようにしているため、リアルタイ
ム性が悪く、高速、高精度制御に適用するには問題があ
る。
の内挿方式として、抵抗分割方式や位相変調方式等が知
られている。しかしながら、抵抗分割方式にあっては、
高内挿するに伴い分割抵抗および２値化するためのコン
パレータが増加し、回路規模が大きくなるという問題が
あると共に、分割抵抗やコンパレータのバラツキによっ
て誤検出が生じるという問題がある。また、位相変調方
式にあっては、位相変調波のゼロクロスからゼロクロス
までの時間を計測するようにしているため、リアルタイ
ム性が悪く、高速、高精度制御に適用するには問題があ
る。
【０００３】このような問題を解決する内挿方式とし
て、例えば特開平２−３８８１４号公報、同２−１８６
２２１号公報において、正弦成分および余弦成分に対応
する位相角データを予め格納したＲＯＭを用い、エンコ
ーダからの９０°位相の異なる正弦成分（Ａ相）および
余弦成分（Ｂ相）をアドレス信号として、対応する位相
角データをＲＯＭから読み出すようにしたものが提案さ
れている。
て、例えば特開平２−３８８１４号公報、同２−１８６
２２１号公報において、正弦成分および余弦成分に対応
する位相角データを予め格納したＲＯＭを用い、エンコ
ーダからの９０°位相の異なる正弦成分（Ａ相）および
余弦成分（Ｂ相）をアドレス信号として、対応する位相
角データをＲＯＭから読み出すようにしたものが提案さ
れている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
公開公報に開示されている内挿方式にあっては、エンコ
ーダからの正弦成分や余弦成分に雑音成分があると、実
際には被測定対象物が変位してなくても、その雑音成分
によってアドレス信号が急激に変化し、誤った位相角が
出力されることになる。このため、被測定対象物の変位
量や速度等を検出するために、ＲＯＭからの位相角デー
タに基づいてアップダウンカウンタを作動させたり、Ａ
相およびＢ相を作成しようとすると、雑音成分による急
激な位相角の変化によって被測定対象物の変位方向の判
別がつかなくなり、アップダウンカウンタやＡ相および
Ｂ相の作成回路が異常動作して、暫くのあいだ正確な検
出信号が得られなくなるという問題がある。
公開公報に開示されている内挿方式にあっては、エンコ
ーダからの正弦成分や余弦成分に雑音成分があると、実
際には被測定対象物が変位してなくても、その雑音成分
によってアドレス信号が急激に変化し、誤った位相角が
出力されることになる。このため、被測定対象物の変位
量や速度等を検出するために、ＲＯＭからの位相角デー
タに基づいてアップダウンカウンタを作動させたり、Ａ
相およびＢ相を作成しようとすると、雑音成分による急
激な位相角の変化によって被測定対象物の変位方向の判
別がつかなくなり、アップダウンカウンタやＡ相および
Ｂ相の作成回路が異常動作して、暫くのあいだ正確な検
出信号が得られなくなるという問題がある。
【０００５】この発明は、このような従来の問題点に着
目してなされたもので、雑音等に影響されることなく、
常に高精度の検出信号が得られるよう適切に構成したエ
ンコーダの内挿装置を提供することを目的とする。
目してなされたもので、雑音等に影響されることなく、
常に高精度の検出信号が得られるよう適切に構成したエ
ンコーダの内挿装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、この発明では、エンコーダからの９０°位相の異な
る二つの実リサージュ信号に対応する仮想リサージュ信
号をそれぞれ出力する二つのアップ／ダウンカウンタ
と、これらアップ／ダウンカウンタからのそれぞれの仮
想リサージュ信号と対応する実リサージュ信号とを比較
する二つの比較手段と、その各比較手段の出力に基づい
て仮想リサージュ信号が対応する実リサージュ信号に追
従するように前記アップ／ダウンカウンタのカウント動
作を独立して制御する二つの制御手段と、内挿用データ
を予め格納する記憶手段とを具え、前記二つのアップ／
ダウンカウンタから出力される仮想リサージュ信号をア
ドレスとして、前記記憶手段から内挿用データを読み出
してエンコーダの出力を内挿する。
め、この発明では、エンコーダからの９０°位相の異な
る二つの実リサージュ信号に対応する仮想リサージュ信
号をそれぞれ出力する二つのアップ／ダウンカウンタ
と、これらアップ／ダウンカウンタからのそれぞれの仮
想リサージュ信号と対応する実リサージュ信号とを比較
する二つの比較手段と、その各比較手段の出力に基づい
て仮想リサージュ信号が対応する実リサージュ信号に追
従するように前記アップ／ダウンカウンタのカウント動
作を独立して制御する二つの制御手段と、内挿用データ
を予め格納する記憶手段とを具え、前記二つのアップ／
ダウンカウンタから出力される仮想リサージュ信号をア
ドレスとして、前記記憶手段から内挿用データを読み出
してエンコーダの出力を内挿する。
【０００７】
【作用】かかる構成において、エンコーダからの９０°
位相の異なる実リサージュ信号は、それぞれの比較手段
において対応するアップ／ダウンカウンタからの仮想リ
サージュ信号と比較され、その比較に基づいて各仮想リ
サージュ信号が対応する実リサージュ信号に追従するよ
うに、各々のアップ／ダウンカウンタのカウント動作が
対応する制御手段により制御されると共に、これらアッ
プ／ダウンカウンタからの仮想リサージュ信号をアドレ
スとして、記憶手段に予め格納された内挿用データが読
み出される。
位相の異なる実リサージュ信号は、それぞれの比較手段
において対応するアップ／ダウンカウンタからの仮想リ
サージュ信号と比較され、その比較に基づいて各仮想リ
サージュ信号が対応する実リサージュ信号に追従するよ
うに、各々のアップ／ダウンカウンタのカウント動作が
対応する制御手段により制御されると共に、これらアッ
プ／ダウンカウンタからの仮想リサージュ信号をアドレ
スとして、記憶手段に予め格納された内挿用データが読
み出される。
【０００８】
【実施例】図１はこの発明の第１実施例を示すものであ
る。この実施例では、エンコーダからの９０°位相の異
なるアナログのＡ相およびＢ相のリサージュ信号を、Ａ
／Ｄ変換器１および２でそれぞれデジタル信号に変換
し、これらＡ／Ｄ変換器１および２の出力を実リサージ
ュ信号ｄＡおよびｄＢとして、それぞれ比較器３および
４の一方の入力端子Ａに供給する。比較器３の他方の入
力端子Ｂには、アップ／ダウンカウンタ５の出力を仮想
リサージュ信号ｄＡ´として供給し、ここで入力端子Ａ
およびＢに供給される信号を比較して、Ａ＜Ｂのときは
ＡＮＤゲート６の一方の入力端子に、Ａ＞ＢのときはＡ
ＮＤゲート７の一方の入力端子にそれぞれハイレベルの
信号を供給する。これらＡＮＤゲート６および７の他方
の入力端子には、それぞれクロック信号を供給し、ＡＮ
Ｄゲート６の出力をダウン信号として、またＡＮＤゲー
ト７の出力をアップ信号としてそれぞれアップ／ダウン
カウンタ５に供給して、アップ／ダウンカウンタ５の出
力ｄＡ´を、Ａ／Ｄ変換器１からのｄＡに追従させる。
る。この実施例では、エンコーダからの９０°位相の異
なるアナログのＡ相およびＢ相のリサージュ信号を、Ａ
／Ｄ変換器１および２でそれぞれデジタル信号に変換
し、これらＡ／Ｄ変換器１および２の出力を実リサージ
ュ信号ｄＡおよびｄＢとして、それぞれ比較器３および
４の一方の入力端子Ａに供給する。比較器３の他方の入
力端子Ｂには、アップ／ダウンカウンタ５の出力を仮想
リサージュ信号ｄＡ´として供給し、ここで入力端子Ａ
およびＢに供給される信号を比較して、Ａ＜Ｂのときは
ＡＮＤゲート６の一方の入力端子に、Ａ＞ＢのときはＡ
ＮＤゲート７の一方の入力端子にそれぞれハイレベルの
信号を供給する。これらＡＮＤゲート６および７の他方
の入力端子には、それぞれクロック信号を供給し、ＡＮ
Ｄゲート６の出力をダウン信号として、またＡＮＤゲー
ト７の出力をアップ信号としてそれぞれアップ／ダウン
カウンタ５に供給して、アップ／ダウンカウンタ５の出
力ｄＡ´を、Ａ／Ｄ変換器１からのｄＡに追従させる。
【０００９】同様に、比較器４の他方の入力端子Ｂに
は、アップ／ダウンカウンタ８の出力を仮想リサージュ
信号ｄＢ´として供給し、ここで入力端子ＡおよびＢに
供給される信号を比較し、Ａ＜ＢのときはＡＮＤゲート
９に、Ａ＞ＢのときはＡＮＤゲート１０にそれぞれハイ
レベルの信号を供給して、クロック信号によりアップ／
ダウンカウンタ８のカウント動作を制御し、これにより
アップ／ダウンカウンタ８の出力ｄＢ´を、Ａ／Ｄ変換
器２からのｄＢに追従させる。
は、アップ／ダウンカウンタ８の出力を仮想リサージュ
信号ｄＢ´として供給し、ここで入力端子ＡおよびＢに
供給される信号を比較し、Ａ＜ＢのときはＡＮＤゲート
９に、Ａ＞ＢのときはＡＮＤゲート１０にそれぞれハイ
レベルの信号を供給して、クロック信号によりアップ／
ダウンカウンタ８のカウント動作を制御し、これにより
アップ／ダウンカウンタ８の出力ｄＢ´を、Ａ／Ｄ変換
器２からのｄＢに追従させる。
【００１０】また、アップ／ダウンカウンタ５および８
の出力ｄＡ´およびｄＢ´は、アドレス信号としてＲＯ
Ｍ１１に供給する。ＲＯＭ１１には、Ａ相およびＢ相の
実リサージュ信号（デジタル信号ｄＡ，ｄＢ）に対応し
て、所望の内挿数に対応して分割されたＡ相およびＢ相
信号、ベクトル長およびベクトル長が正常値範囲外にあ
るときのエラーを表すデータを予め格納し、アップ／ダ
ウンカウンタ５，８からのアドレス信号ｄＡ´，ｄＢ´
により、対応する各データを出力させる。
の出力ｄＡ´およびｄＢ´は、アドレス信号としてＲＯ
Ｍ１１に供給する。ＲＯＭ１１には、Ａ相およびＢ相の
実リサージュ信号（デジタル信号ｄＡ，ｄＢ）に対応し
て、所望の内挿数に対応して分割されたＡ相およびＢ相
信号、ベクトル長およびベクトル長が正常値範囲外にあ
るときのエラーを表すデータを予め格納し、アップ／ダ
ウンカウンタ５，８からのアドレス信号ｄＡ´，ｄＢ´
により、対応する各データを出力させる。
【００１１】この実施例によれば、比較器３，４におい
て、Ａ／Ｄ変換器１，２の出力ｄＡ，ｄＢと、アップ／
ダウンカウンタ５，８の出力ｄＡ´，ｄＢ´とをそれぞ
れ比較しながら、アップ／ダウンカウンタ５，８のカウ
ント動作を制御して、ｄＡ´，ｄＢ´をｄＡ，ｄＢにそ
れぞれ追従させ、これらｄＡ´，ｄＢ´の変化を利用し
てエンコーダの出力を内挿するようにしたので、エンコ
ーダからのＡ相信号やＢ相信号の雑音成分により、ＲＯ
Ｍ１１のアドレス信号ｄＡ´またはｄＢ´が急激に変化
しても、その変化の方向を容易に判別することができる
と共に、ｄＡ´をｄＡに、ｄＢ´をｄＢにそれぞれ追従
させることで、高域成分をカットする一種のフィルタリ
ング効果を持たせることができる。したがって、雑音成
分によるリサージュ信号の急激な変化に殆ど影響されず
に、エンコーダの出力を、高分解能で常に正確に内挿す
ることができ、被測定対象物の変位量や速度等を常に高
精度で検出することができる。
て、Ａ／Ｄ変換器１，２の出力ｄＡ，ｄＢと、アップ／
ダウンカウンタ５，８の出力ｄＡ´，ｄＢ´とをそれぞ
れ比較しながら、アップ／ダウンカウンタ５，８のカウ
ント動作を制御して、ｄＡ´，ｄＢ´をｄＡ，ｄＢにそ
れぞれ追従させ、これらｄＡ´，ｄＢ´の変化を利用し
てエンコーダの出力を内挿するようにしたので、エンコ
ーダからのＡ相信号やＢ相信号の雑音成分により、ＲＯ
Ｍ１１のアドレス信号ｄＡ´またはｄＢ´が急激に変化
しても、その変化の方向を容易に判別することができる
と共に、ｄＡ´をｄＡに、ｄＢ´をｄＢにそれぞれ追従
させることで、高域成分をカットする一種のフィルタリ
ング効果を持たせることができる。したがって、雑音成
分によるリサージュ信号の急激な変化に殆ど影響されず
に、エンコーダの出力を、高分解能で常に正確に内挿す
ることができ、被測定対象物の変位量や速度等を常に高
精度で検出することができる。
【００１２】図２はこの発明の第２実施例を示すもので
ある。この実施例は、図１においてエンコーダからの９
０°位相の異なるアナログのＡ相およびＢ相の実リサー
ジュ信号を、デジタル信号に変換することなく処理する
ようにしたもので、図１に示すものと同一作用を成すも
のには同一符号を付し、その説明を省略する。エンコー
ダからの９０°位相の異なるアナログのＡ相およびＢ相
の実リサージュ信号は、増幅器１２および１３でそれぞ
れ増幅し、それらの出力ＡおよびＢを差動増幅器１４お
よび１５の一方の入力端子にそれぞれ供給する。
ある。この実施例は、図１においてエンコーダからの９
０°位相の異なるアナログのＡ相およびＢ相の実リサー
ジュ信号を、デジタル信号に変換することなく処理する
ようにしたもので、図１に示すものと同一作用を成すも
のには同一符号を付し、その説明を省略する。エンコー
ダからの９０°位相の異なるアナログのＡ相およびＢ相
の実リサージュ信号は、増幅器１２および１３でそれぞ
れ増幅し、それらの出力ＡおよびＢを差動増幅器１４お
よび１５の一方の入力端子にそれぞれ供給する。
【００１３】差動増幅器１４の他方の入力端子には、ア
ップ／ダウンカウンタ５からの仮想リサージュ信号ｄＡ
´をＤ／Ａ変換器１６でアナログ信号ＡI に変換して供
給し、この差動増幅器１２の出力Ａ−ＡI を、コンパレ
ータ１７および１８の一方の入力端子にそれぞれ供給す
る。コンパレータ１７では、差動増幅器１２の出力Ａ−
ＡI と基準値ＶTHとを比較し、図３Ａに波形図を示すよ
うに、Ａ−ＡI ＞ＶTHのとき、図３Ｂに示すようなロー
レベルの信号をゲート回路１９の一方の入力端子に供給
する。また、コンパレータ１８では、差動増幅器１２の
出力Ａ−ＡIと基準値−ＶTHとを比較し、その出力をイ
ンバータ２０で反転することにより、Ａ−ＡI ＜−ＶTH
のとき、図３Ｃに示すようなローレベルの信号をゲート
回路２１の一方の入力端子に供給する。
ップ／ダウンカウンタ５からの仮想リサージュ信号ｄＡ
´をＤ／Ａ変換器１６でアナログ信号ＡI に変換して供
給し、この差動増幅器１２の出力Ａ−ＡI を、コンパレ
ータ１７および１８の一方の入力端子にそれぞれ供給す
る。コンパレータ１７では、差動増幅器１２の出力Ａ−
ＡI と基準値ＶTHとを比較し、図３Ａに波形図を示すよ
うに、Ａ−ＡI ＞ＶTHのとき、図３Ｂに示すようなロー
レベルの信号をゲート回路１９の一方の入力端子に供給
する。また、コンパレータ１８では、差動増幅器１２の
出力Ａ−ＡIと基準値−ＶTHとを比較し、その出力をイ
ンバータ２０で反転することにより、Ａ−ＡI ＜−ＶTH
のとき、図３Ｃに示すようなローレベルの信号をゲート
回路２１の一方の入力端子に供給する。
【００１４】ゲート回路１９および２１の他方の入力端
子には、それぞれクロック信号を供給し、このクロック
信号を図３ＤおよびＥにそれぞれ示すように、ゲート回
路１９および２１の一方の入力端子の信号がローレベル
にあるとき通過させて、ゲート回路１９の出力（図３
Ｄ）をダウン信号として、またゲート回路２１の出力
（図３Ｅ）をアップ信号としてそれぞれアップ／ダウン
カウンタ５に供給する。このようにして、Ｄ／Ａ変換器
１６の出力ＡI すなわちアップ／ダウンカウンタ５の仮
想リサージュ信号ｄＡ´を実リサージュ信号Ａに追従さ
せる。
子には、それぞれクロック信号を供給し、このクロック
信号を図３ＤおよびＥにそれぞれ示すように、ゲート回
路１９および２１の一方の入力端子の信号がローレベル
にあるとき通過させて、ゲート回路１９の出力（図３
Ｄ）をダウン信号として、またゲート回路２１の出力
（図３Ｅ）をアップ信号としてそれぞれアップ／ダウン
カウンタ５に供給する。このようにして、Ｄ／Ａ変換器
１６の出力ＡI すなわちアップ／ダウンカウンタ５の仮
想リサージュ信号ｄＡ´を実リサージュ信号Ａに追従さ
せる。
【００１５】同様に、差動増幅器１５の他方の入力端子
には、アップ／ダウンカウンタ８からの仮想リサージュ
信号ｄＢ´をＤ／Ａ変換器２２でアナログ信号ＢI に変
換して供給し、この差動増幅器１５の出力Ｂ−ＢI と基
準値ＶTHおよび−ＶTHとをコンパレータ２３および２４
でそれぞれ比較する。コンパレータ２３からは、Ｂ−Ｂ
I ＞ＶTHのとき、ゲート回路２５の一方の入力端子にロ
ーレベルの信号を供給し、コンパレータ２４からは、Ｂ
−ＢI ＜−ＶTHのとき、インバータ２６を介してゲート
回路２７の一方の入力端子にローレベルの信号を供給す
る。このようにして、コンパレータ２３の出力がローレ
ベルにあるとき、ゲート回路２５を通過するクロック信
号をダウン信号として、またインバータ２６の出力がロ
ーレベルにあるとき、ゲート回路２７を通過するクロッ
ク信号をアップ信号としてそれぞれアップ／ダウンカウ
ンタ８に供給し、これによりＤ／Ａ変換器２２の出力Ｂ
I すなわちアップ／ダウンカウンタ８からの仮想リサー
ジュ信号ｄＢ´を実リサージュ信号Ｂに追従させる。
には、アップ／ダウンカウンタ８からの仮想リサージュ
信号ｄＢ´をＤ／Ａ変換器２２でアナログ信号ＢI に変
換して供給し、この差動増幅器１５の出力Ｂ−ＢI と基
準値ＶTHおよび−ＶTHとをコンパレータ２３および２４
でそれぞれ比較する。コンパレータ２３からは、Ｂ−Ｂ
I ＞ＶTHのとき、ゲート回路２５の一方の入力端子にロ
ーレベルの信号を供給し、コンパレータ２４からは、Ｂ
−ＢI ＜−ＶTHのとき、インバータ２６を介してゲート
回路２７の一方の入力端子にローレベルの信号を供給す
る。このようにして、コンパレータ２３の出力がローレ
ベルにあるとき、ゲート回路２５を通過するクロック信
号をダウン信号として、またインバータ２６の出力がロ
ーレベルにあるとき、ゲート回路２７を通過するクロッ
ク信号をアップ信号としてそれぞれアップ／ダウンカウ
ンタ８に供給し、これによりＤ／Ａ変換器２２の出力Ｂ
I すなわちアップ／ダウンカウンタ８からの仮想リサー
ジュ信号ｄＢ´を実リサージュ信号Ｂに追従させる。
【００１６】このように、差動増幅器１４；１５の出力
Ａ−ＡI ；Ｂ−ＢI を、コンパレータ１７，１８；２
３，２４においてそれぞれ基準値ＶTHおよび−ＶTHと比
較して、アップ／ダウンカウンタ５；８からの仮想リサ
ージュ信号ｄＡ´；ｄＢ´を実リサージュ信号Ａ；Ｂに
追従させることにより、ノイズ成分を有効にキャンセル
でき、仮想リサージュ信号ｄＡ´；ｄＢ´を実リサージ
ュ信号Ａ；Ｂに対して、常に１ＬＳＢの誤差で追従させ
ることができる。
Ａ−ＡI ；Ｂ−ＢI を、コンパレータ１７，１８；２
３，２４においてそれぞれ基準値ＶTHおよび−ＶTHと比
較して、アップ／ダウンカウンタ５；８からの仮想リサ
ージュ信号ｄＡ´；ｄＢ´を実リサージュ信号Ａ；Ｂに
追従させることにより、ノイズ成分を有効にキャンセル
でき、仮想リサージュ信号ｄＡ´；ｄＢ´を実リサージ
ュ信号Ａ；Ｂに対して、常に１ＬＳＢの誤差で追従させ
ることができる。
【００１７】アップ／ダウンカウンタ５および８からの
仮想リサージュ信号ｄＡ´およびｄＢ´は、第１実施例
と同様に、アドレス信号としてＲＯＭ１１に供給し、こ
れにより対応する各データ、すなわち所望の内挿数に対
応して分割されたＡ相およびＢ相信号、ベクトル長およ
びベクトル長が正常値範囲外にあるときのエラーを表す
データを出力させる。
仮想リサージュ信号ｄＡ´およびｄＢ´は、第１実施例
と同様に、アドレス信号としてＲＯＭ１１に供給し、こ
れにより対応する各データ、すなわち所望の内挿数に対
応して分割されたＡ相およびＢ相信号、ベクトル長およ
びベクトル長が正常値範囲外にあるときのエラーを表す
データを出力させる。
【００１８】この実施例においても、アップ／ダウンカ
ウンタ５，８から出力される仮想リサージュ信号ｄＡ
´，ｄＢ´を、エンコーダからの実リサージュ信号Ａ，
Ｂにそれぞれ追従させ、そのｄＡ´，ｄＢ´の変化を利
用してエンコーダの出力を内挿するようにしたので、第
１実施例と同様に、エンコーダからのＡ相信号やＢ相信
号の雑音成分による急激な変化に殆ど影響されることな
く、エンコーダの出力を、高分解能で常に正確に内挿す
ることができる。
ウンタ５，８から出力される仮想リサージュ信号ｄＡ
´，ｄＢ´を、エンコーダからの実リサージュ信号Ａ，
Ｂにそれぞれ追従させ、そのｄＡ´，ｄＢ´の変化を利
用してエンコーダの出力を内挿するようにしたので、第
１実施例と同様に、エンコーダからのＡ相信号やＢ相信
号の雑音成分による急激な変化に殆ど影響されることな
く、エンコーダの出力を、高分解能で常に正確に内挿す
ることができる。
【００１９】
【発明の効果】以上のように、この発明によれば、エン
コーダからの各実リサージュ信号と、対応するアップ／
ダウンカウンタからの仮想リサージュ信号とを比較しな
がら、仮想リサージュ信号が実リサージュ信号に追従す
るように各アップ／ダウンカウンタを制御し、その各々
の仮想リサージュ信号をアドレスとして記憶手段から内
挿用データを読み出すようにしたので、エンコーダから
の信号の雑音成分により、アップ／ダウンカウンタから
の仮想リサージュ信号が急激に変化しても、仮想リサー
ジュ信号を実リサージュ信号に追従させることで、雑音
成分による急激な実リサージュ信号の変化に殆ど影響さ
れずに、エンコーダの出力を高分解能で常に正確に内挿
することができ、したがって被測定対象物の変位量や速
度等を常に高精度で検出することができる。また、記憶
手段に内挿用データを格納するようにしているので、回
路規模を何ら大きくすることなく、記憶手段における記
憶パターンを変更するだけで、内挿数を増加することが
できると共に、ベクトル長の検出やその異常を同時に検
出することができ、調整、保守を容易にできる。さら
に、仮想リサージュ信号を実リサージュ信号に追従させ
るようにしているので、リアルタイム性の良い内挿を行
うことができる。
コーダからの各実リサージュ信号と、対応するアップ／
ダウンカウンタからの仮想リサージュ信号とを比較しな
がら、仮想リサージュ信号が実リサージュ信号に追従す
るように各アップ／ダウンカウンタを制御し、その各々
の仮想リサージュ信号をアドレスとして記憶手段から内
挿用データを読み出すようにしたので、エンコーダから
の信号の雑音成分により、アップ／ダウンカウンタから
の仮想リサージュ信号が急激に変化しても、仮想リサー
ジュ信号を実リサージュ信号に追従させることで、雑音
成分による急激な実リサージュ信号の変化に殆ど影響さ
れずに、エンコーダの出力を高分解能で常に正確に内挿
することができ、したがって被測定対象物の変位量や速
度等を常に高精度で検出することができる。また、記憶
手段に内挿用データを格納するようにしているので、回
路規模を何ら大きくすることなく、記憶手段における記
憶パターンを変更するだけで、内挿数を増加することが
できると共に、ベクトル長の検出やその異常を同時に検
出することができ、調整、保守を容易にできる。さら
に、仮想リサージュ信号を実リサージュ信号に追従させ
るようにしているので、リアルタイム性の良い内挿を行
うことができる。
【図１】この発明の第１実施例を示すブロック図であ
る。
る。
【図２】この発明の第２実施例を示すブロック図であ
る。
る。
【図３】第２実施例の動作を説明するための波形図であ
る。
る。
１，２ Ａ／Ｄ変換器 ３，４ 比較器 ５，８ アップ／ダウンカウンタ ６，７，９，１０ ＡＮＤゲート １１ ＲＯＭ １２，１３ 増幅器 １４，１５ 差動増幅器 １６，２２ Ｄ／Ａ変換器 １７，１８，２３，２４ コンパレータ １９，２１，２５，２７ ゲート回路 ２０，２６ インバータ
Claims (1)
- 【請求項１】 エンコーダからの９０°位相の異なる二
つの実リサージュ信号に対応する仮想リサージュ信号を
それぞれ出力する二つのアップ／ダウンカウンタと、こ
れらアップ／ダウンカウンタからのそれぞれの仮想リサ
ージュ信号と対応する実リサージュ信号とを比較する二
つの比較手段と、その各比較手段の出力に基づいて仮想
リサージュ信号が対応する実リサージュ信号に追従する
ように前記アップ／ダウンカウンタのカウント動作を独
立して制御する二つの制御手段と、内挿用データを予め
格納する記憶手段とを具え、前記二つのアップ／ダウン
カウンタから出力される仮想リサージュ信号をアドレス
として、前記記憶手段から内挿用データを読み出してエ
ンコーダの出力を内挿するよう構成したことを特徴とす
るエンコーダの内挿装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29431591A JPH05133766A (ja) | 1991-11-11 | 1991-11-11 | エンコーダの内挿装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29431591A JPH05133766A (ja) | 1991-11-11 | 1991-11-11 | エンコーダの内挿装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05133766A true JPH05133766A (ja) | 1993-05-28 |
Family
ID=17806106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29431591A Withdrawn JPH05133766A (ja) | 1991-11-11 | 1991-11-11 | エンコーダの内挿装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05133766A (ja) |
-
1991
- 1991-11-11 JP JP29431591A patent/JPH05133766A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2641407C (en) | Encoder signal analysis system for high-resolution position measurement | |
| US4794251A (en) | Apparatus for measuring lengths or angles | |
| KR20070054735A (ko) | 인코더 신호 처리 장치 및 그 신호 처리 방법 | |
| CA1268256A (en) | Interpolation method and shaft angle encoder | |
| JP5893360B2 (ja) | インクリメンタル位置測定機構の位置信号を監視するための監視ユニットおよび方法 | |
| JPH05196479A (ja) | 信号処理装置及びこれを用いた装置 | |
| US6563443B2 (en) | Method and device for absolute position determination | |
| JP2007178170A (ja) | エンコーダの内挿装置 | |
| JPH06147922A (ja) | 変位測定装置 | |
| JPH10132605A (ja) | 位置検出装置 | |
| JPH05133766A (ja) | エンコーダの内挿装置 | |
| JPH08233602A (ja) | アブソリュートエンコーダ | |
| JP2575518Y2 (ja) | エンコーダの内挿装置 | |
| JP3336396B2 (ja) | アブソリュートエンコーダ | |
| JP2003130686A (ja) | 位置検出装置 | |
| JPS6211113A (ja) | 位置検出装置 | |
| JP4195313B2 (ja) | 原点検出装置 | |
| JPH02186221A (ja) | エンコーダの内挿装置 | |
| JPH0658769A (ja) | 信号処理方法及びそれを用いた変位検出装置 | |
| US5177770A (en) | Linear scale measuring device | |
| JP3345559B2 (ja) | 高分割エンコーダ装置 | |
| JPH10311742A (ja) | 位置検出センサ | |
| JPH01212314A (ja) | インクリメント型測定装置の信号処理回路 | |
| JPH10254549A (ja) | 位置決め制御装置 | |
| JPH1038616A (ja) | 位相算出方法及び位相算出装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |