JPH05130454A - ピーキング周波数切り換え回路 - Google Patents
ピーキング周波数切り換え回路Info
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- JPH05130454A JPH05130454A JP3288307A JP28830791A JPH05130454A JP H05130454 A JPH05130454 A JP H05130454A JP 3288307 A JP3288307 A JP 3288307A JP 28830791 A JP28830791 A JP 28830791A JP H05130454 A JPH05130454 A JP H05130454A
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Abstract
(57)【要約】
【目的】 ディレイライン型アパーチャー回路に関する
もので、周波数特性の良いまたは悪い信号が入力された
際にプリ、オーバーシュートの時間幅を外部より可変
し、アパーチャーの効果をより引き出すことを目的とす
る。 【構成】 １０１、１０４、及び１０２、１０３の遅延
回路の遅延時間はそれぞれ等しく、切り換え回路１０
５、１０６は連動している。これより出力される信号を
１０７、１０８、１０９のアンプ回路を通り、１１０加
算回路より出力される信号はアパーチャー用の信号であ
る。切り換え回路を１０１、１０３遅延回路の出力側に
選ぶと、プリ、オーバーシュートの時間幅を狭くでき、
逆にすると広くでき、この信号を１２加算回路に通すこ
とで、原信号にプリ、オーバーシュートを付ける。
もので、周波数特性の良いまたは悪い信号が入力された
際にプリ、オーバーシュートの時間幅を外部より可変
し、アパーチャーの効果をより引き出すことを目的とす
る。 【構成】 １０１、１０４、及び１０２、１０３の遅延
回路の遅延時間はそれぞれ等しく、切り換え回路１０
５、１０６は連動している。これより出力される信号を
１０７、１０８、１０９のアンプ回路を通り、１１０加
算回路より出力される信号はアパーチャー用の信号であ
る。切り換え回路を１０１、１０３遅延回路の出力側に
選ぶと、プリ、オーバーシュートの時間幅を狭くでき、
逆にすると広くでき、この信号を１２加算回路に通すこ
とで、原信号にプリ、オーバーシュートを付ける。
Description
【０００１】
【産業上の利用分野】本発明はテレビジョン受信機に関
するものであり、特に改良されたピーキング周波数切り
換え回路に関するものである。
するものであり、特に改良されたピーキング周波数切り
換え回路に関するものである。
【０００２】
【従来の技術】図４は従来のディレイライン型アパーチ
ャー回路のブロック図を示すものであり、４０１は入力
された輝度信号を遅延させる遅延回路、４０２は前記４
０１遅延回路からの出力信号を遅延させる遅延回路であ
り、遅延量は４０１遅延回路の遅延量と同じである。４
０３は入力された輝度信号の振幅を−１／２倍にするア
ンプ回路、４０４は前記４０１遅延回路からの出力信号
の振幅を１倍にするアンプ回路、４０５は前記４０２遅
延回路からの出力信号の振幅を−１／２倍にするアンプ
回路、４０６は前記４０３、４０４、４０５のアンプ回
路から出力される信号を加算する加算回路、４０７は前
記４０６加算回路からの出力信号の振幅をゲインコント
ロールするゲインコントロール回路、４０８は前記４０
１遅延回路及び４０７ゲインコントロール回路からの出
力信号を加算する加算回路である。
ャー回路のブロック図を示すものであり、４０１は入力
された輝度信号を遅延させる遅延回路、４０２は前記４
０１遅延回路からの出力信号を遅延させる遅延回路であ
り、遅延量は４０１遅延回路の遅延量と同じである。４
０３は入力された輝度信号の振幅を−１／２倍にするア
ンプ回路、４０４は前記４０１遅延回路からの出力信号
の振幅を１倍にするアンプ回路、４０５は前記４０２遅
延回路からの出力信号の振幅を−１／２倍にするアンプ
回路、４０６は前記４０３、４０４、４０５のアンプ回
路から出力される信号を加算する加算回路、４０７は前
記４０６加算回路からの出力信号の振幅をゲインコント
ロールするゲインコントロール回路、４０８は前記４０
１遅延回路及び４０７ゲインコントロール回路からの出
力信号を加算する加算回路である。
【０００３】以上のように構成された従来のディレイラ
イン型アパーチャー回路においては、入力信号が図５の
ようであると、４０１、４０２の遅延回路の出力信号は
それぞれ図６（ａ），（ｂ）のように遅延されて出力さ
れる。これらの信号がそれぞれ４０３、４０４、４０５
のアンプ回路を経て、４０６加算回路に入力されると、
その出力信号は図７（ａ）のようになる。この信号はア
パーチャー用の信号であり、この信号の振幅を４０７ゲ
インコントロール回路にて可変し、４０８加算回路にて
４０１遅延回路から出力された原信号に加算すると、図
７（ｂ）のように信号のエッジを強調した信号が得られ
る。また、この回路の振幅周波数特性は図６（ｂ）に示
すように、ある周波数にてピーキングをもち、群遅延特
性は図６（ａ）に示すようにフラットな特性となり、リ
ンギングの少ないエッジの強調された信号を得ることが
できる。ここで、４０１、４０２の遅延回路の遅延量を
Ｔとおくと、ピーキング周波数は遅延量Ｔに依存し（ピ
ーキング周波数＝１／２Ｔ）、Ｔをそれぞれ１００ｎ、
２００ｎとおいたとき、ピーキング周波数は５Ｍｈｚ、
２．５Ｍｈｚになる。言うまでもなく、ピーキング周波
数に於けるピーキング量は４０７ゲインコントロール回
路にて可変できる。
イン型アパーチャー回路においては、入力信号が図５の
ようであると、４０１、４０２の遅延回路の出力信号は
それぞれ図６（ａ），（ｂ）のように遅延されて出力さ
れる。これらの信号がそれぞれ４０３、４０４、４０５
のアンプ回路を経て、４０６加算回路に入力されると、
その出力信号は図７（ａ）のようになる。この信号はア
パーチャー用の信号であり、この信号の振幅を４０７ゲ
インコントロール回路にて可変し、４０８加算回路にて
４０１遅延回路から出力された原信号に加算すると、図
７（ｂ）のように信号のエッジを強調した信号が得られ
る。また、この回路の振幅周波数特性は図６（ｂ）に示
すように、ある周波数にてピーキングをもち、群遅延特
性は図６（ａ）に示すようにフラットな特性となり、リ
ンギングの少ないエッジの強調された信号を得ることが
できる。ここで、４０１、４０２の遅延回路の遅延量を
Ｔとおくと、ピーキング周波数は遅延量Ｔに依存し（ピ
ーキング周波数＝１／２Ｔ）、Ｔをそれぞれ１００ｎ、
２００ｎとおいたとき、ピーキング周波数は５Ｍｈｚ、
２．５Ｍｈｚになる。言うまでもなく、ピーキング周波
数に於けるピーキング量は４０７ゲインコントロール回
路にて可変できる。
【０００４】
【発明が解決しようとする課題】しかしながら前記のよ
うな構成では、図７（ａ）のように出力信号のプリシュ
ート、オーバーシュートの付きかたがちょうど良い状態
にしておき、周波数特性のよい信号すなわち図７（ｂ）
のように信号の立ち上がりが速い信号を入力した場合、
出力信号のプリシュート、オーバーシュートは大きく付
きすぎる結果になる。また逆、信号の立ち上がりが速い
信号にてプリシュート、オーバーシュートがちょうど良
く付いている状態で、立ち上がりの遅い信号を入力した
場合は、プリシュート、オーバーシュートの幅が少し足
りない結果になる。
うな構成では、図７（ａ）のように出力信号のプリシュ
ート、オーバーシュートの付きかたがちょうど良い状態
にしておき、周波数特性のよい信号すなわち図７（ｂ）
のように信号の立ち上がりが速い信号を入力した場合、
出力信号のプリシュート、オーバーシュートは大きく付
きすぎる結果になる。また逆、信号の立ち上がりが速い
信号にてプリシュート、オーバーシュートがちょうど良
く付いている状態で、立ち上がりの遅い信号を入力した
場合は、プリシュート、オーバーシュートの幅が少し足
りない結果になる。
【０００５】なお本発明はかかる点に鑑み、入力信号の
立ち上がり時間が速い、すなわち周波数特性のよい信号
であれば、プリ、オーバーシュートの幅を狭くし、反対
に入力信号の立ち上がり時間が遅い、すなわち周波数特
性の悪い信号であれば、プリ、オーバーシュートの幅を
広くするというように、入力信号に応じたシュートを提
供することを目的とする。
立ち上がり時間が速い、すなわち周波数特性のよい信号
であれば、プリ、オーバーシュートの幅を狭くし、反対
に入力信号の立ち上がり時間が遅い、すなわち周波数特
性の悪い信号であれば、プリ、オーバーシュートの幅を
広くするというように、入力信号に応じたシュートを提
供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題を解決するため
に、本発明のピーキング周波数切り換え回路は遅延回路
４つと、切り換え回路２つと、ゲイン１倍のアンプと、
ゲイン−１／２のアンプ２つと、ゲインコントロール回
路と、加算回路２つを備えたことを特徴としている。
に、本発明のピーキング周波数切り換え回路は遅延回路
４つと、切り換え回路２つと、ゲイン１倍のアンプと、
ゲイン−１／２のアンプ２つと、ゲインコントロール回
路と、加算回路２つを備えたことを特徴としている。
【０００７】
【作用】本発明は、入力信号の立ち上がり時間が速い場
合はプリ、オーバーシュートの幅を狭くし、また、逆に
入力信号の立ち上がり時間が遅い場合は広くすることに
より、自然なプリ、オーバーシュートが得られる。
合はプリ、オーバーシュートの幅を狭くし、また、逆に
入力信号の立ち上がり時間が遅い場合は広くすることに
より、自然なプリ、オーバーシュートが得られる。
【０００８】
【実施例】図１は本発明の第一の実施例におけるピーキ
ング周波数切り換え回路のブロック図を示すものであ
る。図１において、１０１は入力された輝度信号を遅延
させる遅延回路、１０２は前記１０１遅延回路の出力信
号を遅延させる遅延回路、１０３は前記１０２遅延回路
の出力信号を１０２遅延回路と同じだけ遅延させる遅延
回路、１０４は前記１０３遅延回路の出力信号を１０１
遅延回路と同じだけ遅延させる遅延回路、１０５は入力
される輝度信号および前記１０１遅延回路の出力信号の
どちらかを外部から制御して出力させる切り換え回路、
１０６は前記１０３、１０４遅延回路の出力信号のどち
らかを外部から制御し、前記１０５切り換え回路と同期
してスイッチする切り換え回路、１０７は前記１０２遅
延回路の出力信号の振幅を１倍にするアンプ回路、１０
８は前記１０５切り換え回路の出力信号の振幅を−１／
２にするアンプ回路、１０９は前記１０６切り換え回路
の出力信号の振幅を−１／２にするアンプ回路、１１０
は前記１０７、１０８、１０９アンプ回路の出力信号を
加算する加算回路、１１１は前記１１０加算回路の出力
信号の振幅をコントロールするゲインコトントロール回
路、１１２は前記１０２遅延回路および前記１１１ゲイ
ンコントロール回路の出力信号を加算する加算回路であ
る。以上のように構成された実施例のピーキング周波数
切り換え回路において、以下その動作を説明する。前記
１０５、１０６の切り換え回路は、入力信号及び前記１
０４遅延回路からの出力信号のペアーを出力するか、ま
たは前記１０１、１０３遅延回路からの出力信号のペア
ーを出力するのか、外部より制御してやる。そして、前
記１０１及び１０４の遅延回路の遅延時間は同じであ
り、また前記１０２及び１０３の遅延回路の遅延時間も
同じである。よって、前記１０１、１０３遅延回路から
の出力信号のペアーを選んだときは、シュートの幅は前
記１０２または、１０３遅延回路の遅延時間と同じであ
る。同様にして、入力信号及び前記１０４遅延回路から
の出力信号のペアーを選んだとき、シュートの幅は前記
１０１遅延回路と１０２遅延回路の遅延時間を合計した
時間と同じである。つまり、前記１０１、１０３の遅延
回路からの出力信号のペアーを選んだとき、前記１１０
加算回路から出力されるアパーチャー信号はプリ、オー
バーシュートの狭い信号である。一方、入力信号と前記
１０４遅延回路からの出力信号のペアーを選択したとき
は、前記１１０加算回路より出力されるアパーチャー信
号はプリ、オーバーシュートの幅が広くなっている。ま
た、シュートの幅を変えても基準となる遅延時間は前記
１０１遅延回路と１０２遅延回路の遅延時間を合計した
ものであるから、メインの信号すなわち前記１０２遅延
回路の出力信号との間に時間ずれは生じない。以上のよ
うにこの実施例によれば、前記１０１、１０４遅延回路
の遅延時間及び１０２、１０３遅延回路の遅延時間を同
じにし、また前記１０５、１０６の切り換え回路を設け
ることにより、プリ、オーバーシュートの時間幅を外部
より可変できる。
ング周波数切り換え回路のブロック図を示すものであ
る。図１において、１０１は入力された輝度信号を遅延
させる遅延回路、１０２は前記１０１遅延回路の出力信
号を遅延させる遅延回路、１０３は前記１０２遅延回路
の出力信号を１０２遅延回路と同じだけ遅延させる遅延
回路、１０４は前記１０３遅延回路の出力信号を１０１
遅延回路と同じだけ遅延させる遅延回路、１０５は入力
される輝度信号および前記１０１遅延回路の出力信号の
どちらかを外部から制御して出力させる切り換え回路、
１０６は前記１０３、１０４遅延回路の出力信号のどち
らかを外部から制御し、前記１０５切り換え回路と同期
してスイッチする切り換え回路、１０７は前記１０２遅
延回路の出力信号の振幅を１倍にするアンプ回路、１０
８は前記１０５切り換え回路の出力信号の振幅を−１／
２にするアンプ回路、１０９は前記１０６切り換え回路
の出力信号の振幅を−１／２にするアンプ回路、１１０
は前記１０７、１０８、１０９アンプ回路の出力信号を
加算する加算回路、１１１は前記１１０加算回路の出力
信号の振幅をコントロールするゲインコトントロール回
路、１１２は前記１０２遅延回路および前記１１１ゲイ
ンコントロール回路の出力信号を加算する加算回路であ
る。以上のように構成された実施例のピーキング周波数
切り換え回路において、以下その動作を説明する。前記
１０５、１０６の切り換え回路は、入力信号及び前記１
０４遅延回路からの出力信号のペアーを出力するか、ま
たは前記１０１、１０３遅延回路からの出力信号のペア
ーを出力するのか、外部より制御してやる。そして、前
記１０１及び１０４の遅延回路の遅延時間は同じであ
り、また前記１０２及び１０３の遅延回路の遅延時間も
同じである。よって、前記１０１、１０３遅延回路から
の出力信号のペアーを選んだときは、シュートの幅は前
記１０２または、１０３遅延回路の遅延時間と同じであ
る。同様にして、入力信号及び前記１０４遅延回路から
の出力信号のペアーを選んだとき、シュートの幅は前記
１０１遅延回路と１０２遅延回路の遅延時間を合計した
時間と同じである。つまり、前記１０１、１０３の遅延
回路からの出力信号のペアーを選んだとき、前記１１０
加算回路から出力されるアパーチャー信号はプリ、オー
バーシュートの狭い信号である。一方、入力信号と前記
１０４遅延回路からの出力信号のペアーを選択したとき
は、前記１１０加算回路より出力されるアパーチャー信
号はプリ、オーバーシュートの幅が広くなっている。ま
た、シュートの幅を変えても基準となる遅延時間は前記
１０１遅延回路と１０２遅延回路の遅延時間を合計した
ものであるから、メインの信号すなわち前記１０２遅延
回路の出力信号との間に時間ずれは生じない。以上のよ
うにこの実施例によれば、前記１０１、１０４遅延回路
の遅延時間及び１０２、１０３遅延回路の遅延時間を同
じにし、また前記１０５、１０６の切り換え回路を設け
ることにより、プリ、オーバーシュートの時間幅を外部
より可変できる。
【０００９】図２は本発明の第二の実施例におけるピー
キング周波数切り換え回路のブロック図を示すものであ
る。図２において、２０１は入力された輝度信号を遅延
させ、かつ２つ以上のタップから決まった遅延時間の出
力信号を取り出せることができる遅延回路、２０２は前
記２０１遅延回路の出力信号を遅延させ、かつ２つ以上
のタップから決まった遅延時間の出力信号を取り出せる
ことができる遅延回路、２０３は入力される輝度信号及
び前記２０１遅延回路の出力信号及びタップからの出力
信号のどれかを外部より制御し、前記２０３切り換え回
路と同期しスイッチする切り換え回路、２０４は前記２
０２遅延回路の出力信号及びタップからの出力信号のど
れかを外部より制御して出力させる切り換え回路、２０
５は前記２０１遅延回路の出力信号の振幅を１倍にする
アンプ回路、２０６は前記２０３切り換え回路の出力信
号の振幅を−１／２にするアンプ回路、２０７は前記２
０４切り換え回路の出力信号の振幅を−１／２にするア
ンプ回路、２０８は前記２０５、２０６、２０７アンプ
回路の出力信号を加算する加算回路、２０９は前記２０
８加算回路の出力信号の振幅をコントロールするゲイン
コントロール回路、２１０は前記２０１遅延回路及び前
記２０９ゲインコントロール回路の出力信号を加算する
加算回路である。以上のように構成された実施例ピーキ
ング周波数切り換え回路において、以下その動作を説明
する。前記２０１及び２０２遅延回路はトータルの遅延
時間こそ同じであるが、タップから出力される信号の遅
延時間は次のようになっている。前記２０１遅延回路の
タップ端子名を入力に近いところから１、２、３、・・
・・ｎとする。また、前記２０２遅延回路のタップ端子
名を入力に近いところから１、２、３、・・・ｎとす
る。前記２０１遅延回路のタップ端子１、２、３、・・
・ｎの入力端子からの遅延時間は、前記２０２遅延回路
のタップ端子ｎ、ｎ−１、ｎ−２・・・１の出力端子か
らの遅延時間と等しい。そして、それぞれ等しいペアー
を前記２０３、２０４の切り換え回路により外部から選
び、前記２０５、２０６、２０７アンプ回路により規定
の振幅にした後、前記２０８加算回路によりアパーチャ
信号をつくり、前記２０９ゲインコントロールにより振
幅調整を行う。次に、その信号を前記２０１遅延回路か
らの出力信号に加算する。以上のような実施例によれ
ば、前記２０１、２０２遅延回路及び２０３、２０４切
り換え回路を設けることにより、プリ、オーバーシュー
トの時間幅を３段以上、外部より切り換えることができ
る。図３は本発明第三の実施例におけるピーキング周波
数切り換え回路のブロック図を示すものである。図３に
おいて、３０１は入力された輝度信号をある決まった時
間遅延させ、タップ出力からは任意の時間入力信号を遅
延させることができるタップ付き可変遅延回路、３０２
は前記３０１タップ付き可変遅延回路の出力信号と同じ
時間遅延させ、タップ出力からは前記３０１タップ付き
可変遅延回路の出力からタップまでの時間を遅延させる
ことができるタップ付き可変遅延回路、３０３は前記３
０１タップ付き可変遅延回路のタップ出力信号の振幅を
−１／２倍にするアンプ回路、３０４は前記３０１タッ
プ付き可変遅延回路の出力信号の振幅を１にするアンプ
回路、３０５は前記３０２タップ付き可変遅延回路のタ
ップ出力信号の振幅を−１／２にするアンプ回路、３０
６は前記３０３、３０４、３０５アンプ回路の出力信号
を加算する加算回路、３０７は前記３０６加算回路の出
力信号の振幅をコントロールするゲインコントロール回
路、３０８は前記３０１可変遅延回路及び前記３０７ゲ
インコントロール回路の出力信号を加算する加算回路で
ある。以上のように構成された回路では出力されるアパ
ーチャー信号のプリ、オーバーシュートの時間は前記タ
ップ付き可変遅延回路３０２の入力からタップまでの遅
延時間、また別の言い方をすると、前記タップ付き可変
遅回路３０１の出力からタップまでの遅延時間に依存す
る。つまり、タップにおいて可変した時間分だけがプ
リ、オーバーシュートの時間幅となる。以上のような実
施例によれば、可変遅延回路を設けることにより、プ
リ、オーバーシュートの時間幅を、外部より任意に設定
することができる。
キング周波数切り換え回路のブロック図を示すものであ
る。図２において、２０１は入力された輝度信号を遅延
させ、かつ２つ以上のタップから決まった遅延時間の出
力信号を取り出せることができる遅延回路、２０２は前
記２０１遅延回路の出力信号を遅延させ、かつ２つ以上
のタップから決まった遅延時間の出力信号を取り出せる
ことができる遅延回路、２０３は入力される輝度信号及
び前記２０１遅延回路の出力信号及びタップからの出力
信号のどれかを外部より制御し、前記２０３切り換え回
路と同期しスイッチする切り換え回路、２０４は前記２
０２遅延回路の出力信号及びタップからの出力信号のど
れかを外部より制御して出力させる切り換え回路、２０
５は前記２０１遅延回路の出力信号の振幅を１倍にする
アンプ回路、２０６は前記２０３切り換え回路の出力信
号の振幅を−１／２にするアンプ回路、２０７は前記２
０４切り換え回路の出力信号の振幅を−１／２にするア
ンプ回路、２０８は前記２０５、２０６、２０７アンプ
回路の出力信号を加算する加算回路、２０９は前記２０
８加算回路の出力信号の振幅をコントロールするゲイン
コントロール回路、２１０は前記２０１遅延回路及び前
記２０９ゲインコントロール回路の出力信号を加算する
加算回路である。以上のように構成された実施例ピーキ
ング周波数切り換え回路において、以下その動作を説明
する。前記２０１及び２０２遅延回路はトータルの遅延
時間こそ同じであるが、タップから出力される信号の遅
延時間は次のようになっている。前記２０１遅延回路の
タップ端子名を入力に近いところから１、２、３、・・
・・ｎとする。また、前記２０２遅延回路のタップ端子
名を入力に近いところから１、２、３、・・・ｎとす
る。前記２０１遅延回路のタップ端子１、２、３、・・
・ｎの入力端子からの遅延時間は、前記２０２遅延回路
のタップ端子ｎ、ｎ−１、ｎ−２・・・１の出力端子か
らの遅延時間と等しい。そして、それぞれ等しいペアー
を前記２０３、２０４の切り換え回路により外部から選
び、前記２０５、２０６、２０７アンプ回路により規定
の振幅にした後、前記２０８加算回路によりアパーチャ
信号をつくり、前記２０９ゲインコントロールにより振
幅調整を行う。次に、その信号を前記２０１遅延回路か
らの出力信号に加算する。以上のような実施例によれ
ば、前記２０１、２０２遅延回路及び２０３、２０４切
り換え回路を設けることにより、プリ、オーバーシュー
トの時間幅を３段以上、外部より切り換えることができ
る。図３は本発明第三の実施例におけるピーキング周波
数切り換え回路のブロック図を示すものである。図３に
おいて、３０１は入力された輝度信号をある決まった時
間遅延させ、タップ出力からは任意の時間入力信号を遅
延させることができるタップ付き可変遅延回路、３０２
は前記３０１タップ付き可変遅延回路の出力信号と同じ
時間遅延させ、タップ出力からは前記３０１タップ付き
可変遅延回路の出力からタップまでの時間を遅延させる
ことができるタップ付き可変遅延回路、３０３は前記３
０１タップ付き可変遅延回路のタップ出力信号の振幅を
−１／２倍にするアンプ回路、３０４は前記３０１タッ
プ付き可変遅延回路の出力信号の振幅を１にするアンプ
回路、３０５は前記３０２タップ付き可変遅延回路のタ
ップ出力信号の振幅を−１／２にするアンプ回路、３０
６は前記３０３、３０４、３０５アンプ回路の出力信号
を加算する加算回路、３０７は前記３０６加算回路の出
力信号の振幅をコントロールするゲインコントロール回
路、３０８は前記３０１可変遅延回路及び前記３０７ゲ
インコントロール回路の出力信号を加算する加算回路で
ある。以上のように構成された回路では出力されるアパ
ーチャー信号のプリ、オーバーシュートの時間は前記タ
ップ付き可変遅延回路３０２の入力からタップまでの遅
延時間、また別の言い方をすると、前記タップ付き可変
遅回路３０１の出力からタップまでの遅延時間に依存す
る。つまり、タップにおいて可変した時間分だけがプ
リ、オーバーシュートの時間幅となる。以上のような実
施例によれば、可変遅延回路を設けることにより、プ
リ、オーバーシュートの時間幅を、外部より任意に設定
することができる。
【００１０】
【発明の効果】以上のように本発明は第一の実施例であ
れば、前記遅延回路１０１、１０４の遅延時間及び前記
遅延回路１０２、１０３の遅延時間を同じにし、また前
記の切り換え回路１０５、１０６を設けることにより、
また第二の実施例であれば、前記遅延回路２０１、２０
２及び切り換え回路２０３、２０４を設けることによ
り、また第三の実施例であれば、前記可変遅延回路３０
１、３０２を設けることにより、プリ、オーバーシュー
トの時間幅をそれぞれ２段、３段以上、及び任意に、外
部より設定することができ、その実用的効果は大きい。
れば、前記遅延回路１０１、１０４の遅延時間及び前記
遅延回路１０２、１０３の遅延時間を同じにし、また前
記の切り換え回路１０５、１０６を設けることにより、
また第二の実施例であれば、前記遅延回路２０１、２０
２及び切り換え回路２０３、２０４を設けることによ
り、また第三の実施例であれば、前記可変遅延回路３０
１、３０２を設けることにより、プリ、オーバーシュー
トの時間幅をそれぞれ２段、３段以上、及び任意に、外
部より設定することができ、その実用的効果は大きい。
【図１】本発明の第１の実施例におけるピーキング周波
数切り換え回路のブロック図
数切り換え回路のブロック図
【図２】本発明の第２の実施例におけるピーキング周波
数切り換え回路のブロック図
数切り換え回路のブロック図
【図３】本発明の第３の実施例におけるピーキング周波
数切り換え回路のブロック図
数切り換え回路のブロック図
【図４】従来のディレイライン型アパーチャー回路のブ
ロック図
ロック図
【図５】図４の動作説明図
【図６】（ａ）は図４の振幅周波数特性図 （ｂ）は図４の遅延特性図
【図７】図４の問題点を示す説明図
１０１ １０２ ４０１ ４０２ 遅延回路 １０３ １０２遅延回路と同じ遅延量の遅延回路 １０４ １０１遅延回路と同じ遅延量の遅延回路 １０５ 外部から制御する切り換え回路 １０６ ５と同期のとれており、外部から制御する切り
換え回路 １０７ ２０５ ３０４ ４０４ ゲイン１倍のアンプ
回路 １０８ １０９ ２０６ ２０７ ３０３ ３０５ ４
０３ ４０５ ゲイン −１／２倍のアンプ回路 １１０ ２０８ ３０６ ４０６ ３入力加算回路 １１１ ２０９ ３０７ ４０７ ゲインコントロール
回路 １１２ ２１０ ３０８ ４０８ ２入力加算回路 ２０１ ２０２ タップつき遅延回路 ２０３ ２０４ 多段入力切り換え回路 ３０１ ３０２ タップつき可変遅延回路
換え回路 １０７ ２０５ ３０４ ４０４ ゲイン１倍のアンプ
回路 １０８ １０９ ２０６ ２０７ ３０３ ３０５ ４
０３ ４０５ ゲイン −１／２倍のアンプ回路 １１０ ２０８ ３０６ ４０６ ３入力加算回路 １１１ ２０９ ３０７ ４０７ ゲインコントロール
回路 １１２ ２１０ ３０８ ４０８ ２入力加算回路 ２０１ ２０２ タップつき遅延回路 ２０３ ２０４ 多段入力切り換え回路 ３０１ ３０２ タップつき可変遅延回路
Claims (3)
- 【請求項１】 輝度信号を入力信号とする遅延回路１
と、前記遅延回路１の出力信号を入力信号とする遅延回
路２と、前記遅延回路２の出力信号を入力とする遅延回
路３と、前記遅延回路３の出力信号を入力とする遅延回
路４と、入力される輝度信号及び前記遅延回路１の出力
信号を入力信号とする切り換え回路１と、前記遅延回路
３、４の出力信号を入力信号とする切り換え回路２と、
前記遅延回路２の出力信号を入力信号とするゲイン１の
アンプ回路１と、前記切り換え回路１の出力信号を入力
信号とするゲイン−１／２のアンプ回路２と、前記切り
換え回路２の出力信号を入力信号とするゲイン−１／２
のアンプ回路３と、前記アンプ回路１、２、３の出力信
号を入力信号とする加算回路１と、前記加算回路１の出
力信号を入力信号とするゲインコントロール回路と、前
記遅延回路２及び前記ゲインコントロール回路の出力信
号を入力信号とする加算回路２を具備し、輝度信号のピ
ーキング周波数を２段階切り換えることを特徴としたピ
ーキング周波数切り換え回路。 - 【請求項２】 輝度信号を入力信号とし２つ以上のタッ
プを出力端子に持つ遅延回路１と、前記遅延回路１の出
力信号を入力信号とする２つ以上のタップを出力端子に
持つ遅延回路２と、入力される輝度信号及び前記遅延回
路１の出力信号及びタップからの出力信号を入力信号と
する切り換え回路１と、前記遅延回路１の出力信号及び
前記遅延回路２の出力信号及びタップからの出力信号を
入力信号とする切り換え回路２と、前記遅延回路１の出
力信号を入力信号とするゲイン１のアンプ回路１と、前
記切り換え回路１の出力信号を入力信号とするゲイン−
１／２のアンプ回路２と、前記切り換え回路２の出力信
号を入力とするゲイン−１／２のアンプ回路３と、前記
アンプ回路１、２、３の出力信号を入力信号とする加算
回路１と、前記加算回路１の出力信号を入力信号とする
ゲインコントロール回路と、前記遅延回路１及び前記ゲ
インコントロール回路の出力信号を入力信号とする加算
回路２を具備し、輝度信号のピーキング周波数を３段階
以上切り換えることを特徴としたピーキング周波数切り
換え回路。 - 【請求項３】 輝度信号を入力信号として遅延量を可変
できる遅延回路１と、前記遅延回路１の出力信号を入力
信号として遅延量を可変できる遅延回路２と、前記遅延
回路１の出力信号を入力信号とするゲイン−１／２のア
ンプ回路１と、前記遅延回路１の出力信号を入力信号と
するゲイン１のアンプ回路２と、前記遅延回路２の出力
信号を入力信号とするゲイン−１／２のアンプ回路３
と、前記アンプ回路１、２、３の出力信号を入力信号と
する加算回路１と、前記加算回路１の出力信号を入力信
号とするゲインコントロール回路と、前記遅延回路１及
び前記ゲインコントロール回路の出力信号を入力信号と
する加算回路２を具備し、輝度信号のピーキング周波数
を任意にできることを特徴としたピーキング周波数切り
換え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288307A JPH05130454A (ja) | 1991-11-05 | 1991-11-05 | ピーキング周波数切り換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288307A JPH05130454A (ja) | 1991-11-05 | 1991-11-05 | ピーキング周波数切り換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05130454A true JPH05130454A (ja) | 1993-05-25 |
Family
ID=17728481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288307A Pending JPH05130454A (ja) | 1991-11-05 | 1991-11-05 | ピーキング周波数切り換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05130454A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491520A (en) * | 1993-06-24 | 1996-02-13 | Victor Company Of Japan, Ltd. | Contour correcting circuit for sharpening rising and falling edges of video signals |
| CN112398326A (zh) * | 2019-08-13 | 2021-02-23 | 国民技术股份有限公司 | 基于多输出器件的软启动装置、方法、电源及芯片 |
-
1991
- 1991-11-05 JP JP3288307A patent/JPH05130454A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5491520A (en) * | 1993-06-24 | 1996-02-13 | Victor Company Of Japan, Ltd. | Contour correcting circuit for sharpening rising and falling edges of video signals |
| CN112398326A (zh) * | 2019-08-13 | 2021-02-23 | 国民技术股份有限公司 | 基于多输出器件的软启动装置、方法、电源及芯片 |
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