JPH05129848A - 差動増幅器のオフセツト電圧補償回路 - Google Patents
差動増幅器のオフセツト電圧補償回路Info
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- JPH05129848A JPH05129848A JP3315521A JP31552191A JPH05129848A JP H05129848 A JPH05129848 A JP H05129848A JP 3315521 A JP3315521 A JP 3315521A JP 31552191 A JP31552191 A JP 31552191A JP H05129848 A JPH05129848 A JP H05129848A
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Abstract
(57)【要約】
【目的】 オフセット電圧補償後の出力電圧の基準レベ
ルを後段回路の入力スレッショールド電圧に合致せしめ
ることができる。 【構成】 差動増幅器１の入力端子６１，７１を同電圧
となす短絡用スイッチＳＷ1 と、差動増幅器１の出力電
圧を変更できるノードに接続されたコンデンサＣ1 ，Ｃ
2 と、該コンデンサＣ1 ，Ｃ2 を充電源ないし放電源に
接続する充放電スイッチＳＷ3 〜ＳＷ6 と、上記差動増
幅器１の出力電圧Ｖout を所定の参照電圧Ｖref と比較
するコンパレータ４と、補償開始信号を受けて上記短絡
用スイッチＳＷ1 を作動せしめるとともに、上記コンパ
レータ４の比較信号Ｖcompに基づき差動増幅器出力電圧
Ｖout を参照電圧Ｖref と一致せしめるように上記充放
電スイッチＳＷ3 〜ＳＷ6 を作動せしめ、一致信号を得
た時点で上記短絡用スイッチＳＷ1 および充放電スイッ
チＳＷ3 〜ＳＷ6 の作動を解消するスイッチ制御回路５
とを具備している。
ルを後段回路の入力スレッショールド電圧に合致せしめ
ることができる。 【構成】 差動増幅器１の入力端子６１，７１を同電圧
となす短絡用スイッチＳＷ1 と、差動増幅器１の出力電
圧を変更できるノードに接続されたコンデンサＣ1 ，Ｃ
2 と、該コンデンサＣ1 ，Ｃ2 を充電源ないし放電源に
接続する充放電スイッチＳＷ3 〜ＳＷ6 と、上記差動増
幅器１の出力電圧Ｖout を所定の参照電圧Ｖref と比較
するコンパレータ４と、補償開始信号を受けて上記短絡
用スイッチＳＷ1 を作動せしめるとともに、上記コンパ
レータ４の比較信号Ｖcompに基づき差動増幅器出力電圧
Ｖout を参照電圧Ｖref と一致せしめるように上記充放
電スイッチＳＷ3 〜ＳＷ6 を作動せしめ、一致信号を得
た時点で上記短絡用スイッチＳＷ1 および充放電スイッ
チＳＷ3 〜ＳＷ6 の作動を解消するスイッチ制御回路５
とを具備している。
Description
【０００１】
【産業上の利用分野】本発明は差動増幅器のオフセット
電圧補償回路に関し、特にオフセット補償時の差動増幅
器の出力電圧を任意に設定できるオフセット電圧補償回
路に関する。
電圧補償回路に関し、特にオフセット補償時の差動増幅
器の出力電圧を任意に設定できるオフセット電圧補償回
路に関する。
【０００２】
【従来の技術】差動増幅器のオフセット電圧をチップ上
で補償する回路として、入力段のオフセット電圧を補償
するもの（特開昭５６−５２９９３２号、特開平２−１
４２２１４号）、あるいは増幅器の出力電圧を非反転入
力端子に帰還してオフセット電圧をコンデンサに充電す
るもの（特開昭５８−１３５４６７号、特開昭６０−１
４２６１０号、特開昭６２−２６１２０５号）等が知ら
れている。
で補償する回路として、入力段のオフセット電圧を補償
するもの（特開昭５６−５２９９３２号、特開平２−１
４２２１４号）、あるいは増幅器の出力電圧を非反転入
力端子に帰還してオフセット電圧をコンデンサに充電す
るもの（特開昭５８−１３５４６７号、特開昭６０−１
４２６１０号、特開昭６２−２６１２０５号）等が知ら
れている。
【０００３】
【発明が解決しようとする課題】ところで、差動増幅器
の後段には、種々の入力スレッショールド電圧を有する
回路が接続されるが、上記従来のオフセット電圧補償回
路では補償後の差動増幅器出力電圧の基準レベルを、後
段回路のスレッショールド電圧に合わせて任意に設定す
ることができず、回路設計の自由度が制約されるという
不具合があった。
の後段には、種々の入力スレッショールド電圧を有する
回路が接続されるが、上記従来のオフセット電圧補償回
路では補償後の差動増幅器出力電圧の基準レベルを、後
段回路のスレッショールド電圧に合わせて任意に設定す
ることができず、回路設計の自由度が制約されるという
不具合があった。
【０００４】本発明はかかる課題を解決するもので、オ
フセット電圧補償後の出力電圧の基準レベルを後段回路
の入力スレッショールド電圧に合致せしめることが可能
な差動増幅器のオフセット電圧補償回路を提供すること
を目的とする。
フセット電圧補償後の出力電圧の基準レベルを後段回路
の入力スレッショールド電圧に合致せしめることが可能
な差動増幅器のオフセット電圧補償回路を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明の構成を説明する
と、オフセット電圧補償回路は、差動増幅器１の反転入
力端子７１と非反転入力端子６１を同電圧となす短絡用
スイッチＳＷ1 と、差動増幅器１の出力電圧を変更でき
るノードに接続されたコンデンサＣ1 ，Ｃ2 と、該コン
デンサＣ1 ，Ｃ2 を充電源ないし放電源に接続する充放
電スイッチＳＷ3 〜ＳＷ6 と、上記差動増幅器１の出力
電圧Ｖout を所定の参照電圧Ｖref と比較するコンパレ
ータ４と、補償開始信号を受けて上記短絡用スイッチＳ
Ｗ1 を作動せしめるとともに、上記コンパレータ４の比
較信号Ｖcompに基づき差動増幅器出力電圧Ｖout を参照
電圧Ｖref と一致せしめるように上記充放電スイッチＳ
Ｗ3 〜ＳＷ6 を作動せしめ、一致信号を得た時点で上記
短絡用スイッチＳＷ1 および充放電スイッチＳＷ3 〜Ｓ
Ｗ6 の作動を解消するスイッチ制御回路５とを具備して
いる。
と、オフセット電圧補償回路は、差動増幅器１の反転入
力端子７１と非反転入力端子６１を同電圧となす短絡用
スイッチＳＷ1 と、差動増幅器１の出力電圧を変更でき
るノードに接続されたコンデンサＣ1 ，Ｃ2 と、該コン
デンサＣ1 ，Ｃ2 を充電源ないし放電源に接続する充放
電スイッチＳＷ3 〜ＳＷ6 と、上記差動増幅器１の出力
電圧Ｖout を所定の参照電圧Ｖref と比較するコンパレ
ータ４と、補償開始信号を受けて上記短絡用スイッチＳ
Ｗ1 を作動せしめるとともに、上記コンパレータ４の比
較信号Ｖcompに基づき差動増幅器出力電圧Ｖout を参照
電圧Ｖref と一致せしめるように上記充放電スイッチＳ
Ｗ3 〜ＳＷ6 を作動せしめ、一致信号を得た時点で上記
短絡用スイッチＳＷ1 および充放電スイッチＳＷ3 〜Ｓ
Ｗ6 の作動を解消するスイッチ制御回路５とを具備して
いる。
【０００６】
【作用】上記補償回路において、補償開始信号を受ける
と短絡用スイッチＳＷ1 が作動せしめられて差動増幅器
１の反転および非反転入力端子７１，６１は同電圧とな
る。この時、差動増幅器１の出力電圧Ｖout にはオフセ
ット分のみが現れるが、この電圧Ｖout はコンパレータ
４で参照電圧Ｖref と比較され、この比較信号Ｖcompに
基づいて充放電スイッチＳＷ3 〜ＳＷ6 が作動せしめら
れて、増幅器出力電圧Ｖout が参照電圧Ｖref に一致せ
しめられる。上記参照電圧Ｖref を後段回路の入力スレ
ッショールド電圧に等しく設定しておけば、オフセット
電圧補償後の増幅器出力電圧Ｖout の基準レベルは後段
回路のスレッショールド電圧に一致せしめられる。
と短絡用スイッチＳＷ1 が作動せしめられて差動増幅器
１の反転および非反転入力端子７１，６１は同電圧とな
る。この時、差動増幅器１の出力電圧Ｖout にはオフセ
ット分のみが現れるが、この電圧Ｖout はコンパレータ
４で参照電圧Ｖref と比較され、この比較信号Ｖcompに
基づいて充放電スイッチＳＷ3 〜ＳＷ6 が作動せしめら
れて、増幅器出力電圧Ｖout が参照電圧Ｖref に一致せ
しめられる。上記参照電圧Ｖref を後段回路の入力スレ
ッショールド電圧に等しく設定しておけば、オフセット
電圧補償後の増幅器出力電圧Ｖout の基準レベルは後段
回路のスレッショールド電圧に一致せしめられる。
【０００７】
【実施例１】図１には、本発明の実施例１における回路
図を示す。スイッチ制御回路５については図２に回路図
を示す。差動増幅器１は典型的な二段ＣＭＯＳコンパレ
ータ回路である。またスイッチＳＷ1 〜ＳＷ6 はＭＯＳ
スイッチである。入力Ｖ+ はスイッチング回路２を構成
するスイッチＳＷ2の一端に入力し、スイッチＳＷ2の他
端は差動増幅器１の非反転入力端子であるトランジスタ
６のゲート６１に接続してある。入力Ｖ- は、スイッチ
ＳＷ1 の一端と差動増幅器１の反転入力端子であるトラ
ンジスタ７のゲート７１に入力し、スイッチＳＷ1 の他
端はトランジスタ６のゲート６１に接続されている。差
動増幅器１は、電源ＶDDから定電流源１２を介してトラ
ンジスタ６、７のソースに接続し、トランジスタ６のド
レインは、トランジスタ８のドレインとトランジスタ
８、９のゲートに接続してある。
図を示す。スイッチ制御回路５については図２に回路図
を示す。差動増幅器１は典型的な二段ＣＭＯＳコンパレ
ータ回路である。またスイッチＳＷ1 〜ＳＷ6 はＭＯＳ
スイッチである。入力Ｖ+ はスイッチング回路２を構成
するスイッチＳＷ2の一端に入力し、スイッチＳＷ2の他
端は差動増幅器１の非反転入力端子であるトランジスタ
６のゲート６１に接続してある。入力Ｖ- は、スイッチ
ＳＷ1 の一端と差動増幅器１の反転入力端子であるトラ
ンジスタ７のゲート７１に入力し、スイッチＳＷ1 の他
端はトランジスタ６のゲート６１に接続されている。差
動増幅器１は、電源ＶDDから定電流源１２を介してトラ
ンジスタ６、７のソースに接続し、トランジスタ６のド
レインは、トランジスタ８のドレインとトランジスタ
８、９のゲートに接続してある。
【０００８】トランジスタ７のドレインは、トランジス
タ９のドレインとトランジスタ１４のゲートに接続して
ある。トランジスタ１４のドレインは定電流源１３に接
続され、その電圧は出力電圧Ｖout となっている。トラ
ンジスタ１４のソースは電源Ｖssに接続してある。出力
電圧Ｖout は、コンパレータ４の非反転入力端子に接続
してあり、コンパレータ４の反転入力端子は、参照電圧
Ｖref に接続してある。
タ９のドレインとトランジスタ１４のゲートに接続して
ある。トランジスタ１４のドレインは定電流源１３に接
続され、その電圧は出力電圧Ｖout となっている。トラ
ンジスタ１４のソースは電源Ｖssに接続してある。出力
電圧Ｖout は、コンパレータ４の非反転入力端子に接続
してあり、コンパレータ４の反転入力端子は、参照電圧
Ｖref に接続してある。
【０００９】コンパレータ４から出力される比較信号Ｖ
compはスイッチ制御回路５に入力している。オフセット
調整回路３のトランジスタ１０、１１は、各々差動増幅
器１のトランジスタ８、９のソースと電源Ｖssの間に直
列に接続してある。なお、トランジスタ１０、１１を各
々トランジスタ８、９に並列に接続することも可能であ
る。トランジスタ１０、１１の各々のゲートと電源Ｖss
間には、各々コンデンサＣ1 、Ｃ2 が接続してある。
compはスイッチ制御回路５に入力している。オフセット
調整回路３のトランジスタ１０、１１は、各々差動増幅
器１のトランジスタ８、９のソースと電源Ｖssの間に直
列に接続してある。なお、トランジスタ１０、１１を各
々トランジスタ８、９に並列に接続することも可能であ
る。トランジスタ１０、１１の各々のゲートと電源Ｖss
間には、各々コンデンサＣ1 、Ｃ2 が接続してある。
【００１０】また定電圧源Ｖrst とトランジスタ１０、
１１のゲート間には、各々スイッチＳＷ3 、ＳＷ5 が接
続してあり、定電圧源Ｖsup とトランジスタ１０、１１
のゲート間には、抵抗１５を介して、各々スイッチＳＷ
4 、ＳＷ6 が接続してある。Ｖrst 端子に印加する電圧
は、トランジスタ１０、１１のスレッショールド電圧Ｖ
T より大きい電圧とし、Ｖsup 端子に印加する電圧は、
Ｖrst とは異なる電圧で、且つＶrst −Ｖsup 間の電位
差が、トランジスタ１０、１１のチャネルがＯＮとなる
領域をできるだけ広くカバーするように（例えばＶrst
＝ＶT ＋０．１〔Ｖ〕でＶsup ＝ＶDD、或いは、Ｖrst
＝ＶDDでＶsup ＝Ｖssなど）設定する。ただし、Ｖrst
とＶsup のどちらの電位が上になるかでスイッチＳＷ4
、ＳＷ6の動作が変わる。
１１のゲート間には、各々スイッチＳＷ3 、ＳＷ5 が接
続してあり、定電圧源Ｖsup とトランジスタ１０、１１
のゲート間には、抵抗１５を介して、各々スイッチＳＷ
4 、ＳＷ6 が接続してある。Ｖrst 端子に印加する電圧
は、トランジスタ１０、１１のスレッショールド電圧Ｖ
T より大きい電圧とし、Ｖsup 端子に印加する電圧は、
Ｖrst とは異なる電圧で、且つＶrst −Ｖsup 間の電位
差が、トランジスタ１０、１１のチャネルがＯＮとなる
領域をできるだけ広くカバーするように（例えばＶrst
＝ＶT ＋０．１〔Ｖ〕でＶsup ＝ＶDD、或いは、Ｖrst
＝ＶDDでＶsup ＝Ｖssなど）設定する。ただし、Ｖrst
とＶsup のどちらの電位が上になるかでスイッチＳＷ4
、ＳＷ6の動作が変わる。
【００１１】コンデンサＣ1 ，Ｃ2 の容量値と抵抗１５
の抵抗値は、これらコンデンサＣ1 ，Ｃ2 をＶrst から
Ｖsup まで充放電する時間が、コンパレータ４とスイッ
チ制御回路５の伝達遅延時間よりも十分大きくなるよう
に設定する。なお、抵抗１５は、抵抗の代わりに同程度
のＯＮ抵抗を有するトランジスタに置き換えることも可
能である。参照電圧Ｖref は、後段回路の入力スレッシ
ョールド電圧ＶTと同じ電圧（例えばＶT ＝ＶDD／２の
インバータが後段に接続されている場合には、Ｖref ＝
ＶDD／２）とする。
の抵抗値は、これらコンデンサＣ1 ，Ｃ2 をＶrst から
Ｖsup まで充放電する時間が、コンパレータ４とスイッ
チ制御回路５の伝達遅延時間よりも十分大きくなるよう
に設定する。なお、抵抗１５は、抵抗の代わりに同程度
のＯＮ抵抗を有するトランジスタに置き換えることも可
能である。参照電圧Ｖref は、後段回路の入力スレッシ
ョールド電圧ＶTと同じ電圧（例えばＶT ＝ＶDD／２の
インバータが後段に接続されている場合には、Ｖref ＝
ＶDD／２）とする。
【００１２】スイッチ制御回路５は、図２に示す如く、
Ｄ−フリップ・フロップ（以下Ｄ−ＦＦという）２１〜
２３、インバータ２４〜２６、ＮＯＲゲート２７から構
成される。図中のＣSW1 〜ＣSW6 はそれぞれスイッチＳ
Ｗ1 〜ＳＷ6 の開閉を制御する信号である。補償開始信
号たるリセット信号は、ＳＷ3 、ＳＷ5 を制御するとと
もに、インバータ２４に入力され、インバータ２４の出
力は、Ｄ−ＦＦ２１のリセット端子（ＲＢ）に入力する
とともに、Ｄ−ＦＦ２２、２３のクロック端子（Ｃ）に
入力する。
Ｄ−フリップ・フロップ（以下Ｄ−ＦＦという）２１〜
２３、インバータ２４〜２６、ＮＯＲゲート２７から構
成される。図中のＣSW1 〜ＣSW6 はそれぞれスイッチＳ
Ｗ1 〜ＳＷ6 の開閉を制御する信号である。補償開始信
号たるリセット信号は、ＳＷ3 、ＳＷ5 を制御するとと
もに、インバータ２４に入力され、インバータ２４の出
力は、Ｄ−ＦＦ２１のリセット端子（ＲＢ）に入力する
とともに、Ｄ−ＦＦ２２、２３のクロック端子（Ｃ）に
入力する。
【００１３】比較信号Ｖcompは、インバータ２６とＤ−
ＦＦ２３のリセット端子に入力し、インバータ２６の出
力は、Ｄ−ＦＦ２２のリセット端子に入力する。Ｄ−Ｆ
Ｆ２１〜２３のデータ端子（Ｄ）は、電源ＶDDに接続し
てある。Ｄ−ＦＦ２１の出力端子（Ｑ）はＳＷ2 を制御
するとともにインバータ２５に入力し、インバータ25の
出力はＳＷ1 を制御する。Ｄ−ＦＦ２２、２３の出力
は、各々スイッチＳＷ6、ＳＷ4 を制御するとともに、
ＮＯＲゲート２７に入力し、ＮＯＲゲート２７の出力
は、Ｄ−ＦＦ２１のクロック端子に入力する。
ＦＦ２３のリセット端子に入力し、インバータ２６の出
力は、Ｄ−ＦＦ２２のリセット端子に入力する。Ｄ−Ｆ
Ｆ２１〜２３のデータ端子（Ｄ）は、電源ＶDDに接続し
てある。Ｄ−ＦＦ２１の出力端子（Ｑ）はＳＷ2 を制御
するとともにインバータ２５に入力し、インバータ25の
出力はＳＷ1 を制御する。Ｄ−ＦＦ２２、２３の出力
は、各々スイッチＳＷ6、ＳＷ4 を制御するとともに、
ＮＯＲゲート２７に入力し、ＮＯＲゲート２７の出力
は、Ｄ−ＦＦ２１のクロック端子に入力する。
【００１４】図３のタイムチャートにより上記補償回路
の作動の一例を示す。この例では、Ｖ+ ＞Ｖ- なる入力
に対して、時刻Ｔ0 では差動増幅器１にオフセット電圧
が存在するために出力Ｖout が０になっている場合を示
している。Ｖsup 及び、Ｖrst にはＶsup＞Ｖrst なる
電圧を印加している。
の作動の一例を示す。この例では、Ｖ+ ＞Ｖ- なる入力
に対して、時刻Ｔ0 では差動増幅器１にオフセット電圧
が存在するために出力Ｖout が０になっている場合を示
している。Ｖsup 及び、Ｖrst にはＶsup＞Ｖrst なる
電圧を印加している。
【００１５】参照電圧Ｖref はＶDD／２としてある。時
刻Ｔ0 においてコンデンサＣ1 、Ｃ2 は、各々、Ｖ1 、
Ｖ2 なる電圧に充電されており、またスイッチＳＷ2 以
外は開いており、差動増幅器１は比較器として動作して
いる。時刻Ｔ1で、リセット信号が「ＨＩ」になると、
スイッチＳＷ3 、5 が閉じて（ＣSW3 ，ＣSW5 ＝「Ｈ
Ｉ」）コンデンサＣ1 、Ｃ2 の充電電圧Ｖc1、Ｖc2は同
電位Ｖrst になる。同時にスイッチＳＷ2 は開き（ＣSW
2 ＝「ＬＯ」）、スイッチＳＷ1 は閉じて（ＣSW1 ＝
「ＨＩ」）、トランジスタ６、７のゲート電圧は同電位
Ｖ- になる。なお、オフセット補償動作中は入力Ｖ- は
変動しないものとする。
刻Ｔ0 においてコンデンサＣ1 、Ｃ2 は、各々、Ｖ1 、
Ｖ2 なる電圧に充電されており、またスイッチＳＷ2 以
外は開いており、差動増幅器１は比較器として動作して
いる。時刻Ｔ1で、リセット信号が「ＨＩ」になると、
スイッチＳＷ3 、5 が閉じて（ＣSW3 ，ＣSW5 ＝「Ｈ
Ｉ」）コンデンサＣ1 、Ｃ2 の充電電圧Ｖc1、Ｖc2は同
電位Ｖrst になる。同時にスイッチＳＷ2 は開き（ＣSW
2 ＝「ＬＯ」）、スイッチＳＷ1 は閉じて（ＣSW1 ＝
「ＨＩ」）、トランジスタ６、７のゲート電圧は同電位
Ｖ- になる。なお、オフセット補償動作中は入力Ｖ- は
変動しないものとする。
【００１６】差動増幅器１のオフセット電圧が０であれ
ば出力Ｖout はＶDD／２になるが、オフセット電圧が存
在するために出力電圧Ｖoutは０のままで、比較信号Ｖc
ompは「ＬＯ」となっている。時刻Ｔ2 でリセット信号
が「ＬＯ」になるとスイッチＳＷ3 、ＳＷ5 は開く（Ｃ
SW3 、ＣSW5 ＝「ＬＯ」）。同時に、Ｄ−ＦＦ２２、２
３のクロック端子が「ＨＩ」になるが、この時点でＶco
mp＝「ＬＯ」であり、Ｄ−ＦＦ２３はリセット状態にあ
るためにＤ−ＦＦ２２の出力端子（Ｑ）のみ「ＨＩ」と
なり、スイッチＳＷ6 が閉じる（ＣSW6 ＝「ＨＩ」）。
ば出力Ｖout はＶDD／２になるが、オフセット電圧が存
在するために出力電圧Ｖoutは０のままで、比較信号Ｖc
ompは「ＬＯ」となっている。時刻Ｔ2 でリセット信号
が「ＬＯ」になるとスイッチＳＷ3 、ＳＷ5 は開く（Ｃ
SW3 、ＣSW5 ＝「ＬＯ」）。同時に、Ｄ−ＦＦ２２、２
３のクロック端子が「ＨＩ」になるが、この時点でＶco
mp＝「ＬＯ」であり、Ｄ−ＦＦ２３はリセット状態にあ
るためにＤ−ＦＦ２２の出力端子（Ｑ）のみ「ＨＩ」と
なり、スイッチＳＷ6 が閉じる（ＣSW6 ＝「ＨＩ」）。
【００１７】コンデンサＣ2 の充電電圧Ｖc2はＶrstか
らＶsup に向かって徐々に上昇する。オフセット電圧が
０に近づくと出力電圧Ｖout もＶDD／２に近づき、Ｖou
t がＶDD／２を越えると比較信号Ｖcompが「ＨＩ」に反
転し、Ｄ−ＦＦ２２がリセット状態となるため、スイッ
チＳＷ6 が開く（ＣSW6 ＝「ＬＯ」）。ＮＯＲゲート２
７の入力（Ｄ−ＦＦ２２、２３の出力端子）は両方とも
「ＬＯ」になるため上記ゲート２７の出力は「ＨＩ」に
なり、Ｄ−ＦＦ２１の出力端子は「ＨＩ」になってスイ
ッチＳＷ2 が閉じる（ＣSW2 ＝「ＨＩ」）。差動増幅器
１の出力電圧Ｖout は、オフセット電圧が補償されたこ
とにより、入力Ｖ+ ，Ｖ- の関係（Ｖ+＞Ｖ- ）に対応
した出力Ｖout ＝ＶDDとなる。
らＶsup に向かって徐々に上昇する。オフセット電圧が
０に近づくと出力電圧Ｖout もＶDD／２に近づき、Ｖou
t がＶDD／２を越えると比較信号Ｖcompが「ＨＩ」に反
転し、Ｄ−ＦＦ２２がリセット状態となるため、スイッ
チＳＷ6 が開く（ＣSW6 ＝「ＬＯ」）。ＮＯＲゲート２
７の入力（Ｄ−ＦＦ２２、２３の出力端子）は両方とも
「ＬＯ」になるため上記ゲート２７の出力は「ＨＩ」に
なり、Ｄ−ＦＦ２１の出力端子は「ＨＩ」になってスイ
ッチＳＷ2 が閉じる（ＣSW2 ＝「ＨＩ」）。差動増幅器
１の出力電圧Ｖout は、オフセット電圧が補償されたこ
とにより、入力Ｖ+ ，Ｖ- の関係（Ｖ+＞Ｖ- ）に対応
した出力Ｖout ＝ＶDDとなる。
【００１８】図１および図２に示した回路構成は、容易
にモノリシック化でき、外付け電子部品を用いることな
く自動的にオフセット電圧を補償することができる。ま
たコンパレータ４の参照電圧Ｖref を任意に変えること
ができるため、入力スレッショールド電圧ＶT の異なる
回路が後段に接続された場合でもＶref ＝ＶT とするこ
とでオフセット電圧補償が可能である。
にモノリシック化でき、外付け電子部品を用いることな
く自動的にオフセット電圧を補償することができる。ま
たコンパレータ４の参照電圧Ｖref を任意に変えること
ができるため、入力スレッショールド電圧ＶT の異なる
回路が後段に接続された場合でもＶref ＝ＶT とするこ
とでオフセット電圧補償が可能である。
【００１９】
【実施例２】参照電圧Ｖref を入力したコンパレータ４
を使用するのに代えて、図４に示す如きバッファ４´を
使用し、バッファ４´のスレッショールド電圧ＶT を参
照電圧とする簡易な構成を採用しても良い。このよう
に、コンパレータに代えて論理ゲートやスレッショール
ド値を有する他のスイッチング素子を使用することがで
きる。
を使用するのに代えて、図４に示す如きバッファ４´を
使用し、バッファ４´のスレッショールド電圧ＶT を参
照電圧とする簡易な構成を採用しても良い。このよう
に、コンパレータに代えて論理ゲートやスレッショール
ド値を有する他のスイッチング素子を使用することがで
きる。
【００２０】
【実施例３】本実施例では図５に示す如く、差動増幅器
１のトランジスタ７のドレインとトランジスタ１４のゲ
ートとの間にコンデンサＣ5 を接続し、コンデンサＣ5
の充電量でオフセット電圧を調整する。コンデンサＣ5
の両端にはスイッチＳＷ3 ´を接続し、トランジスタ１
４のゲートに抵抗１５´の一端を接続し、抵抗１５´の
他端とＶDD との間にはスイッチＳＷ4 ´が、ＶSSとの
間にはスイッチＳＷ6´が各々接続してある。スイッチ
ＳＷ3 ´，ＳＷ4 ´，ＳＷ6 ´は実施例１のスイッチＳ
Ｗ3 ，ＳＷ4 ，ＳＷ6 と同じ信号で制御され、抵抗１５
´の抵抗値とコンデンサＣ5 の容量値は実施例１の抵抗
１５とコンデンサＣ１，Ｃ２と同様に設定する。
１のトランジスタ７のドレインとトランジスタ１４のゲ
ートとの間にコンデンサＣ5 を接続し、コンデンサＣ5
の充電量でオフセット電圧を調整する。コンデンサＣ5
の両端にはスイッチＳＷ3 ´を接続し、トランジスタ１
４のゲートに抵抗１５´の一端を接続し、抵抗１５´の
他端とＶDD との間にはスイッチＳＷ4 ´が、ＶSSとの
間にはスイッチＳＷ6´が各々接続してある。スイッチ
ＳＷ3 ´，ＳＷ4 ´，ＳＷ6 ´は実施例１のスイッチＳ
Ｗ3 ，ＳＷ4 ，ＳＷ6 と同じ信号で制御され、抵抗１５
´の抵抗値とコンデンサＣ5 の容量値は実施例１の抵抗
１５とコンデンサＣ１，Ｃ２と同様に設定する。
【００２１】スイッチング回路２、スイッチ制御回路
５、コンパレータ４は実施例１と同じであり、各スイッ
チＳＷ1 ，ＳＷ2 ，ＳＷ3 ´，ＳＷ4 ´，ＳＷ6 ´の動
作は実施例１と同じである。但し、コンデンサＣ5 の充
電量は、時刻Ｔ1 でスイッチＳＷ3 ´が閉じることによ
り０になり、時刻Ｔ2 以後はスイッチＳＷ4 ´、または
スイッチＳＷ6 ´のどちらかが閉じてＶDD、あるいはＶ
SSに向けて充電されることになる。
５、コンパレータ４は実施例１と同じであり、各スイッ
チＳＷ1 ，ＳＷ2 ，ＳＷ3 ´，ＳＷ4 ´，ＳＷ6 ´の動
作は実施例１と同じである。但し、コンデンサＣ5 の充
電量は、時刻Ｔ1 でスイッチＳＷ3 ´が閉じることによ
り０になり、時刻Ｔ2 以後はスイッチＳＷ4 ´、または
スイッチＳＷ6 ´のどちらかが閉じてＶDD、あるいはＶ
SSに向けて充電されることになる。
【００２２】このように、オフセット調整回路３は出力
電圧Ｖout を変更できる差動増幅器のいろいろなノード
に接続できる。
電圧Ｖout を変更できる差動増幅器のいろいろなノード
に接続できる。
【００２３】
【実施例４】図６に示す本実施例では、差動増幅器１を
オペアンプとして使用する場合を示している。実施例１
（図１）と異なる点は、トランジスタ７のゲート７１に
スイッチＳＷ2aを介して出力電圧Ｖout が入力している
こと、コンパレータ４のＶref 端子がトランジスタ６の
ゲート６１に接続されていること、位相補償のためのコ
ンデンサＣ4 がスイッチＳＷ2bを介してトランジスタ１
４と出力端子の間に接続されていること、入力電圧保持
用のコンデンサＣ3 がトランジスタ６のゲ−ト６１に接
続されていることであり、これ以外の構成は図１と同じ
である。
オペアンプとして使用する場合を示している。実施例１
（図１）と異なる点は、トランジスタ７のゲート７１に
スイッチＳＷ2aを介して出力電圧Ｖout が入力している
こと、コンパレータ４のＶref 端子がトランジスタ６の
ゲート６１に接続されていること、位相補償のためのコ
ンデンサＣ4 がスイッチＳＷ2bを介してトランジスタ１
４と出力端子の間に接続されていること、入力電圧保持
用のコンデンサＣ3 がトランジスタ６のゲ−ト６１に接
続されていることであり、これ以外の構成は図１と同じ
である。
【００２４】スイッチＳＷ2a，ＳＷ2bは、スイッチＳＷ
2 と同じ信号で制御され、リセット信号が「ＨＩ」とな
るとスイッチＳＷ2 ，ＳＷ2a，ＳＷ2bが開き、帰還ルー
プと位相補償用コンデンサＣ4 が切り離される。コンデ
ンサＣ3 にはスイッチＳＷ2が開く直前のＶ+ 端子電圧
が保持され、同時にスイッチＳＷ1 が閉じるため、トラ
ンジスタ６，７のゲート６１，７１電圧とコンパレータ
４の反転入力端子電圧がＶ+ になることを除けば、実施
例１の時刻Ｔ1 の状態（図３参照）と同じであり、時刻
Ｔ1 以後の各スイッチの開閉動作も実施例１と同じにな
る。
2 と同じ信号で制御され、リセット信号が「ＨＩ」とな
るとスイッチＳＷ2 ，ＳＷ2a，ＳＷ2bが開き、帰還ルー
プと位相補償用コンデンサＣ4 が切り離される。コンデ
ンサＣ3 にはスイッチＳＷ2が開く直前のＶ+ 端子電圧
が保持され、同時にスイッチＳＷ1 が閉じるため、トラ
ンジスタ６，７のゲート６１，７１電圧とコンパレータ
４の反転入力端子電圧がＶ+ になることを除けば、実施
例１の時刻Ｔ1 の状態（図３参照）と同じであり、時刻
Ｔ1 以後の各スイッチの開閉動作も実施例１と同じにな
る。
【００２５】但し、比較信号Ｖcompが反転するのは出力
電圧ＶoutがＶ+ より大きくなった時であり、時刻Ｔ3
以後の出力電圧Ｖout はＶ+ に概ね等しい電圧となる。
この実施例で示したように、オフセット電圧を補償する
時の出力電圧Ｖout の目標値が変化する場合でもコンパ
レータ４の反転入力端子に目標値を入力することでオフ
セット補償が可能である。
電圧ＶoutがＶ+ より大きくなった時であり、時刻Ｔ3
以後の出力電圧Ｖout はＶ+ に概ね等しい電圧となる。
この実施例で示したように、オフセット電圧を補償する
時の出力電圧Ｖout の目標値が変化する場合でもコンパ
レータ４の反転入力端子に目標値を入力することでオフ
セット補償が可能である。
【００２６】
【発明の効果】以上の如く、本発明のオフセット電圧補
償回路によれば、オフセット電圧補償後の出力電圧の基
準レベルを任意に設定することができるから、回路設計
の自由度を上げることができる。
償回路によれば、オフセット電圧補償後の出力電圧の基
準レベルを任意に設定することができるから、回路設計
の自由度を上げることができる。
【図１】実施例１を示すオフセット電圧補償回路の全体
回路図である。
回路図である。
【図２】スイッチ制御回路の回路図である。
【図３】信号タイムチャートである。
【図４】実施例２を示すオフセット電圧補償回路の全体
回路図である。
回路図である。
【図５】実施例３を示すオフセット電圧補償回路の全体
回路図である。
回路図である。
【図６】実施例４を示すオフセット電圧補償回路の全体
回路図である。
回路図である。
１ 差動増幅器 ２ スイッチング回路 ３ オフセット調整回路 ４ コンパレータ ５ スイッチ制御回路 ６１ 非反転入力端子 ７１ 反転入力端子 Ｃ1 ，Ｃ2 ，Ｃ5 コンデンサ ＳＷ1 短絡用スイッチ ＳＷ3 ，ＳＷ4 ，ＳＷ5 ，ＳＷ6 ，ＳＷ3 ´，ＳＷ4
´，ＳＷ6 ´ 充放電スイッチ
´，ＳＷ6 ´ 充放電スイッチ
Claims (1)
- 【請求項１】 差動増幅器の反転入力端子と非反転入力
端子を同電圧となす短絡用スイッチと、差動増幅器の出
力電圧を変更できるノードに接続されたコンデンサと、
該コンデンサを充電源ないし放電源に接続する充放電ス
イッチと、上記差動増幅器の出力電圧を所定の参照電圧
と比較するコンパレータと、補償開始信号を受けて上記
短絡用スイッチを作動せしめるとともに、上記コンパレ
ータの比較信号に基づき差動増幅器出力電圧を参照電圧
と一致せしめるように上記充放電スイッチを作動せし
め、一致信号を得た時点で上記短絡用スイッチおよび充
放電スイッチの作動を解消するスイッチ制御回路とを具
備する差動増幅器のオフセット電圧補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315521A JP2857949B2 (ja) | 1991-11-01 | 1991-11-01 | 差動増幅器のオフセット電圧補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315521A JP2857949B2 (ja) | 1991-11-01 | 1991-11-01 | 差動増幅器のオフセット電圧補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129848A true JPH05129848A (ja) | 1993-05-25 |
| JP2857949B2 JP2857949B2 (ja) | 1999-02-17 |
Family
ID=18066345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315521A Expired - Lifetime JP2857949B2 (ja) | 1991-11-01 | 1991-11-01 | 差動増幅器のオフセット電圧補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2857949B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054887A (en) * | 1997-07-09 | 2000-04-25 | Denso Corporation | Offset voltage correction circuit |
| US6054876A (en) * | 1997-07-18 | 2000-04-25 | Denso Corporation | Buffer circuit |
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
| JP2003060453A (ja) * | 2001-08-17 | 2003-02-28 | Fujitsu Ltd | オフセットキャンセル機能を有するオペアンプ |
| JP2005184455A (ja) * | 2003-12-19 | 2005-07-07 | Mitsubishi Electric Corp | 電圧発生回路 |
| KR100699582B1 (ko) * | 2005-07-11 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
| JP2007228388A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | オフセットキャンセルアンプ及びそれを用いた表示装置、並びにオフセットキャンセルアンプの制御方法 |
| US7459966B2 (en) | 2005-04-28 | 2008-12-02 | Sharp Kabushiki Kaisha | Offset adjusting circuit and operational amplifier circuit |
| JP2009521887A (ja) * | 2005-12-27 | 2009-06-04 | ユニヴェルシテ ジョゼフ フリエ | 電子装置を調整または設定するための方法および装置 |
| US7777565B2 (en) | 2007-10-15 | 2010-08-17 | Denso Corporation | Differential amplification circuit and manufacturing method thereof |
| JP2010256968A (ja) * | 2009-04-21 | 2010-11-11 | Renesas Electronics Corp | 電圧レギュレータ回路 |
| JP2011061726A (ja) * | 2009-09-14 | 2011-03-24 | Toshiba Corp | 半導体集積回路 |
| JP2014072646A (ja) * | 2012-09-28 | 2014-04-21 | Lapis Semiconductor Co Ltd | 電圧出力装置及び電圧出力装置のオフセットキャンセル方法 |
| JP2016096453A (ja) * | 2014-11-14 | 2016-05-26 | 富士電機株式会社 | 増幅装置およびオフセット電圧補正方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152012A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 差動増幅回路 |
-
1991
- 1991-11-01 JP JP3315521A patent/JP2857949B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152012A (ja) * | 1984-08-22 | 1986-03-14 | Hitachi Ltd | 差動増幅回路 |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6054887A (en) * | 1997-07-09 | 2000-04-25 | Denso Corporation | Offset voltage correction circuit |
| US6054876A (en) * | 1997-07-18 | 2000-04-25 | Denso Corporation | Buffer circuit |
| JP2001292041A (ja) * | 2000-04-07 | 2001-10-19 | Fujitsu Ltd | オペアンプおよびそのオフセットキャンセル回路 |
| US6448836B2 (en) | 2000-04-07 | 2002-09-10 | Fujitsu Limited | Operational amplifier and its offset cancel circuit |
| JP2003060453A (ja) * | 2001-08-17 | 2003-02-28 | Fujitsu Ltd | オフセットキャンセル機能を有するオペアンプ |
| JP2005184455A (ja) * | 2003-12-19 | 2005-07-07 | Mitsubishi Electric Corp | 電圧発生回路 |
| US7005838B2 (en) | 2003-12-19 | 2006-02-28 | Mitsubishi Denki Kabushiki Kaisha | Voltage generation circuit |
| US7459966B2 (en) | 2005-04-28 | 2008-12-02 | Sharp Kabushiki Kaisha | Offset adjusting circuit and operational amplifier circuit |
| KR100699582B1 (ko) * | 2005-07-11 | 2007-03-23 | 삼성전기주식회사 | 출력 버퍼회로 |
| JP2009521887A (ja) * | 2005-12-27 | 2009-06-04 | ユニヴェルシテ ジョゼフ フリエ | 電子装置を調整または設定するための方法および装置 |
| JP2007228388A (ja) * | 2006-02-24 | 2007-09-06 | Nec Corp | オフセットキャンセルアンプ及びそれを用いた表示装置、並びにオフセットキャンセルアンプの制御方法 |
| US7777565B2 (en) | 2007-10-15 | 2010-08-17 | Denso Corporation | Differential amplification circuit and manufacturing method thereof |
| JP2010256968A (ja) * | 2009-04-21 | 2010-11-11 | Renesas Electronics Corp | 電圧レギュレータ回路 |
| JP2011061726A (ja) * | 2009-09-14 | 2011-03-24 | Toshiba Corp | 半導体集積回路 |
| JP2014072646A (ja) * | 2012-09-28 | 2014-04-21 | Lapis Semiconductor Co Ltd | 電圧出力装置及び電圧出力装置のオフセットキャンセル方法 |
| JP2016096453A (ja) * | 2014-11-14 | 2016-05-26 | 富士電機株式会社 | 増幅装置およびオフセット電圧補正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2857949B2 (ja) | 1999-02-17 |
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| JPS6251008B2 (ja) |
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