JPH0512901U - Pcのデータリンク装置 - Google Patents
Pcのデータリンク装置Info
- Publication number
- JPH0512901U JPH0512901U JP6454391U JP6454391U JPH0512901U JP H0512901 U JPH0512901 U JP H0512901U JP 6454391 U JP6454391 U JP 6454391U JP 6454391 U JP6454391 U JP 6454391U JP H0512901 U JPH0512901 U JP H0512901U
- Authority
- JP
- Japan
- Prior art keywords
- link
- link element
- input
- data
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Programmable Controllers (AREA)
Abstract
(57)【要約】
【目的】 自己のPCに不要なデ−タによりリンク用の
メモリが占有されることを防止する。 【構成】 全PCにより参照され得るリンク要素の状態
は各PCにおけるリンク要素メモリに記憶されている。
又、そのリンク要素メモリの内容はリンクラインを介し
て各PC間でシリアル伝送され、各PCのリンク要素メ
モリに記憶される。このシリアル伝送において、各PC
は送信指定されたリンク要素の状態データを自己のリン
ク要素メモリから読出し所定のタイミングで送信し、受
信指定されたリンク要素の状態データを所定のタイミン
グで受信して自己のリンク要素メモリに格納する。非送
受信指定のリンク要素に関しては、送信も受信も行わな
い。この結果、各PCのリンク要素メモリは、各PCで
必要とするリンク要素のみが割付られ、リンク要素メモ
リの有効利用が図られる。
メモリが占有されることを防止する。 【構成】 全PCにより参照され得るリンク要素の状態
は各PCにおけるリンク要素メモリに記憶されている。
又、そのリンク要素メモリの内容はリンクラインを介し
て各PC間でシリアル伝送され、各PCのリンク要素メ
モリに記憶される。このシリアル伝送において、各PC
は送信指定されたリンク要素の状態データを自己のリン
ク要素メモリから読出し所定のタイミングで送信し、受
信指定されたリンク要素の状態データを所定のタイミン
グで受信して自己のリンク要素メモリに格納する。非送
受信指定のリンク要素に関しては、送信も受信も行わな
い。この結果、各PCのリンク要素メモリは、各PCで
必要とするリンク要素のみが割付られ、リンク要素メモ
リの有効利用が図られる。
Description
【0001】
本考案は、複数のプログラマブルコントローラ(以下、単に「PC」と記す。 )を、信号を伝送するリンクラインを介して接続し、複数のPC間で相互に入出 力要素を参照して、インターロック制御を可能としたシステムに使用されるPC のデータリンク装置に関する。
【0002】
従来、複数PCをリンクラインに接続して、1つのPCから他のPCに属する 入出力要素の状態を参照して、そのPC間でのインターロック制御を行うことが できるシステムが知られている。 このようなシステムでは、各PC毎に、図11に示すように各PCにおいて共 通アドレスで参照できるリンク要素メモリが設けられている。そして、他のPC から参照されている入出力要素は、その要素と状態を同じくするリンク要素がリ ンク要素メモリに割付られ、そのリンク要素の状態は、受信元のPCにおけるリ ンク要素メモリの送信元のリンク要素と同一アドレスに通信により伝送され記憶 される。この結果、各PCのリンク要素メモリの内容は、常時、同一となり、他 のPCの入出力要素を参照する代わりに自己のPCのリンク要素メモリの対応ア ドレスを参照することで、順序制御を実行することができる。
【0003】
ところが、上記の方法は、他のPCにより参照されている入出力要素の全てに リンク要素を形成し、各PCではその全リンク要素に対応した同一構成のリンク 要素メモリを形成している。 このため、あるPCが参照していないリンク要素の状態データもリンクライン から受信して、リンク要素メモリに記憶されることになる。即ち、各PCでリン ク要素メモリの構成を共通としていることから、そのPCで必要でないデータを 受信し記憶するためのメモリ領域を必要としている。 この結果、メモリの容量が増大し、メモリの使用効率が悪いという問題がある 。
【0004】 本考案は、上記の課題を解決するためになされたものであり、その目的は、各 PCにおけるメモリの有効利用を図ることである。
【0005】
本考案は、他のプログラマブルコントローラ(PC)により参照されている入 出力要素と状態を同じくするリンク要素を、入出力要素の参照されているPCの リンク要素メモリに割付け、入出力要素を参照しているPCにおいてその入出力 要素に換えてそのPCのリンク要素メモリに割付られたリンク要素を参照し、入 出力要素が参照されているPCのリンク要素メモリに記憶された内容を、入出力 要素を参照しているPCのリンク要素メモリにリンクラインを介してシリアル伝 送することにより他のPCに属する入出力要素を参照できるようにしたPCのデ ータリンク装置において、 各PC毎に設けられ、全てのリンク要素に関しリンク要素の状態の送信、受信 又は非送受信かを決定できるリンクパラメータを記憶したリンクパラメータ記憶 手段と、リンクパラメータから、シリアル伝送における現タイムスロットに割当 られたリンク要素が送信指定であると判定された場合には、送信元PCのリンク 要素メモリにおける送信すべきリンク要素に対応したアドレスの内容をリンクラ インに送出する送信制御手段と、リンクパラメータから、シリアル伝送における 現タイムスロットに割当られたリンク要素が受信指定であると判定された場合に は、リンクラインからデータを受信して、受信元PCのリンク要素メモリにおけ る受信すべきリンク要素に対応したアドレスにその受信データを記憶する受信制 御手段と、リンクパラメータから、シリアル伝送における現タイムスロットに割 当られたリンク要素が非送受信指定である場合には、リンクラインに対してリン ク要素の状態データの送受信を行わない非送受信制御手段とを設けたことである 。
【0006】
リンクライン上に伝送されるデータはシリアルデータであり、所定のタイミン グから計測した所定のタイムスロットに所定のリンク要素が割当てられている。 即ち、各リンク要素毎にシリアルデータの各タイムスロットが割当られている。
【0007】 又、各PCのリンクパラメータ記憶手段によって自己のPCは、現タイムスロ ットにおいて、自己のPCのリンク要素の状態データを送信すべきか、又は、現 タイムスロットのデータをリンク要素の状態データとして受信すべきか、又は、 送信も受信もすべきでないかが分かる。
【0008】 各PCの送信制御手段は、現タイムスロットに割当られたリンク要素が送信指 定である場合には、自己のPCのリンク要素メモリのそのリンク要素に対応した アドレスのデータを読み込み、リンクラインにそのデータを送信する。
【0009】 一方、各PCの受信制御手段は、現タイムスロットに割当られたリンク要素が 受信指定である場合に、リンクラインから現タイムスロット上のデータを受信し て、自己のPCのリンク要素メモリにおけるそのリンク要素に対応したアドレス にそのデータを記憶する。
【0010】 又、各PCの非送受信制御手段は、現タイムスロットに割当られたリンク要素 が非送受信指定である場合には、リンクラインの現タイムスロットに対してデー タの送信も受信も行わない。
【0011】 このようにして、各PCは、他のPCによって参照されている入出力要素だけ の状態をリンク要素の状態として出力し、一方、各PCは、自己のPCが参照し ている他のPCの入出力要素だけの状態をリンク要素の状態としてリンクライン から受信して、リンク要素メモリに記憶している。
【0012】 よって、各PCは、必要でないリンク要素の状態データは受信せず、かつ、リ ンク要素メモリも使用しないので、リンク要素メモリの容量が少なくても良い。
【0013】
以下、本考案を具体的な実施例に基づいて説明する。 (1)複数のPCにより制御されるシステムの構成 図1は、複数台のPCPC01〜PC32によって制御されるトランスファ−マシンの 構成を示す。トランスファ−マシンの各ステ−ションST0,ST1L,ST1R,・・・ST3R は、図示の如く、対応するPCPC01〜PC32によってそれぞれ制御され、また、各 PCPC01〜PC32は、リンクラインL によって相互に結合されている。
【0014】 (2) PCの構成 本PCは、図2に示すように、順序制御及び通信制御用のCPU200 と、プロ グラミング装置からロ−ドされた順序制御プログラム及びリンクパラメ−タを格 納するとともに、被制御対象の入出力要素の状態及びリンクラインから受信され る他のPCの入出力要素の状態を記憶するRAM250 と、CPU200 のモニタプ ログラムの格納されたROM210 と、リンクラインから送信されるデータを同期 検出するためのタイミングを与えるタイマ260 と、駆動回路270 と、入出力イン タ−フェ−ス240 とを備える。駆動回路270 は、出力要素のリレ−コイル2701を 駆動し、入力要素のリレ−接点或いはリミットスイッチ2702の状態を入力する装 置である。
【0015】 RAM250 において、0000番地から1FFF番地は、自己PCに属する入出力要素 に割当られたメモリであり、それらの入出力要素の状態は、この番地の内容を参 照することによって判別できる。又、3000番地からは、自己のPCが参照してい る他のPCに属する入出力要素の状態と状態を同じくするリンク要素が割当られ ている。以下、このアドレスに割当られた仮想の入出力要素をリンク要素といい 3000番地から後のリンク要素の状態を記憶するメモリをリンク要素メモリという 。
【0016】 尚、リンク要素メモリには、各PCが送信を必要とするリンク要素と受信を必 要とするリンク要素のみが割当てられているので、リンク要素メモリの容量は、 各PC毎に異なる。 又、リンク要素のアドレスは、リンク要素メモリの容量が各PCで異なること から、各PC毎に異なる。そこで、各PCで共通となるように割付られたアドレ スを共通アドレスといい、各PC内で実際にリンク要素メモリを参照する時に使 用されるアドレスをPC内アドレスという。共通アドレスと各PCのPC内アド レスとの関係は、図5に示されている。これに関しては後述する。
【0017】 各PCでは図3に示すようなラダー回路図によって順序制御プログラムが作成 される。なお、図3のラダー回路図に於いて、入力要素はリレーやリミットスイ ッチ等の接点、出力要素はリレーコイル等である。入力要素と出力要素とを合わ せて入出力要素という。
【0018】 図3に示す如く入出力要素には各PCが入出力要素の状態を参照する時に使用 するメモリのアドレスが付されている。例えば、PCPC01において、「1200」は 1200番地に割当られた自己のPCに属する入力要素のアドレスを示している。又 、「3005」は共通アドレス3005のリンク要素である。このリンク要素「3005」の 状態はリンク回路により、PCPC11から参照されている入出力要素「1005」の状 態と等しい。又、PCPC11において、「300A」は共通アドレス300Aのリンク要素 である。リンク要素「300A」は、リンク回路により、PCPC01から参照されてい る入力要素「1100」の状態と等しい。
【0019】 入力要素「12-1500 」は、PCPC12の入力要素「1500」の意味であり、「11-1 100 」はPCPC11の入力要素「1100」の意味であり、入力要素「01-1005 」はP CPC01の入力要素「1005」の意味である。これらの他のPCに属する入出力要素 の状態は直接参照することができないので、自己PCのリンク要素メモリを参照 することでその入出力要素の状態を参照することができる。
【0020】 (3) リンク要素の割付 図3のラダー回路において、リンク回路の作成方法について説明する。まず、 全PCのラダー回路を検索して他のPCから参照されている入出力要素がPC番 号及びPC内のアドレス順に抽出される。これは、アドレスの前にPC番号の付 与された入出力要素、例えば、入出力要素「11-1100 」、「12-1500 」、「01-1 005 」を検索し、そのアドレスからPCPC11に属する入力要素「1100」、PCPC 12に属する入力要素「1500」、PCPC01に属する入力要素「1005」が抽出される 。そして、その抽出された入出力要素に対して、順次、図5に示すように、リン ク要素が割当られる。このリンク要素は、3000から始まる各PCで共通のアドレ スが付される。この共通アドレスを用いて、各PCのラダー回路にリンク回路が 図3に示すように追加される。
【0021】 次に、各PCにおいて、必要としないリンク要素(参照していないリンク要素 )が削除された後、図5に示すように、残りのリンク要素に3000から順にアドレ スが付される。このアドレスは各PCのリンク要素メモリの実際のアドレスに対 応し、PC内アドレスを意味する。同一のリンク要素でも、PC内アドレスは各 PCで異なる。即ち、各PCの順序制御においては、リンク要素の状態は自己の PCのリンク要素メモリを参照することで行われるので、各PCの順序制御プロ グラムにおいて、リンク要素の共通アドレスをPC内アドレスに変更する必要が ある。この変更をラダー回路で表示すれば、図3のラダー回路は、図5を参照し て、図4のように変更される。
【0022】 例えば、入力要素「12-1500 」は共通アドレス「3011」のリンク要素を意味し 、その共通アドレス「3011」はPCPC01のPC内アドレス「3011」に対応するの で、入力要素「12-1500 」は「3011」と変更される。又、入力要素「11-1100 」 は共通アドレス「300A」のリンク要素を意味し、その通アドレス「300A」はPC PC01のPC内アドレス「300A」に対応するので、入力要素「11-1100 」は「300A 」と変更される。又、共通アドレス「3005」のリンク要素はPCPC01のPC内ア ドレス「3005」に対応するので、リンク要素「3005」は、「3005」と変更される 。 尚、図5の例では、共通アドレス3000〜3013までは、PCPC01のPC内アド レス3000〜3013と全く等しいので、上記のリンク要素のアドレスは共通アドレス でもPC内アドレスでも変わりない。
【0023】 又、入力要素「01-1005 」は共通アドレス「3005」のリンク要素を意味し、そ の共通アドレス「3005」はPCPC11のPC内アドレス「3000」に対応するので、 入力要素「01-1005 」は「3000」と変更される。又、共通アドレス「300A」のリ ンク要素はPCPC11のPC内アドレス「3005」に対応するので、リンク要素「30 0A」は、「3005」と変更される。
【0024】 (4) PCによる通信制御 リンクラインLに送出されるデータは図10に示すように構成されている。例 えば、スタートビットから10ビットまでは、PCPC01から出力された状態デー タ( リンク要素の状態を示すデータ) であり、続く7ビットはPCPC11から送出 された状態データであり、続く8ビットはPCPC12から送出された状態データを 意味する。
【0025】 リンクラインLに各PCがどのタイミングで何ビットのデータを送出し、又、 リンクラインLからどのタイミングで何ビットのデータを受信するかを規定した リンクパラメータがRAM250のリンクパラメータ記憶領域2504に記憶さ れている。例えば、PCPC01のリンクパラメータは、図6に示すように、スター トビットから10ビットはデータを送信し、次の10ビットはリンクラインLか らデータを受信し、次の20ビットはデータの送信も受信もせず、次の10ビッ トはデータを受信するというように送信か受信か非送受信かを規定したデータで ある。
【0026】 各PCは、各PCで同期してリンク要素の共通アドレスを更新する。即ち、リ ンクライン上のタイムスロットとリンク要素の共通アドレスとは一対一の対応関 係がある。そして、現在のタイムスロットに対応する共通アドレスのリンク要素 は、データの送信か受信か非送受信かをリンクパラメータに従って決定する。そ して、送信と決定されたリンク要素に対してはリンク要素メモリのその共通アド レスに対応するPC内アドレスの内容がリンクラインに送出される。又、受信と 決定されたリンク要素に対しては、リンクライン上の現在のタイムスロットのデ ータをリンク要素メモリのその共通アドレスに対応するPC内アドレスに記憶す る。又、非送受信と指定されたリンク要素に対してはリンクライン上の現在のタ イムスロットに対してデータの送信及び受信を行わない。
【0027】 次に、各PCの通信制御について説明する。 各PCの通信制御は、CPU200 によって実行される。機能的は、図7の如き ブロック図で表現される。なお、図7はPCPC01の機能ブロック図であるが、他 のPCについても同様である。 各機能ブロックとして、順序制御プログラムを実行するための順序制御用のシ −ケンス処理部201 と、通信制御用の通信制御部202 とを備えるとともに、記憶 用のブロックとして、順序制御プログラム記憶領域2503、リンクパラメ−タ記憶 領域2504、リンク要素メモリ2505、入出力要素状態メモリ2506、及び、通信状態 記憶領域2502を備える。上記通信制御部202 は、さらに、送受信部202a、送受信 デ−タ数カウンタ202b、及び、送受信デ−タ転送部202cの各機能ブロックが構成 されている。
【0028】 図5から明らかなように、PCPC01から送信されるリンク要素メモリのアドレ ス3000から3004までの5ビットのデ−タ群( 共通アドレス3000〜3004) は、PC PC11では受信されず、PCPC12ではリンク要素メモリのアドレス3000から3004に 記憶される。又、PCPC01から送信されるリンク要素メモリのアドレス3005から 3009までの5ビットのデ−タ群( 共通アドレス3005〜3009) は、PCPC11ではリ ンク要素メモリのアドレス3000から3004に記憶され、PCPC12ではリンク要素メ モリのアドレス3005から3009に記憶される。
【0029】 又、PCPC11から送信されるリンク要素メモリのアドレス3005から300Bまでの 7ビットのデ−タ群( 共通アドレス300A〜3010) はPCPC01ではリンク要素メモ リのアドレス300Aから3010に記憶され、PCPC12では受信されない。
【0030】 又、PCPC12から送信されるリンク要素メモリのアドレス300Aから300Cまでの 3ビットのデ−タ群( 共通アドレス3011〜3013) はPCPC01ではリンク要素メモ リのアドレス3011から3013に記憶され、PCPC11ではリンク要素メモリのアドレ ス300Cから300Eに記憶される。又、PCPC12から送信されるリンク要素メモリの アドレス300Dから3011までの5ビットのデ−タ群( 共通アドレス3014〜3018) は PCPC01では受信されず、PCPC11ではリンク要素メモリのアドレス300Fから30 13に記憶される。 以下、図5に示す対応関係で各PCのリンク要素メモリに対してデータの送信 及び受信が行われる。
【0031】 各PCで実行される通信制御処理を、図8,9に即して説明する。該処理は、 ラダー回路に従った順序制御に対するバックグランドジョブとして実行されてい る。そして、スタートビットの送出タイミング毎にS501から実行される。 これにより、上述の如きデ−タ通信が可能となる。まず、リンクパラメータ記 憶領域の指定順を示すパラメ−タIに“1”がセットされ、また、RAM250(リ ンク要素メモリ2505) を参照するためのアドレスポインタS(このアドレスポイ ンタはPC内アドレスを示す)に“3000”がセットされる(S501)。指定順は 、リンクパラメ−タ記憶部2504の各枠の順番である。例えば、PCPC01の指定順 “1”では、図6に示す如く、デ−タ数が“10”、通信指定が“送信”とされ ている。
【0032】 次に、変数Cにデ−タ数D(I)が、変数Mに通信指定K(I)が、それぞれ 代入される(S503)。ここに、“M=0は送信”“M=1は受信”“M≠0,M≠ 1は非受信”とする。
【0033】 ステップS511で、送信モ−ドであると判定されると(S511;YES)、RAM250 内 の前記アドレスポインタSで指定される番地(リンク要素メモリ2505)からデ− タが読み出され、リンクラインへ送出される(S515)。さらに、変数Cがデクリメ ントされ、且つ、アドレスポインタSがインクリメントされる(S517)。 かかる処理は、変数Cが“0”となるまで、換言すれば、当該指定順のデ−タ が全てリンクラインへ送出されるまで、実行される。 その後(S513;YES)、前記パラメ−タIがインクリメントされ(S541)、当該フレ −ムの通信(図10に示す一連の通信)が終了していない場合は(S543;NO) 、前 記ステップ503 に戻る。 また、当該フレ−ムの通信が終了した場合は(S543;YES)、次回の通信まで、待 機状態となる。
【0034】 一方、前記ステップS511で、送信モ−ドでない(S511;NO) とされた場合であっ て、受信モ−ドであると判定された場合は(S521;YES)、リンクラインのデ−タが 取込まれ、そのデータはアドレスポインタSに示すリンク要素メモリのアドレス に記憶される(S525)。次に、変数Cがデクリメントされ、且つ、アドレスポイン タSがインクリメントされる(S527)。 かかる処理は、変数Cが“0”となるまで、換言すれば、当該指定順のデ−タ が全てリンクラインへ送出されるまで、実行される。 その後(S523;YES)の処理は、上述の場合と同様である。
【0035】 ステップS511で送信モ−ドでない(S511;NO) とされ、且つ、ステップS521で受 信モ−ドでない(S521;NO) とされた場合は、非受信モ−ドであるため、変数Cが “0”となるまで、変数Cがデクリメントされる。この間、アドレスポインタS はインクリメントされないので、非送受信指定のデータ数に対してはPC内アド レスは更新されない。よって、各PCにおけるリンク要素メモリの容量は非送受 信指定のデータ数だけ減少させることができる。 以上の如く通信制御が行われる結果、各PCから送出されるデ−タ群は、図1 0に示す如く、リンクライン上に時間的に切れ目無く並び、また、各PCでは自 己の必要なデ−タのみが取り込まれる。
【0036】
本考案は、各PCのリンク要素の状態をリンクラインを介してシリアル伝送す ることにより他のPCに属する入出力要素を参照できるようにしたPCのデータ リンク装置において、全てのリンク要素に関しリンク要素の状態の送信、受信又 は非送受信かを決定できるリンクパラメータを記憶したリンクパラメータ記憶手 段と、リンクパラメータから、シリアル伝送における現タイムスロットに割当ら れたリンク要素が送信指定であると判定された場合には、送信元PCのリンク要 素メモリにおける送信すべきリンク要素に対応したアドレスの内容をリンクライ ンに送出する送信制御手段と、リンク要素が受信指定であると判定された場合に は、リンクラインからデータを受信して、受信元PCのリンク要素メモリにおけ る受信すべきリンク要素に対応したアドレスにその受信データを記憶する受信制 御手段と、リンク要素が非送受信指定である場合には、リンクラインに対してリ ンク要素の状態データの送受信を行わない非送受信制御手段とを有することを特 徴とする。 従って、各PCのリンク要素メモリには、各PCで必要とされているリンク要 素に関する状態データを保持する領域が形成され、不必要なリンク要素に対する 領域は形成されないので、各PCのメモリの有効利用が図られる。
【図1】リンクラインで接続される複数のPCと各PC
により制御されるステ−ションとを示す説明図である。
により制御されるステ−ションとを示す説明図である。
【図2】図1の各PCの構成を示すブロック図である。
【図3】順序制御プログラムに対応したラダー回路を示
した回路図。
した回路図。
【図4】図3に示すラダー回路にアドレス変換を施した
ラダー回路を示した回路図。
ラダー回路を示した回路図。
【図5】リンク要素の共通アドレスとPC内アドレスと
の対応関係を示した説明図。
の対応関係を示した説明図。
【図6】リンクパラメータを示した説明図。
【図7】PCの機能を説明するブロック図である。
【図8】各PCのCPU200 での通信制御処理の手順を
示すフロ−チャ−トである。
示すフロ−チャ−トである。
【図9】各PCのCPU200 での通信制御処理の手順を
示すフロ−チャ−トである。
示すフロ−チャ−トである。
【図10】リンクラインに伝送される状態データを示し
た説明図。
た説明図。
【図11】従来のPCにおけるデータリンクの方法を示
した説明図。
した説明図。
PC01〜PC32 プログラマブルコントロ−ラ,200 ─CP
U, 210 ─ROM, 240 ─I/O, 250─RA
M,260 ─タイマ, 270 ─駆動回路, 2506 ─入出力
要素状態メモリ,2502─通信状態記憶領域, 2503─順
序制御プログラム記憶領域,2504─リンクパラメータ記
憶領域, 2505─リンク要素メモリ
U, 210 ─ROM, 240 ─I/O, 250─RA
M,260 ─タイマ, 270 ─駆動回路, 2506 ─入出力
要素状態メモリ,2502─通信状態記憶領域, 2503─順
序制御プログラム記憶領域,2504─リンクパラメータ記
憶領域, 2505─リンク要素メモリ
Claims (1)
- 【請求項1】 他のプログラマブルコントローラ(P
C)により参照されている入出力要素と状態を同じくす
るリンク要素を、入出力要素の参照されているPCのリ
ンク要素メモリに割付け、前記入出力要素を参照してい
るPCにおいてその入出力要素に換えてそのPCのリン
ク要素メモリに割付られたリンク要素を参照し、前記入
出力要素が参照されているPCのリンク要素メモリに記
憶された内容を、前記入出力要素を参照しているPCの
リンク要素メモリにリンクラインを介してシリアル伝送
することにより他のPCに属する入出力要素を参照でき
るようにしたPCのデータリンク装置において、 各PC毎に設けられ、全てのリンク要素に関しリンク要
素の状態の送信、受信又は非送受信かを決定できるリン
クパラメータを記憶したリンクパラメータ記憶手段と、 前記リンクパラメータから、前記シリアル伝送における
現タイムスロットに割当られたリンク要素が送信指定で
あると判定された場合には、送信元PCのリンク要素メ
モリにおける送信すべきリンク要素に対応したアドレス
の内容を前記リンクラインに送出する送信制御手段と、 前記リンクパラメータから、前記シリアル伝送における
現タイムスロットに割当られたリンク要素が受信指定で
あると判定された場合には、前記リンクラインからデー
タを受信して、受信元PCのリンク要素メモリにおける
受信すべきリンク要素に対応したアドレスにその受信デ
ータを記憶する受信制御手段と、 前記リンクパラメータから、前記シリアル伝送における
現タイムスロットに割当られたリンク要素が非送受信指
定である場合には、前記リンクラインに対してリンク要
素の状態データの送受信を行わない非送受信制御手段と
を有することを特徴とするPCのデータリンク装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6454391U JPH0512901U (ja) | 1991-07-19 | 1991-07-19 | Pcのデータリンク装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6454391U JPH0512901U (ja) | 1991-07-19 | 1991-07-19 | Pcのデータリンク装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0512901U true JPH0512901U (ja) | 1993-02-19 |
Family
ID=13261246
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6454391U Pending JPH0512901U (ja) | 1991-07-19 | 1991-07-19 | Pcのデータリンク装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0512901U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5090589U (ja) * | 1973-12-19 | 1975-07-31 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03127104A (ja) * | 1989-10-13 | 1991-05-30 | Hitachi Ltd | プログラマブルコントローラのデータリンク装置 |
-
1991
- 1991-07-19 JP JP6454391U patent/JPH0512901U/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03127104A (ja) * | 1989-10-13 | 1991-05-30 | Hitachi Ltd | プログラマブルコントローラのデータリンク装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5090589U (ja) * | 1973-12-19 | 1975-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0365673B1 (en) | Peer-to-peer register exchange controller for plcs | |
US5644754A (en) | Bus controller and electronic device in a system in which several electronic devices are networked | |
JPH0865324A (ja) | Plc通信のパラメータ設定方法 | |
JPH0512901U (ja) | Pcのデータリンク装置 | |
JP3279273B2 (ja) | 通信制御装置 | |
JPH09331370A (ja) | データ通信装置 | |
CN114448943A (zh) | 一种基于通用地址总线的设备物理地址快速检索方法 | |
JP3216020B2 (ja) | プログラマブルコントローラのリンク装置 | |
CN107147552A (zh) | 一种遥控返信读取的方法和装置 | |
JP2000227803A (ja) | プログラマブルコントローラのデータリンクシステムの伝送制御方法および伝送制御システム | |
WO2021214966A1 (ja) | 通信装置、通信システム、通信方法、およびプログラム | |
JP2001282312A (ja) | Plc用表示システムおよびplcと表示器とのデータ通信方法 | |
JP7310695B2 (ja) | 通信システム | |
JP4154855B2 (ja) | データ伝送制御装置 | |
JP2807584B2 (ja) | Pcのプログラミング装置 | |
JP2921206B2 (ja) | インターロック制御の可能なpc | |
JP3388246B2 (ja) | プログラマブル・コントローラのリモートi/oシステム | |
JP3321359B2 (ja) | 加工制御システム | |
JP2900038B2 (ja) | Pc用リモートi/o装置 | |
JP2738314B2 (ja) | N+1冗長構成回線制御装置の切替方式 | |
JP2000004243A (ja) | プログラマブルコントローラのデータ通信方法およびプログラマブルコントローラ | |
JPH11191747A (ja) | 無線通信システム及び低速周波数ホッピングスペクトル拡散通信方法 | |
JP2807583B2 (ja) | Pcのプログラミング装置 | |
JP2000299895A (ja) | ドライブ装置インターフェース方式 | |
JPH11196097A (ja) | データ通信制御装置、及びデータ通信制御方法 |