JPH0512878B2 - - Google Patents
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- 238000000034 method Methods 0.000 claims description 83
- 229910000679 solder Inorganic materials 0.000 claims description 69
- 239000000463 material Substances 0.000 claims description 68
- 238000007747 plating Methods 0.000 claims description 67
- 229910052751 metal Inorganic materials 0.000 claims description 63
- 239000002184 metal Substances 0.000 claims description 63
- 239000010409 thin film Substances 0.000 claims description 63
- 239000004020 conductor Substances 0.000 claims description 51
- 230000008569 process Effects 0.000 claims description 34
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 238000009713 electroplating Methods 0.000 claims description 22
- 238000005476 soldering Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 238000007772 electroless plating Methods 0.000 claims description 7
- 238000003825 pressing Methods 0.000 claims description 7
- 238000005553 drilling Methods 0.000 claims description 4
- 238000002788 crimping Methods 0.000 claims description 2
- 238000007731 hot pressing Methods 0.000 claims description 2
- 238000010438 heat treatment Methods 0.000 claims 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 35
- 239000010949 copper Substances 0.000 description 34
- 229910052802 copper Inorganic materials 0.000 description 32
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 12
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 12
- 239000000243 solution Substances 0.000 description 12
- 239000010408 film Substances 0.000 description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 10
- 229910000365 copper sulfate Inorganic materials 0.000 description 8
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- ZCDOYSPFYFSLEW-UHFFFAOYSA-N chromate(2-) Chemical compound [O-][Cr]([O-])(=O)=O ZCDOYSPFYFSLEW-UHFFFAOYSA-N 0.000 description 4
- 239000011889 copper foil Substances 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 238000007788 roughening Methods 0.000 description 4
- 235000011121 sodium hydroxide Nutrition 0.000 description 4
- 230000003746 surface roughness Effects 0.000 description 4
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000010935 stainless steel Substances 0.000 description 3
- 229910001220 stainless steel Inorganic materials 0.000 description 3
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- PEVJCYPAFCUXEZ-UHFFFAOYSA-J dicopper;phosphonato phosphate Chemical compound [Cu+2].[Cu+2].[O-]P([O-])(=O)OP([O-])([O-])=O PEVJCYPAFCUXEZ-UHFFFAOYSA-J 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003792 electrolyte Substances 0.000 description 2
- 239000008151 electrolyte solution Substances 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- KMUONIBRACKNSN-UHFFFAOYSA-N potassium dichromate Chemical compound [K+].[K+].[O-][Cr](=O)(=O)O[Cr]([O-])(=O)=O KMUONIBRACKNSN-UHFFFAOYSA-N 0.000 description 2
- FGIUAXJPYTZDNR-UHFFFAOYSA-N potassium nitrate Chemical compound [K+].[O-][N+]([O-])=O FGIUAXJPYTZDNR-UHFFFAOYSA-N 0.000 description 2
- 239000002244 precipitate Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- JPVYNHNXODAKFH-UHFFFAOYSA-N Cu2+ Chemical compound [Cu+2] JPVYNHNXODAKFH-UHFFFAOYSA-N 0.000 description 1
- 241000287826 Gallus Species 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000013019 agitation Methods 0.000 description 1
- -1 and for example Substances 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 239000004760 aramid Substances 0.000 description 1
- 229920003235 aromatic polyamide Polymers 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- ZADPBFCGQRWHPN-UHFFFAOYSA-N boronic acid Chemical compound OBO ZADPBFCGQRWHPN-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001879 copper Chemical class 0.000 description 1
- 229910001431 copper ion Inorganic materials 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 239000006071 cream Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 210000003298 dental enamel Anatomy 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- ZZUFCTLCJUWOSV-UHFFFAOYSA-N furosemide Chemical compound C1=C(Cl)C(S(=O)(=O)N)=CC(C(O)=O)=C1NCC1=CC=CO1 ZZUFCTLCJUWOSV-UHFFFAOYSA-N 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- LGQLOGILCSXPEA-UHFFFAOYSA-L nickel sulfate Chemical compound [Ni+2].[O-]S([O-])(=O)=O LGQLOGILCSXPEA-UHFFFAOYSA-L 0.000 description 1
- KERTUBUCQCSNJU-UHFFFAOYSA-L nickel(2+);disulfamate Chemical compound [Ni+2].NS([O-])(=O)=O.NS([O-])(=O)=O KERTUBUCQCSNJU-UHFFFAOYSA-L 0.000 description 1
- 229910000363 nickel(II) sulfate Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000005011 phenolic resin Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000004645 polyester resin Substances 0.000 description 1
- 229920001225 polyester resin Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000011148 porous material Substances 0.000 description 1
- 235000011118 potassium hydroxide Nutrition 0.000 description 1
- 235000010333 potassium nitrate Nutrition 0.000 description 1
- 239000004323 potassium nitrate Substances 0.000 description 1
- OTYBMLCTZGSZBG-UHFFFAOYSA-L potassium sulfate Chemical compound [K+].[K+].[O-]S([O-])(=O)=O OTYBMLCTZGSZBG-UHFFFAOYSA-L 0.000 description 1
- 229910052939 potassium sulfate Inorganic materials 0.000 description 1
- 235000011151 potassium sulphates Nutrition 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000005204 segregation Methods 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプリント配線板の製造方法に関し、更
に詳しくは、表面実装用プリント配線板を製造す
る方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method of manufacturing a printed wiring board, and more particularly to a method of manufacturing a printed wiring board for surface mounting.
（従来の技術）
従来、表面実装用プリント配線板を製造するた
めには、多くの方法が適用されているが、その代
表例としてSCL法（ソルダーコートレベラー法）
がある。(Prior Art) Conventionally, many methods have been applied to manufacture printed wiring boards for surface mounting, and a typical example is the SCL method (solder coat leveler method).
There is.
この方法は、第２７図乃至第３７図に示すよう
な各単位工程から構成されている。以下、両面実
装用のプリント配線板の場合につき説明する。 This method is composed of unit steps as shown in FIGS. 27 to 37. The case of a printed wiring board for double-sided mounting will be explained below.
まず、第２７図に示すように、絶縁基材２の両
面に銅箔３，３が積層された銅張積層板１が用意
される。ついで、必要により、この銅張積層板１
にスルーホール用穴４が穿設され（第２８図）、
その後、銅張積層板１の表面およびスルーホール
用穴４の壁面に、公知の無電解銅めつきを施して
スルーホール用穴４の壁面に導電性を付与したの
ち、電解めつき法によつて、全表面に所定厚みの
銅めつき層５を形成する（第２９図）。 First, as shown in FIG. 27, a copper-clad laminate 1 in which copper foils 3, 3 are laminated on both sides of an insulating base material 2 is prepared. Next, if necessary, this copper clad laminate 1
A through-hole hole 4 is drilled in (Fig. 28),
Thereafter, known electroless copper plating is applied to the surface of the copper-clad laminate 1 and the wall surface of the through-hole hole 4 to impart conductivity to the wall surface of the through-hole hole 4, and then electrolytic plating is applied. Then, a copper plating layer 5 of a predetermined thickness is formed on the entire surface (FIG. 29).
ついで、前記銅めつき層５の表面のうち、導体
回路を形成すべき個所を除いた個所に、レジスト
マスク６のパターンを形成する（第３０図）。そ
の後、電解めつき法により、前記レジストマスク
のパターン以外の部分、すなわち、導体回路を形
成すべき個所とスルーホールの壁面とに所定厚み
の銅めつき層７を導体回路層として形成する（第
３１図）。 Next, a pattern of a resist mask 6 is formed on the surface of the copper plating layer 5 except for the area where the conductor circuit is to be formed (FIG. 30). Then, by electrolytic plating, a copper plating layer 7 of a predetermined thickness is formed as a conductive circuit layer on the portions of the resist mask other than the pattern, that is, the portions where conductive circuits are to be formed and the walls of the through holes. Figure 31).
ついで、前記銅めつき層７の表面に、電解めつ
き法によつて、半田を電着せしめて所定厚みの半
田層８を形成する。すなわち、導体回路層７を半
田層で被覆する（第３２図）。 Next, solder is electrodeposited on the surface of the copper plating layer 7 by electrolytic plating to form a solder layer 8 of a predetermined thickness. That is, the conductive circuit layer 7 is covered with a solder layer (FIG. 32).
さらに、レジストマスクの剥離液を用いてレジ
ストマスク６を剥離除去し、ついで、銅エツチヤ
ントを用いてエツチング処理を施して、レジスト
マスク６が存在していた個所の銅めつき層５と銅
張積層板の銅箔３，３をエツチング除去する（第
３３図、第３４図）。このとき、第３２図の工程
で形成した半田層８は導体回路層７のレジストと
して機能する。 Furthermore, the resist mask 6 is peeled off using a resist mask stripping solution, and then etched using a copper etchant to remove the copper plating layer 5 and the copper clad laminate where the resist mask 6 was present. The copper foils 3, 3 on the plate are removed by etching (FIGS. 33 and 34). At this time, the solder layer 8 formed in the step of FIG. 32 functions as a resist for the conductive circuit layer 7.
ついで、導体回路層７とスルーホールの内壁に
形成されている半田層８をエツチング除去して、
導体回路層７を露出させる（第３５図）。 Next, the conductive circuit layer 7 and the solder layer 8 formed on the inner wall of the through hole are removed by etching.
The conductor circuit layer 7 is exposed (FIG. 35).
その後、後述する表面実装部品の端子を半田付
けする個所およびスルーホールランドを除いた導
体回路層７の表面に永久レジストを印刷して、絶
縁性の永久レジスト層９を形成する（第３６図）。 Thereafter, a permanent resist is printed on the surface of the conductive circuit layer 7 except for the through-hole lands and the locations where the terminals of the surface mount components are soldered, which will be described later, to form an insulating permanent resist layer 9 (FIG. 36). .
そして最後に、永久レジスト層９が形成されて
いない導体回路層７の部分とスルーホールの内壁
に半田層１０を形成する（第３７図）。このとき
の半田層１０の形成方法は、通常、第３６図の工
程で得られた配線板を溶融半田液にどぶ漬けした
のち、熱風を吹き付けて余分に付着している半田
を吹きとばすという方法が採られている。 Finally, a solder layer 10 is formed on the portion of the conductive circuit layer 7 where the permanent resist layer 9 is not formed and on the inner wall of the through hole (FIG. 37). The method of forming the solder layer 10 at this time is usually to dip the wiring board obtained in the process shown in FIG. 36 in molten solder liquid, and then blow hot air to blow away the excess solder. is taken.
このようにして製造された配線板は、表面実装
用の基板としてユーザーに出荷される。 The wiring board manufactured in this way is shipped to a user as a surface mounting board.
（発明が解決しようとする課題）
ところで、上記したSCL法で製造した表面実装
用のプリント配線板には、スルーホールが形成さ
れているか、形成されていないかにかかわらず、
次のような問題があり、その問題解決が強く望ま
れている。(Problem to be Solved by the Invention) By the way, regardless of whether or not through holes are formed in the printed wiring board for surface mounting manufactured by the above-mentioned SCL method,
There are the following problems, and their solutions are strongly desired.
すなわち、まず、第３２図の工程で示したよう
に、導体回路層７の上に形成した半田層８を第３
５図の工程でエツチング除去し、再び第３７図の
工程で示したように半田層１０を形成するのであ
るから、不経済であるということである。 That is, first, as shown in the step of FIG. 32, the solder layer 8 formed on the conductor circuit layer 7 is
This is uneconomical since the solder layer 10 is removed by etching in the step shown in FIG. 5 and then the solder layer 10 is formed again as shown in the step shown in FIG.
また、第３７図に示した工程で形成される半田
層１０は、その厚みを管理することが困難であ
り、例えば前記した熱風による余分な半田の吹き
とばし時に、最終的に形成される半田層１０の厚
みは、両面において、また同一面内において、均
一となりにくく、その厚みにばらつきが発生す
る。 Furthermore, it is difficult to control the thickness of the solder layer 10 formed in the process shown in FIG. The thickness of No. 10 is difficult to be uniform on both sides or within the same plane, and variations occur in the thickness.
このような状態にある半田層１０に表面実装部
品の端子を載せて半田付け処理炉に送入し、炉出
すると、炉内で半田が溶融する際に、半田溶融時
間の差に起因するマンハツタン現象が多発するよ
うになる。 When a terminal of a surface mount component is placed on the solder layer 10 in such a state and sent to a soldering processing furnace and taken out from the furnace, when the solder is melted in the furnace, there is a difference in solder melting time due to the difference in solder melting time. The phenomenon begins to occur frequently.
このような現象を解消するためには、一般に第
３７図の工程を経たプリント配線板を約230℃で
ハイドロスキージ装置に通して過剰の半田を除去
し、半田層１０の厚みを均一に整えるという処置
が採られている。しかしながら、このような処置
は、プリント配線板の各構成要素に不要な熱履歴
を強制することになり、またコスト高を招くのみ
ならず、半田層の部分に半田−銅の合金を露出さ
せて表面実装部品の実装時に用いるクリーム半田
との漏れ性を低下させるという問題を引き起す。 In order to eliminate this phenomenon, the printed wiring board that has gone through the process shown in Figure 37 is generally passed through a hydro squeegee device at about 230°C to remove excess solder and make the thickness of the solder layer 10 uniform. Actions are being taken. However, such treatment not only imposes unnecessary thermal history on each component of the printed wiring board and increases costs, but also exposes the solder-copper alloy in the solder layer. This causes the problem of reducing leakage with the cream solder used when mounting surface mount components.
更に、第３７図に示したように、プリント配線
板の表面において、永久レジスト層９と半田層１
０のそれぞれの表面は、同一高さでなくしかも水
平面にならないため、表面実装部品を接続したと
き、表面実装部品の端子と半田層との接触状態が
不完全になり易く、その結果、接触抵抗にばらつ
きが発生し易くなる。そして、仮に、表面実装部
品の接続部である２つの半田層の間に位置する永
久レジスト層が前記半田層より突出していた場合
には、この永久レジスト層を跨いで表面実装部品
を実装した時に、表面実装部品に部分的な力が加
わり表面実装部品を破壊するという問題も発生す
る。 Furthermore, as shown in FIG. 37, permanent resist layer 9 and solder layer 1 are formed on the surface of the printed wiring board.
Since the respective surfaces of 0 are not at the same height and are not horizontal planes, when connecting surface mount components, the contact between the terminals of the surface mount components and the solder layer tends to be incomplete, resulting in a decrease in contact resistance. variation is likely to occur. If the permanent resist layer located between the two solder layers, which is the connecting part of the surface mount component, protrudes from the solder layer, when the surface mount component is mounted across this permanent resist layer, , a problem arises in that a partial force is applied to the surface-mounted component and the surface-mounted component is destroyed.
本発明は、表面実装部品の実装時に、上記した
ような問題を発生することがないプリント配線板
を製造する方法の提供を目的とする。 An object of the present invention is to provide a method for manufacturing a printed wiring board that does not cause the above-mentioned problems when mounting surface mount components.
（課題を解決するための手段・作用）
上記目的を達成するために、本発明において
は、まず、第１の方法として、平板状導電基材の
表面に金属薄膜を形成する工程（以下、A1工程
という）；前記金属薄膜の表面のうち導体回路を
形成すべき個所を除いた個所に、レジストマスク
のパターンを形成する工程（以下、A2工程とい
う）；前記導体回路を形成すべき個所に、めつき
法により、導体回路層を形成する工程（以下、
A3工程という）；前記レジストマスクのパターン
を剥離除去する工程（以下、A4工程という）；前
記導体回路層側の表面に絶縁基材を圧着または加
熱圧着して積層体とする工程（以下、A5工程と
いう）；前記積層体から前記平板状導電基材のみ
を剥離除去する工程（以下、A6工程という）；露
出した金属薄膜の表面のうち半田付け端子部を形
成すべき個所を除いた個所にレジストマスクのパ
ターンを形成する工程（以下、A7工程という）；
前記半田付け端子部を形成すべき個所に、電解め
つき法により、半田層を形成する工程（以下、
A8工程という）；半田付け端子部を形成すべき個
所を除いた個所に形成されている前記レジストマ
スクを剥離除去したのち、露出した金属薄膜を更
にエツチング除去する工程（以下、A9工程とい
う）；ならびに、前記半田層が形成されていない
個所に永久レジスト層を形成する工程（以下、
A10工程という）；を具備することを特徴とする
プリント配線板の製造方法が提供される。なお、
この場合には、A6工程とA7工程の途中に、露出
した金属薄膜の所定個所にスルーホールを穿設
し、更にスルーホールに導電性を付与する工程が
介在してもよい。また、第２の製造方法として、
平板状導電基材の表面のうち導体回路を形成すべ
き個所を除いた個所に、レジストマスクのパター
ンを形成する工程（以下、B1という）；前記導体
回路を形成すべき個所に、めつき法により、導体
回路層を形成する工程（以下、B2工程という）；
前記レジストマスクのパターンを剥離除去する工
程（以下、B3工程という）；前記導体回路層の表
面と露出した平板状導電基材の表面に金属薄膜を
形成する工程（以下、B4工程という）；前記金属
薄膜側の表面に絶縁基材を圧着または加熱圧着し
て積層体とする工程；（以下、B5工程という）；
前記積層体から前記平板状導電基材のみを剥離除
去する工程（以下、B6工程という）；露出した導
体回路層と金属薄膜とから成る表面のうち、半田
付け端子部を形成すべき個所以外の個所にレジス
トマスクのパターンを形成する工程（以下、B7
工程という）；前記半田付け端子部を形成すべき
個所に、電解めつき法により、半田層を形成する
工程（以下、B8工程という）；半田付け端子部を
形成すべき個所を除いた個所に形成されている前
記レジストマスクを剥離除去したのち、露出した
金属薄膜を更にエツチング除去する工程（以下、
B9工程という）；ならびに、前記半田層が形成さ
れていない個所に永久レジスト層を形成する工程
（以下、B10工程という）を具備することを特徴
とするプリント配線板の製造方法が提供される。
なお、この第２の製造方法の場合、B6工程とB7
工程の途中に、露出した表面の所定個所にスルー
ホールを穿設し、更にスルーホールに導電性を付
与する工程が介在してもよい。(Means/effects for solving the problem) In order to achieve the above object, the present invention first includes a step (hereinafter referred to as A) of forming a metal thin film on the surface of a flat conductive base material as a first method. (referred to as step 1 ); step of forming a resist mask pattern on the surface of the metal thin film excluding the portion where the conductor circuit is to be formed (hereinafter referred to as step A2 ); the portion where the conductor circuit is to be formed. , the process of forming a conductor circuit layer by plating method (hereinafter referred to as
(hereinafter referred to as step A3 ); a step of peeling and removing the resist mask pattern (hereinafter referred to as step A4 ); a step of press-bonding or heat-pressing an insulating base material to the surface of the conductor circuit layer side to form a laminate (hereinafter referred to as step A4); (hereinafter referred to as A5 step); Peeling and removing only the flat conductive base material from the laminate (hereinafter referred to as A6 step); Step of forming a resist mask pattern in the removed areas (hereinafter referred to as A7 step);
A step of forming a solder layer (hereinafter referred to as
A step (hereinafter referred to as A 8 step); a step of peeling off and removing the resist mask formed in areas other than the areas where solder terminals are to be formed, and further etching away the exposed metal thin film (hereinafter referred to as A 9 step); ); and a step of forming a permanent resist layer in the areas where the solder layer is not formed (hereinafter referred to as
There is provided a method for manufacturing a printed wiring board, characterized in that it comprises the following steps: ( 10 steps); In addition,
In this case, a step may be interposed between steps A6 and A7 to form through holes at predetermined locations in the exposed metal thin film and further impart conductivity to the through holes. In addition, as a second manufacturing method,
A process of forming a resist mask pattern on the surface of the flat conductive base material excluding the area where the conductor circuit is to be formed (hereinafter referred to as B1 ); plating the area where the conductor circuit is to be formed. a step of forming a conductor circuit layer by a method (hereinafter referred to as B2 step);
Step of peeling off and removing the pattern of the resist mask (hereinafter referred to as B3 step); Step of forming a metal thin film on the surface of the conductive circuit layer and the exposed surface of the flat conductive base material (hereinafter referred to as B4 step) ; Step of press-bonding or heat-pressing an insulating base material to the surface of the metal thin film side to form a laminate; (hereinafter referred to as B5 step);
A step of peeling and removing only the flat conductive base material from the laminate (hereinafter referred to as B6 step); out of the exposed surface consisting of the conductor circuit layer and metal thin film, except for the portion where the solder terminal portion is to be formed. The process of forming a resist mask pattern at the location (hereinafter referred to as B 7)
step); step of forming a solder layer by electrolytic plating at the location where the solder terminal portion is to be formed (hereinafter referred to as B8 step); location other than the location where the solder terminal portion is to be formed; After peeling off the resist mask formed on the surface, the exposed metal thin film is further removed by etching (hereinafter referred to as a step).
There is provided a method for manufacturing a printed wiring board, comprising the steps of: (hereinafter referred to as step B 9 ); and a step of forming a permanent resist layer in locations where the solder layer is not formed (hereinafter referred to as step B 10 ). Ru.
In addition, in the case of this second manufacturing method, B 6 process and B 7
In the middle of the process, there may be a step of drilling through holes at predetermined locations on the exposed surface and further imparting conductivity to the through holes.
まず、第１の製造方法につき、スルーホールを
穿設する場合に関し、各工程を第１図乃至第１３
図の図面に基づいて詳細に説明する。 First, regarding the first manufacturing method, each process is shown in FIGS.
A detailed explanation will be given based on the drawings of the figures.
A1工程においては、平板状の導電基材１１の
表面に、金属薄膜１２が形成される（第１図）。
金属薄膜１２の形成は、通常、電解めつき、無電
解めつきを問わずめつき法で行なわれる。 In step A1 , a metal thin film 12 is formed on the surface of a flat conductive base material 11 (FIG. 1).
The metal thin film 12 is usually formed by a plating method, whether electroplating or electroless plating.
このA1工程で用いる導電基材１１としては、
剛性を有する単板、例えば、有効寸法が最大1220
×1020mm、厚み１〜10mmの範囲にある適宜な大き
さの平板からなり、例えば電解めつき法を適用す
る場合、その工程で使用する薬品に対する耐薬品
性、耐電食性を有するものが望ましく、例えば、
ステンレススチール板（ハードニング処理を施し
たSUS630が好適である）、ニツケル板、チタン
板またはチタン合金板、銅板または銅合金板等を
あげることができる。この導電基材１１の表面の
汚れ、酸化皮膜を除去すると共に、該表面には所
要の粗度を与える前処理が施される。すなわち、
導電基材１１の表面は、0.08〜0.23μｍの範囲の
粗度で研磨されることが望ましい。この導電基材
１１の表面粗度は、導電基材１１上に形成される
金属薄膜１２の導電基材表面への密着強度や金属
薄膜１２内のピンホールの発生状況、更には金属
薄膜１２の表面粗度にも影響を与える。また、上
述の粗度規定範囲は金属薄膜１２が後述する導体
回路層を形成する工程A3で導電基材１１から剥
離せず、しかも、後述する工程A6における導電
基材１１の剥離時に導電基材１１と金属薄膜１２
が容易に剥離できる程度の密着性が得られるよう
に設定されている。 The conductive base material 11 used in this A1 step is as follows:
Rigid veneers, e.g. effective dimensions up to 1220
x 1020 mm and a thickness of 1 to 10 mm. For example, when electrolytic plating is applied, it is desirable that the plate has chemical resistance and electrolytic corrosion resistance to the chemicals used in the process, such as ,
Stainless steel plates (preferably hardened SUS630), nickel plates, titanium plates or titanium alloy plates, copper plates or copper alloy plates, etc. can be used. In addition to removing dirt and oxide film from the surface of the conductive base material 11, the surface is subjected to a pretreatment to give the required roughness. That is,
The surface of the conductive base material 11 is preferably polished to a roughness in the range of 0.08 to 0.23 μm. The surface roughness of the conductive base material 11 is determined by the adhesion strength of the metal thin film 12 formed on the conductive base material 11 to the surface of the conductive base material, the occurrence of pinholes in the metal thin film 12, and the condition of the metal thin film 12. It also affects surface roughness. Further, the roughness specified range described above is such that the metal thin film 12 does not peel off from the conductive base material 11 in step A3 of forming a conductive circuit layer, which will be described later, and is conductive when the conductive base material 11 is peeled off in step A6 , which will be described later. Base material 11 and metal thin film 12
The setting is such that the adhesion is such that it can be easily peeled off.
導電基材１１の表面に金属薄膜１２を形成する
ために電解めつき法を適用する場合、そのめつき
法としては、いわゆる、高速めつき法が好適であ
る。なお、金属薄膜１２としては、銅、ニツケル
膜であることが好ましい。 When applying an electrolytic plating method to form the metal thin film 12 on the surface of the conductive base material 11, a so-called high-speed plating method is suitable as the plating method. Note that the metal thin film 12 is preferably a copper or nickel film.
ここで、高速めつき法は、導電基材１１を陰極
とし、これに所定間隔を置いて平板状陽極を対向
せしめ、両極間に高速で電解液を流通せしめて電
解めつきを行なう方法である。 Here, the high-speed plating method is a method in which the conductive base material 11 is used as a cathode, a flat anode is placed opposite to the conductive base material 11 at a predetermined distance, and an electrolytic solution is caused to flow between the two electrodes at high speed to perform electrolytic plating. .
例えば、金属薄膜１２として銅薄膜を形成する
ときの高速めつき条件としては、45〜70℃のめつ
き浴を陰極表面において乱流状態、すなわち、電
極間距離３〜30mm、電極に対する接液スピードが
2.6〜20.0ｍ／secになるように供給する。このと
き、めつき浴としては、例えば、硫酸銅めつき
浴、ピロリン酸銅めつき浴等を使用し、陰極電流
密度0.15〜4.0A／cm2で電流を印加し、銅薄膜の形
成速度が25〜100μｍ／minとなるように設定する
ことが望ましい。 For example, the high-speed plating conditions when forming a copper thin film as the metal thin film 12 are as follows: A plating bath at 45 to 70°C is placed in a turbulent flow state on the cathode surface, that is, the distance between the electrodes is 3 to 30 mm, and the speed of contact with the electrodes is 3 to 30 mm. but
Supplied at a rate of 2.6 to 20.0m/sec. At this time, as a plating bath, for example, a copper sulfate plating bath, a copper pyrophosphate plating bath, etc. are used, and a current is applied at a cathode current density of 0.15 to 4.0 A/cm 2 to control the formation rate of the copper thin film. It is desirable to set the speed to 25 to 100 μm/min.
また、金属薄膜１２としてニツケル膜を形成す
る場合の高速めつき条件としては、陰極と陽極と
を300〜350mm離間させ、この電極間に40〜48℃の
めつき浴を供給してエア撹拌を行なう。このと
き、めつき浴として、例えば、硫酸ニツケル、ス
ルフアミン酸ニツケル等を使用し、陰極電流密度
2.2〜4.0A／ｄm2で電流を印加し、ニツケル膜の
形成速度が0.8〜1.5μｍ／minとなるように設定す
ることが好ましい。 In addition, when forming a nickel film as the metal thin film 12, high-speed plating conditions are such that the cathode and anode are separated by 300 to 350 mm, a plating bath at 40 to 48°C is supplied between the electrodes, and air agitation is applied. Let's do it. At this time, for example, nickel sulfate, nickel sulfamate, etc. are used as the plating bath, and the cathode current density is
It is preferable to apply a current at 2.2 to 4.0 A/dm 2 and set the nickel film formation rate to be 0.8 to 1.5 μm/min.
このような方法で形成された金属薄膜１２は、
前述した表面粗度を有する導電基材１１の表面に
電着しているので、導電基材１１と適度な密着力
を形成している。 The metal thin film 12 formed by such a method is
Since it is electrodeposited on the surface of the conductive base material 11 having the above-mentioned surface roughness, it forms an appropriate adhesive force with the conductive base material 11.
また、ステンレススチール板、ニツケル板等の
導電基材１１の場合には、金属間化合物、または
非金属介在物、偏析、気孔等の欠陥が存在する。
そしてこれらの欠陥はステンレススチール板の溶
製時、圧延時等に混入、発生するもので、導電基
材１１の前述したような表面処理だけでは解消し
得ないものである。これらの欠陥は後述する導体
回路層にピンホールを生じさせる原因となる。し
かしながら、A1工程の場合、導電基材１１の表
面に形成させた金属薄膜１２の表面は電気化学的
に平滑であるため、この上に形成される後述の導
体回路層には、ピンホールの発生が起こらなくな
る。 Further, in the case of the conductive base material 11 such as a stainless steel plate or a nickel plate, defects such as intermetallic compounds, nonmetallic inclusions, segregation, and pores are present.
These defects are mixed in and generated during melting, rolling, etc. of the stainless steel plate, and cannot be eliminated only by surface treatment of the conductive base material 11 as described above. These defects cause pinholes to be formed in the conductive circuit layer, which will be described later. However, in the case of the A1 process, since the surface of the metal thin film 12 formed on the surface of the conductive base material 11 is electrochemically smooth, there are no pinholes in the conductive circuit layer formed thereon, which will be described later. outbreak will no longer occur.
A2工程においては、A1工程で形成された金属
薄膜１２の表面にレジストマスクのパターン１３
が形成される（第２図）。 In the A2 process, a resist mask pattern 13 is applied to the surface of the metal thin film 12 formed in the A1 process.
is formed (Figure 2).
このレジストマスクのパターン１３は、導体回
路を形成すべき個所を除いた個所に、フオトレジ
スト法、印刷法などを適用して形成される。具体
的には、感光性レジストフイルムをラミネートす
る方法もしくは液状の感光性レジストを塗布後乾
燥することによりレジスト層を形成し、露光・現
像により所望のパターンのレジストマスク１３を
形成する。 The pattern 13 of this resist mask is formed by applying a photoresist method, a printing method, or the like to a region other than a region where a conductive circuit is to be formed. Specifically, a resist layer is formed by laminating a photosensitive resist film or by coating and drying a liquid photosensitive resist, and a resist mask 13 having a desired pattern is formed by exposure and development.
A3工程においては、A2工程でレジストマスク
１３が形成されていない金属薄膜１２の表面部
分、すなわち導体回路を形成すべき個所に、めつ
き法によつて金属を被着させて導体回路層１４が
形成される。導体回路層としては、銅で構成され
ているものが好ましい。めつき法としては、電解
めつき法、無電解めつき法のいずれであつてもよ
い。 In the A3 process, a conductor circuit layer is formed by depositing metal by a plating method on the surface portion of the metal thin film 12 where the resist mask 13 was not formed in the A2 process, that is, the area where the conductor circuit is to be formed. 14 is formed. The conductor circuit layer is preferably made of copper. The plating method may be either an electrolytic plating method or an electroless plating method.
銅の導体回路層を形成する場合、この工程にお
ける電解めつき法としては、通常のめつき法であ
つてもよいが、A1工程で説明した高速めつき法
であることが好ましい。 When forming a copper conductor circuit layer, the electrolytic plating method in this step may be a normal plating method, but is preferably the high-speed plating method described in step A1 .
この場合の高速めつき法に用いる電解液として
は、銅濃度0.20〜2.0mol／、好ましくは、0.35
〜0.98mol／、および硫酸濃度50〜220ｇ／
を含有する硫酸銅めつき浴が望ましく、更には、
めつきの均一性を確保するために***国LPW社
製のCUPPORAPID Hs（商品名）を1.5ml／添
加することが好ましい。また、ピロリン酸銅液等
の通常のめつき浴を使用してもよい。電流密度
は、0.15〜4A／cm2、電極に対する接液スピード
は2.6〜20ｍ／sec、電解浴温度は45〜70℃、好ま
しくは60〜65℃となるようにそれぞれ設定する。
めつき浴温が45℃未満の場合は、銅イオンの移動
速度が低下するため電極表面に分極層が生じ易く
なつて、めつき堆積速度が低下する。一方、浴温
が70℃を超えるとめつき浴の蒸発量が多くなり濃
度が不安定になると共に、浴温の高温化による設
備的制限が加わるようになる。 In this case, the electrolytic solution used in the high-speed plating method has a copper concentration of 0.20 to 2.0 mol/, preferably 0.35
~0.98mol/, and sulfuric acid concentration 50~220g/
A copper sulfate plating bath containing
In order to ensure uniformity of plating, it is preferable to add 1.5 ml of CUPPORAPID Hs (trade name) manufactured by LPW of West Germany. Alternatively, a conventional plating bath such as a copper pyrophosphate solution may be used. The current density is set to 0.15 to 4 A/cm 2 , the speed of contact with the electrode is set to 2.6 to 20 m/sec, and the electrolytic bath temperature is set to 45 to 70°C, preferably 60 to 65°C.
When the plating bath temperature is less than 45° C., the moving speed of copper ions decreases, making it easier to form a polarized layer on the electrode surface, resulting in a decreased plating deposition rate. On the other hand, when the bath temperature exceeds 70°C, the amount of evaporation in the plating bath increases, making the concentration unstable, and equipment restrictions are imposed due to the high bath temperature.
電流密度と電極に対する接液スピードとを上述
のような条件に設定することにより、金属薄膜１
２の上に、25〜100μｍ／minの形成速度で導体回
路層１４が形成される。これは、従来のめつき法
の場合よりも10〜200倍の形成速度であり、実用
上極めて大きな意義を有する。しかも、導体回路
層１４を構成する銅粒子は極めて微細であり、導
体回路層１４の伸び率は抗張力を損なうことなく
16〜25％に達する。この伸び率は通常のめつき法
により形成した導体回路層の伸び率より1.5〜２
倍以上の値である（圧延アニール銅箔と同等以上
の値である）。したがつて、この導体回路層は極
めて軟らかく圧延アニール銅箔と同等の性能を有
することから、高折曲性が必要なフレキシブル基
板における導体回路層として特に有効である。 By setting the current density and the speed of contact with the electrode to the conditions described above, the metal thin film 1
A conductive circuit layer 14 is formed on the layer 2 at a formation rate of 25 to 100 μm/min. This is 10 to 200 times faster than conventional plating methods, and has extremely great practical significance. Moreover, the copper particles constituting the conductor circuit layer 14 are extremely fine, and the elongation rate of the conductor circuit layer 14 can be increased without impairing the tensile strength.
reaching 16-25%. This elongation rate is 1.5 to 2% higher than that of the conductor circuit layer formed by the normal plating method.
The value is more than double (the value is equal to or higher than that of rolled annealed copper foil). Therefore, since this conductive circuit layer is extremely soft and has performance equivalent to rolled annealed copper foil, it is particularly effective as a conductive circuit layer in a flexible substrate that requires high bendability.
A4工程においては、A3工程で形成されている、
レジストマスク１３と導体回路層１４とから成る
表面から、レジストマスク１３のみが剥離除去さ
れ、金属薄膜１２の上には導体回路層１４のみが
残置せしめられる（第４図）。 In the A 4 process, it is formed in the A 3 process,
Only the resist mask 13 is peeled off from the surface consisting of the resist mask 13 and the conductive circuit layer 14, leaving only the conductive circuit layer 14 on the metal thin film 12 (FIG. 4).
具体的には、上記表面に、カセイソーダのよう
なレジストマスクのみを溶解する溶解液をスプレ
ーしたり、またはA3工程で得られた板体を上記
溶解液中に浸漬すればよい。 Specifically, a dissolving solution such as caustic soda that dissolves only the resist mask may be sprayed onto the surface, or the plate obtained in step A3 may be immersed in the dissolving solution.
A5工程においては、第５図に示したように、
絶縁基板１５の両面に、A4工程で形成された導
体回路層１４側の表面を圧着または加熱圧着して
積層体が製造される。第５図は両面表面実装用の
配線板を製造する場合を示すもので、片面実装用
の配線板を製造する場合には、絶縁基材１５の片
面のみに導体回路層１４が圧着または加熱圧着さ
れている積層体を製造すればよい。 In the A5 process, as shown in Figure 5,
A laminate is manufactured by crimping or hot-pressing the surface of the conductive circuit layer 14 formed in step A4 on both surfaces of the insulating substrate 15. FIG. 5 shows the case of manufacturing a wiring board for double-sided surface mounting. When manufacturing a wiring board for single-sided mounting, the conductor circuit layer 14 is bonded or heat-pressed to only one side of the insulating base material 15. It is sufficient to manufacture a laminate according to the above-mentioned method.
絶縁基材１５としては、有機材料、無機材料の
いずれのものでもよく、例えば、ガラス、エポキ
シ系樹脂、フエノール系樹脂、ポリイミド系樹
脂、ポリエステル系樹脂、アラミド樹脂等の材料
を用いることができる。また、鉄、アルミ等の導
電性材料の表面にホーロウを被覆したものやアル
ミ表面にアルマイト処理を施して表面絶縁した材
料であつてもよい。このA5工程においては、一
般には、ガラス布等にエポキシ樹脂を含浸させ、
半硬化状態（Ｂステージ）にしたプリプレグを用
い、これに導体回路層１４が没入する状態（第５
図に示すような状態）で接着されていることが好
ましい。 The insulating base material 15 may be either an organic material or an inorganic material, and for example, materials such as glass, epoxy resin, phenol resin, polyimide resin, polyester resin, and aramid resin can be used. It may also be a material whose surface is coated with enamel on the surface of a conductive material such as iron or aluminum, or a material whose surface is insulated by subjecting the surface of aluminum to alumite treatment. In this A5 step, glass cloth or the like is generally impregnated with epoxy resin,
Using prepreg in a semi-cured state (B stage), a state in which the conductive circuit layer 14 is immersed (fifth stage) is used.
It is preferable that they be bonded together (as shown in the figure).
なお、このA5工程を行なうに先立ち、A4工程
で形成された導体回路層１４の表面を粗面化して
おくと、絶縁基材１５との密着性が向上して好適
である。 Note that it is preferable to roughen the surface of the conductive circuit layer 14 formed in the A4 step before performing this A5 step, since this improves the adhesion with the insulating base material 15.
この場合の粗面化方法としては、前記導体回路
層１４を陰極としその表面に電解めつきを施すこ
とが好ましい。 In this case, as a surface roughening method, it is preferable to use the conductive circuit layer 14 as a cathode and electrolytically plate the surface thereof.
このときめつき条件としては、電流密度が0.25
〜0.85A／cm2、電極間距離が26〜50mm、電極に対
する電解液の接液スピードが0.6〜1.5ｍ／secとな
るようにそれぞれ設定し、また、電解液として
は、特に限定されないが、例えば、硫酸銅80〜
150ｇ／、硫酸40〜80ｇ／、および硝酸カリ
ウム25〜50ｇ／よりなる混合溶液等を使用すれ
ばよい。 At this time, the plating condition is that the current density is 0.25.
~0.85 A/cm 2 , the distance between the electrodes was 26 to 50 mm, and the contact speed of the electrolyte to the electrode was 0.6 to 1.5 m/sec, and the electrolyte was not particularly limited, but For example, copper sulfate 80~
A mixed solution of 150g/, sulfuric acid 40-80g/, and potassium nitrate 25-50g/, etc. may be used.
このような条件下の粗面化処理により導体回路
層１４の表面には突起状析出物が形成され、この
突起状析出物の平均粒径は１〜5μｍとなり、絶
縁基材１５との密着性向上に資する。 As a result of the surface roughening treatment under such conditions, protruding precipitates are formed on the surface of the conductor circuit layer 14, and the average particle size of the protruding precipitates is 1 to 5 μm, which improves the adhesion to the insulating base material 15. Contribute to improvement.
なお、上述した粗面化処理後の導体回路層１４
の粗面化面にクロメート処理を施すと、銅と絶縁
基材１５中の樹脂または接着剤との親和性が増大
し、ピーリング強度はもとよりのこと、導体回路
層の耐熱性（例えば、半田耐熱性）も15％程度向
上するという利点がある。このクロメート処理
は、具体的には、0.7〜12ｇ／濃度の重クロム
酸カリウム溶液に常温で５〜45秒間浸漬するか、
市販の電解クロメート処理液にてクロメート処理
を施せばよい。 Note that the conductor circuit layer 14 after the above-mentioned surface roughening treatment
When the roughened surface of the copper is subjected to chromate treatment, the affinity between the copper and the resin or adhesive in the insulating base material 15 increases, which improves not only the peeling strength but also the heat resistance of the conductor circuit layer (for example, solder heat resistance). It also has the advantage of improving performance by about 15%. Specifically, this chromate treatment involves immersion in a potassium dichromate solution with a concentration of 0.7 to 12 g/concentration for 5 to 45 seconds at room temperature, or
Chromate treatment may be performed using a commercially available electrolytic chromate treatment solution.
このA5工程において、導体回路層１４は厚手
の導電基材１１と一体に絶縁基材１５に積層さ
れ、圧着または加熱圧着されるので、導体回路層
１４は導電基材１１に保持されたまま絶縁基材１
５側に転写されることになり、その寸法安定性が
確保される。また、導電基材１１が転写時の転写
治具を兼ねるので特別の治具が不要であり、更
に、導体回路層１４と導電基材１１との間に金属
薄膜１２が介在し、金属薄膜１２と導体回路層１
４とが強い密着力で結合しているので導体回路層
１４が転写時にずれて移動する（いわゆる、スイ
ングを起こす）ことがなくなり、寸法安定性が向
上するので微細な導体回路層のパターンを有する
高密度回路にも適用可能である（例えば、パター
ン幅数μｍ〜数十μｍが実現出来る）。 In this step A5 , the conductive circuit layer 14 is laminated together with the thick conductive base material 11 on the insulating base material 15 and is crimped or hot-pressed, so that the conductive circuit layer 14 remains held on the conductive base material 11. Insulating base material 1
5 side, and its dimensional stability is ensured. Further, since the conductive base material 11 also serves as a transfer jig during transfer, no special jig is required. Furthermore, the metal thin film 12 is interposed between the conductive circuit layer 14 and the conductive base material 11, and conductor circuit layer 1
4 are bonded with strong adhesion, the conductor circuit layer 14 does not shift or move during transfer (so-called swinging), and dimensional stability is improved, resulting in a fine conductor circuit layer pattern. It is also applicable to high-density circuits (for example, a pattern width of several μm to several tens of μm can be realized).
A6工程においては、A5工程で製造した積層体
から導電基材１１のみが剥離される。その結果、
第６図に示したように、絶縁基材１５の両面には
導体回路層１４が没入し、外表面には金属薄膜１
２が露出した板体が得られる。 In step A6 , only the conductive base material 11 is peeled off from the laminate produced in step A5 . the result,
As shown in FIG. 6, the conductor circuit layer 14 is embedded in both sides of the insulating base material 15, and the metal thin film 1 is immersed in the outer surface.
A plate body in which 2 is exposed is obtained.
ついで、第６図に示した板体にスルーホール用
穴１６を穿設し（第７図）、更に、無電解めつき
を施して、スルーホール１６用穴の壁面に導電性
を付与する。 Next, holes 16 for through holes are formed in the plate shown in FIG. 6 (FIG. 7), and electroless plating is further applied to impart conductivity to the walls of the holes for through holes 16.
A7工程においては、第８図に示したように、
金属薄膜１２の表面のうち、表面実装部品を実装
するときの半田付け端子部になるべき個所および
スルーホールランドを除いた個所に、レジストマ
スク１７のパターンを形成する。 In the A7 process, as shown in Figure 8,
A pattern of a resist mask 17 is formed on the surface of the metal thin film 12 except for locations that will become soldering terminal portions when surface-mounted components are mounted and through-hole lands.
ついで、必要により更に電解めつきを施してレ
ジストマスク１７が形成されていない個所に金属
めつき層１８を形成する（第９図）。このときの
金属めつき層としては銅めつき層でよく、また、
電解めつき法としては通常のめつき法を適用すれ
ばよい。 Then, if necessary, further electrolytic plating is performed to form a metal plating layer 18 in the areas where the resist mask 17 is not formed (FIG. 9). The metal plating layer at this time may be a copper plating layer, and
As the electrolytic plating method, a normal plating method may be applied.
A8工程においては、第１０図に示したように、
A7工程で形成された金属めつき層１８の上に、
電解めつき法によつて、半田層１９が形成され
る。 In the A8 process, as shown in Figure 10,
On the metal plating layer 18 formed in step A 7 ,
Solder layer 19 is formed by electrolytic plating.
このとき、半田層１９の形成に用いる半田めつ
き浴としては、ホウフツ酸系のめつき浴であるこ
とが好ましく、例えば、HBF4濃度230〜250ｇ／
、Sn2+11.5〜13.5ｇ／、Pb2+8.0〜10.0ｇ／
の組成浴をあげることができる。また、このとき
の電流密度は0.5〜2A／ｄm2が好適である。 At this time, the solder plating bath used to form the solder layer 19 is preferably a boronic acid-based plating bath, for example, with an HBF 4 concentration of 230 to 250 g/
, Sn 2+ 11.5~13.5g/, Pb 2+ 8.0~10.0g/
The composition of the bath can be given as follows. Moreover, the current density at this time is preferably 0.5 to 2 A/dm 2 .
このA8工程において、形成された半田層１９
は、その表面は平滑でしかもその厚みはすべての
個所で均一になる。そして、めつき時間を変化さ
せることにより、半田層１９の厚みを適宜に変化
させることができる。 In this A8 process, the formed solder layer 19
Its surface is smooth and its thickness is uniform everywhere. By changing the plating time, the thickness of the solder layer 19 can be changed as appropriate.
A9工程においては、第１１図に示したように、
レジストマスク１７が剥離除去される。このとき
の剥離は、A4工程の場合と同じように、カセイ
ソーダやカセイカリのような溶解液を用いて行な
われる。かくして、半田付け端子部およびスルー
ホールラドを形成すべき個所を除いた個所に位置
する金属薄膜１２の部分が露出する。 In the A9 process, as shown in Figure 11,
The resist mask 17 is peeled off and removed. The peeling at this time is performed using a dissolving solution such as caustic soda or caustic potash, as in the case of step A4 . In this way, the portions of the metal thin film 12 located at locations other than the locations where soldering terminal portions and through-hole pads are to be formed are exposed.
ついで、第１２図に示したように、前記の露出
した金属薄膜１２の部分を銅エツチヤントを用い
てエツチング除去する。 Then, as shown in FIG. 12, the exposed portion of the metal thin film 12 is etched away using a copper etchant.
銅エツチヤントとしては、Cu（NH3）4Cl2溶液
をあげることができる。 As a copper etchant, a Cu(NH 3 ) 4 Cl 2 solution can be mentioned.
最後のA10工程においては、第１３図に示した
ように、半田層１９が形成されていない個所に永
久レジストを印刷して永久レジスト層２０が形成
される。 In the final step A10 , as shown in FIG. 13, a permanent resist layer 20 is formed by printing a permanent resist on the areas where the solder layer 19 is not formed.
かくして、半田付け端子部には、同一面内にお
いても、また両面においても、均一な所定厚みを
有する半田層１９が形成されているプリント配線
板が得られる。 In this way, a printed wiring board is obtained in which the solder layer 19 having a uniform predetermined thickness is formed on the soldering terminal portion both in the same plane and on both sides.
つぎに第２の製造方法の各工程につき、スルー
ホールを穿設した場合に関し、第１４図〜２６図
に基づいて説明する。 Next, the case where through holes are formed in each step of the second manufacturing method will be explained based on FIGS. 14 to 26.
まず、B1工程においては、第１４図に示した
ように、平板状導電基材１１の表面に、レジスト
マスク１３のパターンが形成される。その形成個
所は、導体回路を形成すべき個所を除いた個所で
ある。用いる導電基材１１は第１の製造方法にお
けるA1工程で用いたものと同じであつてよく、
また、レジストマスクの形成方法等はA2工程の
場合と同様であればよい。 First, in step B1 , as shown in FIG. 14, a pattern of a resist mask 13 is formed on the surface of the flat conductive base material 11. The formation location is the location excluding the location where the conductor circuit is to be formed. The conductive base material 11 used may be the same as that used in step A1 in the first manufacturing method,
Further, the method for forming the resist mask and the like may be the same as in the case of the A2 process.
B2工程においては、レジストマスク１３が形
成されていない導電基材１１表面に、めつき法に
よつて、導体回路層１４が形成される（第１５
図）。 In step B2 , the conductor circuit layer 14 is formed by plating on the surface of the conductive base material 11 on which the resist mask 13 is not formed (15th step).
figure).
この場合の形成方法は、第１の製造方法におけ
るA3工程を適用すればよい。 As a forming method in this case, step A3 in the first manufacturing method may be applied.
B3工程においては、A4工程と同様にして、レ
ジストマスク１３を剥離除去し、第１６図に示し
たように、導電基材１１の表面に導体回路層１４
のみを残置せしめる。 In step B3 , the resist mask 13 is peeled off and removed in the same manner as in step A4 , and the conductor circuit layer 14 is deposited on the surface of the conductive base material 11, as shown in FIG.
only be left behind.
B4工程においては、第１７図に示したように、
導体回路層１４の表面と露出した導電基材１１の
表面に、金属薄膜１２を形成する。 In the B4 process, as shown in Figure 17,
A metal thin film 12 is formed on the surface of the conductor circuit layer 14 and the exposed surface of the conductive base material 11.
この場合、金属薄膜１２の形成に際しては、
A1工程およびA3工程で説明したような高速めつ
き法を適用することが好ましい。 In this case, when forming the metal thin film 12,
It is preferable to apply a high-speed plating method as explained in Step A1 and Step A3 .
B5工程においては、第１８図に示したように、
B4工程で得られた板体と絶縁基材１５とから両
者を圧着または加熱圧着して積層体が製造され
る。用いる絶縁基材１５や金属薄膜１２の表面へ
の粗面化処理等はA5工程の場合と同様であつて
よい。 In step B5 , as shown in Figure 18,
A laminate is manufactured by pressure-bonding or heat-pressing the plate obtained in step B4 and the insulating base material 15. The roughening treatment on the surfaces of the insulating base material 15 and metal thin film 12 used may be the same as in the case of step A5 .
B6工程においては、A6工程の場合と同様にし
て、B5工程で製造された積層体から、第１９図
で示したように、導電基材１１のみを剥離除去す
る。 In step B6 , as in the case of step A6 , only the conductive base material 11 is peeled off and removed from the laminate produced in step B5 , as shown in FIG. 19.
かくして、得られた板体の両面には、導体回路
層１４の表面と金属薄膜１２の表面が露出する。 Thus, the surface of the conductor circuit layer 14 and the surface of the metal thin film 12 are exposed on both sides of the obtained plate.
ついで、第２０図で示したように、所定の個所
にスルーホール用穴１６が穿設され、その後、無
電解めつきを施して、スルーホール用穴１６の壁
面に導電性を付与する。 Next, as shown in FIG. 20, through-hole holes 16 are bored at predetermined locations, and then electroless plating is applied to impart electrical conductivity to the walls of the through-hole holes 16.
B7工程においては、第２１図に示したように、
金属薄膜１２および導体回路層１４の表面のう
ち、表面実装部品を実装するときの半田付け端子
部になるべき個所およびスルーホールランドを除
いた個所に、レジストマスク１７のパターンを形
成する。これは、前述したA7工程と同様に行な
われる。ついで、必要により、更に電解めつきを
施して、レジスタマスク１７が形成されていない
個所に金属めつき層１８を形成する（第２２図）。 In the B7 process, as shown in Figure 21,
A pattern of a resist mask 17 is formed on the surfaces of the metal thin film 12 and the conductor circuit layer 14, excluding the portions to be soldered terminal portions when surface-mounted components are mounted and through-hole lands. This is done in the same way as step A7 described above. Then, if necessary, electrolytic plating is further performed to form a metal plating layer 18 in areas where the resistor mask 17 is not formed (FIG. 22).
B8工程においては、A8工程の場合と同様にし
て、第２３図に示したように、金属めつき層１８
の上に、電解めつき法で半田層１９が形成され
る。 In the B8 process, as shown in FIG. 23, the metal plating layer 18 is
A solder layer 19 is formed thereon by electrolytic plating.
ついで、B9工程において、第２４図に示した
ように、レジストマスク１７が剥離除去され、更
に、第２５図に示したように、前記剥離除去によ
つて露出した金属薄膜１２の部分と導体回路層１
４の表面の一部がエツチング除去される。この方
法は、第１の製造方法のA9工程の場合と同様に
行なわれる。 Next, in step B9 , as shown in FIG. 24, the resist mask 17 is peeled and removed, and as shown in FIG. circuit layer 1
A portion of the surface of 4 is etched away. This method is carried out in the same manner as in step A9 of the first manufacturing method.
そして最後に、B10工程においては、第２６図
に示したように、A10工程の場合と同様にして、
永久レジスト層２０が形成される。 Finally, in the B10 process, as shown in Figure 26, in the same way as in the A10 process,
A permanent resist layer 20 is formed.
（発明の実施例）
第１の製造方法によつて、以下の工程でプリン
ト配線板を製造した。(Example of the Invention) A printed wiring board was manufactured by the following steps using the first manufacturing method.
(1) A1工程
導電基材としてハードニング処理を施した
SUS630の単板を用意し、その表面にオシレー
シヨン付ロータリ羽布研磨装置を用いて研磨処
理を施し、0.1μｍの表面粗度にした。ついで、
硫酸濃度200ｇ／、銅濃度0.5mol／の硫酸
銅めつき浴を用い、極間距離11mm、電流密度
0.8A／cm2、接液スピード５ｍ／secで高速めつ
きを行ない、厚み3μｍの銅薄膜を形成した。(1) A 1 process Hardening treatment is applied as a conductive base material.
A SUS630 veneer was prepared, and its surface was polished to a surface roughness of 0.1 μm using a rotary blade polisher with oscillation. Then,
Using a copper sulfate plating bath with a sulfuric acid concentration of 200 g/, a copper concentration of 0.5 mol/, a distance between electrodes of 11 mm, and a current density.
High-speed plating was performed at 0.8 A/cm 2 and a liquid contact speed of 5 m/sec to form a 3 μm thick copper thin film.
(2) A2工程
A1工程で形成した銅薄膜の表面に、ドライ
フイルムをレジスト剤として厚み50μｍのレジ
ストマスクのパターンを形成した。(2) Step A 2 A resist mask pattern with a thickness of 50 μm was formed on the surface of the copper thin film formed in Step A 1 using dry film as a resist agent.
(3) A3工程
硫酸濃度200ｇ／、銅濃度0.5mol／の硫
酸銅めつき浴を用い、極間距離11mm、電流密度
0.8A／cm2、接液スピード７ｍ／secの条件で高
速めつきを行ない、前記レジストマスクパター
ン以外の個所に厚み35μｍの銅層を導体回路層
として形成した。ついで、硫酸銅100ｇ／、
硫酸50ｇ／、硫酸カリウム30ｇ／の混合液
を用いたノジユラめつきを行ない、前記導体回
路層の表面に厚み3μｍで銅を堆積せしめて粗
面化した。(3) A 3 steps Using a copper sulfate plating bath with a sulfuric acid concentration of 200 g/, copper concentration of 0.5 mol/, electrode distance 11 mm, current density
High-speed plating was performed under the conditions of 0.8 A/cm 2 and a liquid contact speed of 7 m/sec, and a 35 μm thick copper layer was formed as a conductor circuit layer in areas other than the resist mask pattern. Next, 100g of copper sulfate/
Nodular plating was performed using a mixed solution of 50 g of sulfuric acid and 30 g of potassium sulfate to deposit copper to a thickness of 3 μm on the surface of the conductive circuit layer to roughen the surface.
(4) A4工程
A3工程で得られた板体を、２％苛性ソーダ
水溶液から成る剥離液に浸漬して、前記レジス
トマスクを剥離除去した。(4) Step A 4 The plate obtained in Step A 3 was immersed in a stripping solution consisting of a 2% aqueous solution of caustic soda to peel and remove the resist mask.
(5) A5工程
A4工程で形成された導体回路層側の表面に、
ガルス繊維−エポキシ樹脂板（商品名：GFPL
−170三菱瓦斯化学社製）の絶縁基材を当接し、
全体を温度170℃、圧40Kg／cm2で熱圧着した。(5) A 5 process A On the surface of the conductor circuit layer side formed in A 4 process,
Gallus fiber-epoxy resin plate (product name: GFPL
−170 manufactured by Mitsubishi Gas Chemical Co., Ltd.) is brought into contact with the insulating base material,
The whole was thermocompression bonded at a temperature of 170°C and a pressure of 40 kg/cm 2 .
(6) A6工程
A5工程で得られた積層体からSUS630の単板
のみを剥離した。ガラス繊維−エポキシ樹脂板
の表面は、全面が銅薄膜で被覆されていた。(6) Only the SUS630 veneer was peeled from the laminate obtained in Step A 6 and Step A 5 . The entire surface of the glass fiber-epoxy resin plate was coated with a copper thin film.
(7) A7工程
A6工程で得られた板体に電気ドリルで孔径
0.8mmのスルーホール用穴を穿設し、更に、無
電解めつきを施して、スルーホール用穴の壁面
に導電性を付与したのち、銅薄膜の表面に、ド
ライフイルムをレジスト剤として厚み38μｍの
レジストマスクのパターンを形成した。(7) A 7th step A hole diameter is drilled into the plate obtained in A 6th step using an electric drill.
After drilling a 0.8 mm through-hole hole and applying electroless plating to give conductivity to the wall surface of the through-hole hole, a dry film was applied to the surface of the copper thin film to a thickness of 38 μm using a resist agent. A resist mask pattern was formed.
ついで、硫酸190ｇ／、硫酸銅85ｇ／の
硫酸銅めつき浴、電流密度3.0A／ｄm2の条件
で電解めつきを行ない、スルーホールの壁面に
厚み10μｍの銅めつき層を形成した。 Next, electrolytic plating was carried out in a copper sulfate plating bath containing 190 g of sulfuric acid and 85 g of copper sulfate at a current density of 3.0 A/dm 2 to form a 10 μm thick copper plating layer on the wall surface of the through hole.
(8) A8の工程
HBF4240ｇ／、Sn2+12.5ｇ／、Pb2+9
ｇ／から成る半田めつき浴を用い、電流密度
1.5A／ｄm2で平均膜厚14μｍ、最低膜厚9μｍを
目標にしてめつき処理を施し、A7工程で形成
したレジストマスクのパターン以外の個所に半
田めつき層を形成した。(8) A 8 process HBF 4 240g/, Sn 2+ 12.5g/, Pb 2+ 9
Using a solder plating bath consisting of
Plating treatment was performed at 1.5 A/dm 2 with an average film thickness of 14 μm and a minimum film thickness of 9 μm, and a solder plating layer was formed at locations other than the resist mask pattern formed in step A7 .
(9) A9工程
ついで、約２％の苛性ソーダ液を用いてレジ
ストマスクを剥離除去し、更に、43.3ｇ／、
のCu（NH3）4Cl2液を用いて、銅薄膜をエツチ
ング除去した。(9) A 9th step Next, the resist mask was peeled off using about 2% caustic soda solution, and 43.3g/,
The copper thin film was removed by etching using two Cu(NH 3 ) 4 Cl solutions.
(10) A10工程
ついで、所定のフラツクスを塗布し温度220
℃の雰囲気下に約10秒間放置したのち、半田め
つき層以外の個所にＳ−40S（太陽インキ社製）
を印刷して永久レジスト層を形成した。(10) A 10th step Next, apply the specified flux and set the temperature to 220
After leaving it in an atmosphere at ℃ for about 10 seconds, apply S-40S (manufactured by Taiyo Ink Co., Ltd.) to the areas other than the solder plating layer.
was printed to form a permanent resist layer.
得られたプリント配線板の半田めつき層の厚
みを測定したところ、最低膜厚は10μｍ、最高
膜厚は15μｍであつた。 When the thickness of the solder plated layer of the obtained printed wiring board was measured, the minimum thickness was 10 μm and the maximum thickness was 15 μm.
ちなみに、第２７図乃至第３７図で説明した
従来のSCL法で形成した半田層の場合、A8工
程と同様に平均膜厚14μｍ、最低膜厚9μｍを目
標としたにもかかわらず、最低膜厚は2μｍ、
最高膜厚は100μｍであつた。 By the way, in the case of the solder layer formed by the conventional SCL method explained in Figs . The thickness is 2μm,
The maximum film thickness was 100 μm.
（発明の効果）
以上の説明で明らかなように、本発明方法によ
れば、半田付け接続部を形成すべき表面には、共
通する状態で金属薄膜が形成されているので、仮
に上記半田付け接続部が分散・孤立していても、
前記金属薄膜を陰極とする電解めつき法によりそ
の個所に半田めつき層を形成することができる。(Effects of the Invention) As is clear from the above explanation, according to the method of the present invention, a metal thin film is commonly formed on the surface on which a soldered connection portion is to be formed. Even if the connections are scattered and isolated,
A solder plating layer can be formed at that location by electrolytic plating using the metal thin film as a cathode.
そして、この半田層は電解めつき法で形成され
るため、その膜厚のばらつきは小さく、しかもめ
つき条件を変えることにより任意の膜厚にするこ
とができる。 Since this solder layer is formed by electrolytic plating, there is little variation in its film thickness, and it can be made to any desired thickness by changing the plating conditions.
したがつて、表面実装部品の実装時に、従来の
SCL法の場合のような半田層の厚みのばらつきに
基づくマンハツタン現象やチツプの破壊等の不都
合は解消される。 Therefore, when mounting surface mount components, conventional
Inconveniences such as the Manhattan phenomenon and chip destruction caused by variations in the thickness of the solder layer, as in the case of the SCL method, are eliminated.
また、永久レジスト層と半田めつき層との間に
段差が生じないように半田めつき層を形成できる
ので、摺動する部分の接続用のプリント配線板を
製造することもできる。 Further, since the solder plating layer can be formed so that no level difference occurs between the permanent resist layer and the solder plating layer, it is also possible to manufacture a printed wiring board for connecting sliding parts.
更には、半田めつき層の高さを突出させ、
TABやFPCのような接続方法に使用される異方
性電気伝導樹脂を用いた実装用のプリント配線板
にすることもできる。 Furthermore, the height of the solder plating layer is made to protrude,
It can also be made into a printed wiring board for mounting using anisotropic electrically conductive resin used for connection methods such as TAB and FPC.
このように、本発明方法は、表面実装部品との
接続の信頼性が要求される表面実装基板、とくに
両面実装基板、高密度実装基板の製造に好適で、
その工業価値は極めて大である。 As described above, the method of the present invention is suitable for manufacturing surface mount boards that require reliable connection with surface mount components, particularly double-sided mount boards, and high-density mount boards.
Its industrial value is extremely large.
第１図乃至第１３図は本発明の第１の製造方法
における各工程を例示する説明図、第１４図乃至
第２６図は本発明の第２の製造方法の各工程を例
示する説明図、第２７図〜第３７図は従来のSCL
法における各工程を例示する説明図である。
１１……導電基材、１２……金属薄膜、１３…
…レジストマスク、１４……導体回路層、１５…
…絶縁基材、１６……スルーホール用穴、１７…
…レジストマスク、１８……金属めつき層、１９
……半田層、２０……永久レジスト層。
1 to 13 are explanatory diagrams illustrating each step in the first manufacturing method of the present invention, FIGS. 14 to 26 are explanatory diagrams illustrating each step in the second manufacturing method of the present invention, Figures 27 to 37 are conventional SCL
FIG. 2 is an explanatory diagram illustrating each step in the method. 11... Conductive base material, 12... Metal thin film, 13...
...Resist mask, 14...Conductor circuit layer, 15...
...Insulating base material, 16...Through hole, 17...
...Resist mask, 18...Metal plating layer, 19
...Solder layer, 20...Permanent resist layer.
Claims (1)
工程；前記金属薄膜の表面のうち導体回路を形成
すべき個所を除いた個所に、レジストマスクのパ
ターンを形成する工程；前記導体回路を形成すべ
き個所に、めつき法により、導体回路層を形成す
る工程；前記レジストマスクのパターンを剥離除
去する工程；前記導体回路層側の表面に絶縁基材
を圧着または加熱圧着して積層体とする工程；前
記積層体から前記平板状導電基材のみを剥離除去
する工程；露出した金属薄膜の表面のうち半田付
け端子部を形成すべき個所を除いた個所にレジス
トマスクのパターンを形成する工程；前記半田付
け端子部を形成すべき個所に、電解めつき法によ
り、半田層を形成する工程；半田付け端子部を形
成すべき個所を除いた個所に形成されている前記
レジストマスクを剥離除去したのち、露出した金
属薄膜を更にエツチング除去する工程；ならび
に、前記半田層が形成されていない個所に永久レ
ジスト層を形成する工程；を具備することを特徴
とするプリント配線板の製造方法。 ２ 平板上導電基材の表面に金属薄膜を形成する
工程；前記金属薄膜の表面のうち導体回路を形成
すべき個所を除いた個所に、レジストマスクのパ
ターンを形成する工程；前記導体回路を形成すべ
き個所に、めつき法により、導体回路層を形成す
る工程；前記レジストマスクのパターンを剥離除
去する工程；前記導体回路層側の表面に絶縁基材
を圧着または加熱圧着して積層体とする工程；前
記積層体から前記平板上導電基材のみを剥離除去
する工程；露出した金属薄膜の所定個所にスルー
ホールを穿設する工程；前記スルーホールに、無
電解めつきにより導電性を付与する工程；前記露
出した金属薄膜の表面のうち半田付け端子部を形
成すべき個所およびスルーホールランドを除いた
個所にレジストマスクのパターンを形成する工
程；前記半田付け端子部を形成すべき個所および
スルーホールランドに、電解めつき法により、半
田層を形成する工程；半田付け端子部を形成すべ
き個所およびスルーホールランドを除いた個所に
形成されている前記レジストマスクを剥離除去し
たのち、露出した金属薄膜を更にエツチング除去
する工程；ならびに、前記半田層が形成されてい
ない個所に永久レジスト層を形成する工程；を具
備する請求項１記載のプリント配線板の製造方
法。 ３ 平板状導電基材の表面のうち導体回路を形成
すべき個所を除いた個所に、レジストマスクのパ
ターンを形成する工程；前記導体回路を形成すべ
き個所に、めつき法により、導体回路層を形成す
る工程；前記レジストマスクのパターンを剥離除
去する工程；前記導体回路層の表面と露出した平
板状導電基材の表面に金属薄膜を形成する工程；
前記金属薄膜側の表面に絶縁基材を圧着または加
熱圧着して積層体とする工程；前記積層体から前
記平板状導電基材のみを剥離除去する工程；露出
した導体回路層と金属薄膜とから成る表面のう
ち、半田付け端子部を形成すべき個所以外の個所
にレジストマスクのパターンを形成する工程；前
記半田付け端子部を形成すべき個所に、電解めつ
き法により、半田層を形成する工程；半田付け端
子部を形成すべき個所を除いた個所に形成されて
いる前記レジストマスクを剥離除去したのち、露
出した金属薄膜を更にエツチング除去する工程；
ならびに、前記半田層が形成されていない個所に
永久レジスト層を形成する工程；を具備すること
を特徴とするプリント配線板の製造方法。 ４ 平板状導電基材の表面のうち導体回路を形成
すべき個所を除いた個所に、レジストマスクのパ
ターンを形成する工程；前記導体回路を形成すべ
き個所に、めつき法により、導体回路層を形成す
る工程；前記レジストマスクのパターンを剥離除
去する工程；前記導体回路層の表面と露出した平
板上導電基材の表面に金属薄膜を形成する工程；
前記金属薄膜側の表面に絶縁基材を圧着または加
熱圧着して積層体とする工程；前記積層体から前
記平板状導電基材のみを剥離除去する工程；前記
露出した導体回路層と金属薄膜とから成る表面の
所定個所にスルーホールを穿設する工程；前記ス
ルーホールに、無電解めつきにより導電性を付与
する工程；前記露出した導体回路層と金属薄膜と
から成る表面のうち、半田付け端子部を形成すべ
き個所およびスルーホールランド以外の個所にレ
ジストマスクのパターンを形成する工程；前記半
田付け端子部を形成すべき個所およびスルーホー
ルランドに、電解めつき法により、半田層を形成
する工程；半田付け端子部を形成すべき個所およ
びスルーホールランドを除いた個所に形成されて
いる前記レジストマスクを剥離除去したのち、露
出した金属薄膜を更にエツチング除去する工程；
ならびに、前記半田層が形成されていない個所に
永久レジスト層を形成する工程；を具備する請求
項３記載のプリント配線板の製造方法。[Scope of Claims] 1. Step of forming a metal thin film on the surface of a flat conductive base material; Step of forming a resist mask pattern on the surface of the metal thin film except for the portion where a conductor circuit is to be formed. ; Forming a conductor circuit layer at the location where the conductor circuit is to be formed by a plating method; Peeling and removing the pattern of the resist mask; Pressing or heating an insulating base material on the surface of the conductor circuit layer side. Step of crimping to form a laminate; Step of peeling and removing only the flat conductive base material from the laminate; Applying a resist mask to the exposed surface of the metal thin film except for the portion where the solder terminal portion is to be formed. forming a pattern; forming a solder layer by electrolytic plating at the locations where the solder terminal portions are to be formed; forming a solder layer at locations other than the locations where the solder terminal portions are to be formed; A printed wiring characterized by comprising the steps of: after peeling off the resist mask, further removing the exposed metal thin film by etching; and forming a permanent resist layer in the areas where the solder layer is not formed. Method of manufacturing the board. 2. Forming a metal thin film on the surface of the flat conductive base material; Forming a resist mask pattern on the surface of the metal thin film except for the area where the conductor circuit is to be formed; Forming the conductor circuit. Step of forming a conductive circuit layer at the desired location by a plating method; Step of peeling off the pattern of the resist mask; Pressing or heat-pressing an insulating base material on the surface of the conductive circuit layer side to form a laminate. a step of peeling and removing only the flat conductive base material from the laminate; a step of drilling through holes at predetermined locations of the exposed metal thin film; imparting conductivity to the through holes by electroless plating. a step of forming a resist mask pattern on the surface of the exposed metal thin film except for the portion where the soldering terminal portion is to be formed and the through-hole land; the portion where the soldering terminal portion is to be formed; Step of forming a solder layer on the through-hole land by electrolytic plating; after peeling off and removing the resist mask formed in the area where the soldering terminal part is to be formed and the area other than the through-hole land, the solder layer is exposed. 2. The method of manufacturing a printed wiring board according to claim 1, further comprising the steps of: further etching away the metal thin film; and forming a permanent resist layer in areas where the solder layer is not formed. 3. Forming a resist mask pattern on the surface of the flat conductive base material excluding the area where the conductor circuit is to be formed; forming a conductor circuit layer on the area where the conductor circuit is to be formed by a plating method. a step of peeling and removing the pattern of the resist mask; a step of forming a metal thin film on the surface of the conductor circuit layer and the exposed surface of the flat conductive base material;
A step of press-bonding or heat-pressing an insulating base material to the surface of the metal thin film side to form a laminate; a step of peeling and removing only the flat conductive base material from the laminate; removing the exposed conductive circuit layer and the metal thin film. Step of forming a resist mask pattern on a surface other than the portion where the soldering terminal portion is to be formed; forming a solder layer by electrolytic plating on the portion where the soldering terminal portion is to be formed; Step: After peeling off and removing the resist mask formed at the locations other than the locations where the soldering terminal portions are to be formed, the exposed metal thin film is further removed by etching;
and a step of forming a permanent resist layer in areas where the solder layer is not formed. 4 Step of forming a pattern of a resist mask on the surface of the flat conductive base material excluding the area where the conductor circuit is to be formed; forming a conductor circuit layer on the area where the conductor circuit is to be formed by a plating method. a step of peeling and removing the pattern of the resist mask; a step of forming a metal thin film on the surface of the conductor circuit layer and the exposed surface of the flat conductive base material;
A step of press-bonding or hot-pressing an insulating base material to the surface on the metal thin film side to form a laminate; a step of peeling and removing only the flat conductive base material from the laminate; and a step of removing the exposed conductor circuit layer and the metal thin film. A process of drilling through holes at predetermined locations on the surface consisting of the exposed conductive circuit layer and the metal thin film; a process of imparting conductivity to the through holes by electroless plating; Step of forming a resist mask pattern in areas other than the area where the terminal portion is to be formed and the through-hole land; Forming a solder layer on the area where the solder terminal area is to be formed and the through-hole land by electrolytic plating. a step of peeling off and removing the resist mask formed at the location where the soldering terminal portion is to be formed and the location other than the through-hole land, and then further removing the exposed metal thin film by etching;
4. The method of manufacturing a printed wiring board according to claim 3, further comprising the step of forming a permanent resist layer at a location where the solder layer is not formed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31384188A JPH02159789A (en) | 1988-12-14 | 1988-12-14 | Manufacture of printed wiring board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31384188A JPH02159789A (en) | 1988-12-14 | 1988-12-14 | Manufacture of printed wiring board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02159789A JPH02159789A (en) | 1990-06-19 |
| JPH0512878B2 true JPH0512878B2 (en) | 1993-02-19 |
Family
ID=18046154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31384188A Granted JPH02159789A (en) | 1988-12-14 | 1988-12-14 | Manufacture of printed wiring board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159789A (en) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08138941A (en) * | 1994-09-12 | 1996-05-31 | Matsushita Electric Ind Co Ltd | Multilayer ceramic chip inductor and manufacture thereof |
| JP4056952B2 (en) * | 1994-09-12 | 2008-03-05 | 松下電器産業株式会社 | Manufacturing method of multilayer ceramic chip inductor |
| JP4534575B2 (en) * | 2004-04-23 | 2010-09-01 | パナソニック電工株式会社 | Wiring board manufacturing method |
| KR100601485B1 (en) * | 2004-12-30 | 2006-07-18 | 삼성전기주식회사 | BGA package board and method for manufacturing thereof |
| US20080136041A1 (en) | 2006-01-24 | 2008-06-12 | Tessera Interconnect Materials, Inc. | Structure and method of making interconnect element having metal traces embedded in surface of dielectric |
| JP2008529283A (en) * | 2005-01-24 | 2008-07-31 | テセラ・インターコネクト・マテリアルズ，インコーポレイテッド | Composition and method for making interconnect elements having metal traces embedded in the surface of a dielectric |
| JP2007067276A (en) * | 2005-09-01 | 2007-03-15 | Nippon Avionics Co Ltd | Printed wiring board and method of manufacturing the same |
| KR100836653B1 (en) | 2006-10-25 | 2008-06-10 | 삼성전기주식회사 | Circuit board and method for manufacturing thereof |
| KR100905566B1 (en) * | 2007-04-30 | 2009-07-02 | 삼성전기주식회사 | Carrier member for transmitting circuits, coreless printed circuit board using the said carrier member, and methods of manufacturing the same |
| KR100966336B1 (en) * | 2008-04-07 | 2010-06-28 | 삼성전기주식회사 | High density substrate and manufacturing method thereof |
| KR101022873B1 (en) * | 2009-09-14 | 2011-03-16 | 삼성전기주식회사 | A fabricating method of a printed circuit board |
| JP2011134758A (en) * | 2009-12-22 | 2011-07-07 | Meiko:Kk | Manufacturing method for printed board and printed board |
| JP5613874B2 (en) * | 2010-07-26 | 2014-10-29 | 並木精密宝石株式会社 | Cylindrical micropattern coil and cylindrical micromotor using the same |
| WO2015107618A1 (en) * | 2014-01-14 | 2015-07-23 | 株式会社メイコー | Method for manufacturing printed wiring board |
| US20220061164A1 (en) * | 2019-01-10 | 2022-02-24 | Panasonic Intellectual Property Management Co., Ltd. | Pattern plate for plating and wiring board manufacturing method |
| CN113260740A (en) * | 2019-01-10 | 2021-08-13 | 松下知识产权经营株式会社 | Pattern plate for plating and method for manufacturing wiring substrate |
-
1988
- 1988-12-14 JP JP31384188A patent/JPH02159789A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02159789A (en) | 1990-06-19 |
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