JPH05127608A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH05127608A JPH05127608A JP3287749A JP28774991A JPH05127608A JP H05127608 A JPH05127608 A JP H05127608A JP 3287749 A JP3287749 A JP 3287749A JP 28774991 A JP28774991 A JP 28774991A JP H05127608 A JPH05127608 A JP H05127608A
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- contrast
- liquid crystal
- crystal display
- backlight
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/3406—Control of illumination source
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/16—Calculation or use of calculated indices related to luminance levels in display data
Landscapes
- Engineering & Computer Science (AREA)
- Liquid Crystal (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
(57)【要約】 （修正有）
【目的】表示内容に適するようにコントラストとバック
ライト輝度を自動的に制御する。 【構成】ビデオメモリ内のデータを読み取り、そのデー
タ構造を判定する手段を設けるとともに、判定結果及び
ビデオメモリのデータ変更後の無入力時間の判定結果に
基づき、ＬＣＤのコントラスト或はバックライト輝度を
制御することで、表示内容に応じたコントラスト値及び
バックライト輝度値の制御を行なうことができ、階調の
認識或は文字や画像の認識が容易な表示画面を常時得る
ことができる。
ライト輝度を自動的に制御する。 【構成】ビデオメモリ内のデータを読み取り、そのデー
タ構造を判定する手段を設けるとともに、判定結果及び
ビデオメモリのデータ変更後の無入力時間の判定結果に
基づき、ＬＣＤのコントラスト或はバックライト輝度を
制御することで、表示内容に応じたコントラスト値及び
バックライト輝度値の制御を行なうことができ、階調の
認識或は文字や画像の認識が容易な表示画面を常時得る
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置に関するも
ので、特にコントラスト制御機能とバックライト制御機
能を有する液晶表示装置に関する。
ので、特にコントラスト制御機能とバックライト制御機
能を有する液晶表示装置に関する。
【０００２】
【従来の技術】従来の液晶表示装置（以下、ＬＣＤと言
う）の動作について図８に示したハード構成ブロック図
を用いて説明する。ＣＰＵ１０１から表示すべき画像デ
ータが送られると、該データはＬＣＤコントローラにお
いてタイミング或はアドレスを調整され、ＶＲＡＭ１０
３に書きこまれる。ＬＣＤコントローラ１０２は、ＶＲ
ＡＭ１０３内の階調データを順次読みこみ、フレーム間
引きデータに変換し、ＬＣＤモジュール１０４に送り、
表示させる。
う）の動作について図８に示したハード構成ブロック図
を用いて説明する。ＣＰＵ１０１から表示すべき画像デ
ータが送られると、該データはＬＣＤコントローラにお
いてタイミング或はアドレスを調整され、ＶＲＡＭ１０
３に書きこまれる。ＬＣＤコントローラ１０２は、ＶＲ
ＡＭ１０３内の階調データを順次読みこみ、フレーム間
引きデータに変換し、ＬＣＤモジュール１０４に送り、
表示させる。
【０００３】ＬＣＤの画面調整には、コントラスト調整
とバックライト輝度調整があり、表示内容により、調整
を行なう。例えば、全体の濃度差があまりなく、暗い濃
度が多い画面の場合には、コントラストを上げるととも
に、バックライト輝度を上げる。これにより、階調の認
識或は、文字や画像の認識が容易な表示画面を得ること
ができる。ＬＣＤモジュール１０４にはコントラスト調
整手段及びバックライト調整手段１０６が備えてある。
両調整手段の制御は、ボリュームにより、機器の使用者
が手動で行なっていた。又、バックライト調整手段につ
いては、一定時間、入力がない場合に、バックライトを
消灯するもの（オート・パワー・オフ）があった。
とバックライト輝度調整があり、表示内容により、調整
を行なう。例えば、全体の濃度差があまりなく、暗い濃
度が多い画面の場合には、コントラストを上げるととも
に、バックライト輝度を上げる。これにより、階調の認
識或は、文字や画像の認識が容易な表示画面を得ること
ができる。ＬＣＤモジュール１０４にはコントラスト調
整手段及びバックライト調整手段１０６が備えてある。
両調整手段の制御は、ボリュームにより、機器の使用者
が手動で行なっていた。又、バックライト調整手段につ
いては、一定時間、入力がない場合に、バックライトを
消灯するもの（オート・パワー・オフ）があった。
【０００４】
【発明が解決しようとしている課題】前述のようにＬＣ
Ｄにおいては、コントラスト或は、バックライトの輝度
を制御するには、使用者が手動でボリュームを操作する
のが一般的であった。ところが、表示内容により、階調
認識などを容易にする最適なコントラスト値及びバック
ライト輝度値が異なるため、使用者が常に表示内容に最
適なコントラスト値及びバックライト輝度値を得るに
は、表示内容の変化の都度、ボリューム調整を行なわな
ければならなかった。
Ｄにおいては、コントラスト或は、バックライトの輝度
を制御するには、使用者が手動でボリュームを操作する
のが一般的であった。ところが、表示内容により、階調
認識などを容易にする最適なコントラスト値及びバック
ライト輝度値が異なるため、使用者が常に表示内容に最
適なコントラスト値及びバックライト輝度値を得るに
は、表示内容の変化の都度、ボリューム調整を行なわな
ければならなかった。
【０００５】このため、使用者は、コントラスト値及び
バックライト輝度値を十分以上に高く設定し、そのまま
放置しがちであった。従って、使用者にとっては、認識
の困難な画面を見続けることにより、眼の速い疲労を招
く恐れもあった。又、オート・パワー・オフでは、バッ
クライトを消灯するために表示内容が全く見えなくなっ
てしまう欠点があった。
バックライト輝度値を十分以上に高く設定し、そのまま
放置しがちであった。従って、使用者にとっては、認識
の困難な画面を見続けることにより、眼の速い疲労を招
く恐れもあった。又、オート・パワー・オフでは、バッ
クライトを消灯するために表示内容が全く見えなくなっ
てしまう欠点があった。
【０００６】
【課題を解決するための手段及び作用】前述の課題を解
決するために、本発明に係るＬＣＤでは、ＶＲＡＭ内の
データを読取り、そのデータ構造を判定する手段を設け
るとともに、該判定結果及び、ＶＲＡＭのデータ変更後
の無入力時間の判定結果に基づき、ＬＣＤのコントラス
ト或はバックライト輝度を制御することとした。
決するために、本発明に係るＬＣＤでは、ＶＲＡＭ内の
データを読取り、そのデータ構造を判定する手段を設け
るとともに、該判定結果及び、ＶＲＡＭのデータ変更後
の無入力時間の判定結果に基づき、ＬＣＤのコントラス
ト或はバックライト輝度を制御することとした。
【０００７】
【実施例】以下、図面に従い、本発明の一実施例を詳細
に説明する。
に説明する。
【０００８】図１は本発明の一実施例によるハード構成
ブロック図である。ここで、１０１はＣＰＵ、１０２は
ＬＣＤコントローラ、１０３はＶＲＡＭ、１０４はＬＣ
Ｄ、１０５はデータ判定手段、１０６はコントラスト・
バックライト輝度調整手段である。データ判定手段１０
５はＶＲＡＭ１０３のデータを読みこみ、所定の条件に
よる判定を行ない、その判定結果により、コントラスト
・バックライト輝度調整手段１０６の制御を行なう。
ブロック図である。ここで、１０１はＣＰＵ、１０２は
ＬＣＤコントローラ、１０３はＶＲＡＭ、１０４はＬＣ
Ｄ、１０５はデータ判定手段、１０６はコントラスト・
バックライト輝度調整手段である。データ判定手段１０
５はＶＲＡＭ１０３のデータを読みこみ、所定の条件に
よる判定を行ない、その判定結果により、コントラスト
・バックライト輝度調整手段１０６の制御を行なう。
【０００９】次に、図２に示したデータ判定手段１０５
のより詳細なブロック図を用いてデータ判定手段１０５
の動作を説明する。
のより詳細なブロック図を用いてデータ判定手段１０５
の動作を説明する。
【００１０】ＶＲＡＭライト検出回路２０１において、
コントローラからＶＲＡＭにデータが書かれたことが検
出されると（ステップ３０１）、タイマー回路２０２に
おいて、タイマー動作中か否かを判定し（ステップ３０
２）、タイマー動作中でなければタイマーをカウントし
（ステップ３０４）、タイマー動作中であればカウンタ
をリセットし（ステップ３０３）、ステップ３０４にて
タイマーをカウントする。タイマー回路２０２が、予め
決められた所定時間カウントすると、リード制御回路２
０３においてＶＲＡＭ１０３内の表示データを読みこむ
ための制御信号及びアドレス信号が出され、１６階調表
示が可能なＬＣＤ表示装置の場合一画素当たり４ｂｉｔ
の階調データを全画素について読みこむ。
コントローラからＶＲＡＭにデータが書かれたことが検
出されると（ステップ３０１）、タイマー回路２０２に
おいて、タイマー動作中か否かを判定し（ステップ３０
２）、タイマー動作中でなければタイマーをカウントし
（ステップ３０４）、タイマー動作中であればカウンタ
をリセットし（ステップ３０３）、ステップ３０４にて
タイマーをカウントする。タイマー回路２０２が、予め
決められた所定時間カウントすると、リード制御回路２
０３においてＶＲＡＭ１０３内の表示データを読みこむ
ための制御信号及びアドレス信号が出され、１６階調表
示が可能なＬＣＤ表示装置の場合一画素当たり４ｂｉｔ
の階調データを全画素について読みこむ。
【００１１】ここで、ＶＲＡＭライト検出から一定時間
新たなＶＲＡＭライトがないことを確かめてから、ＶＲ
ＡＭデータを読みこむのは、表示内容の変化の都度、コ
ントラスト値及びバックライト輝度値を変化させると、
表示内容の変化が頻繁に起こった場合に画面のちらつき
が目立つためである。又、このタイマー時間を可変とす
ることにより、表示内容の変化に対する追随性を任意に
設定することが可能となる。この時のＶＲＡＭデータ読
みこみは、表示画面リフレッシュのためのＬＣＤコント
ローラ１０２によるデータリードがなされていない期間
に行なわれる。
新たなＶＲＡＭライトがないことを確かめてから、ＶＲ
ＡＭデータを読みこむのは、表示内容の変化の都度、コ
ントラスト値及びバックライト輝度値を変化させると、
表示内容の変化が頻繁に起こった場合に画面のちらつき
が目立つためである。又、このタイマー時間を可変とす
ることにより、表示内容の変化に対する追随性を任意に
設定することが可能となる。この時のＶＲＡＭデータ読
みこみは、表示画面リフレッシュのためのＬＣＤコント
ローラ１０２によるデータリードがなされていない期間
に行なわれる。
【００１２】読みこまれたＶＲＡＭデータはデータ判定
回路２０４に送られる。
回路２０４に送られる。
【００１３】データ判定回路２０４では一画素の４ｂｉ
ｔデータがとりうる１６通りの値に応じて１６本のフラ
グを設け、各フラグに該当する４ｂｉｔデータが読みこ
まれるとそのフラグを立てる。これを全画素について行
なう。
ｔデータがとりうる１６通りの値に応じて１６本のフラ
グを設け、各フラグに該当する４ｂｉｔデータが読みこ
まれるとそのフラグを立てる。これを全画素について行
なう。
【００１４】次に、立てられたフラグの最上位フラグと
最下位フラグの差をとり、その値Ｒ1をコントラスト値
の制御に用いる。同様に立てられたフラグの最上位フラ
グと最下位フラグの平均をとり、その値Ｒ2をバックラ
イト輝度値の制御に用いる。
最下位フラグの差をとり、その値Ｒ1をコントラスト値
の制御に用いる。同様に立てられたフラグの最上位フラ
グと最下位フラグの平均をとり、その値Ｒ2をバックラ
イト輝度値の制御に用いる。
【００１５】以下に図４に示したコントラスト制御回路
２０５の回路構成例と図５に示した該回路の動作フロー
チャートを用いて、コントラスト制御動作について説明
する。ステップ５０１にて入力されたＲ1と、現在のコ
ントラスト値をＡ／Ｄ変換回路４０５においてＡ／Ｄ変
換した値Ｒをコンパレータ４０１で比較する（ステップ
５０２）。比較結果は、アップ・ダウンカウンタ４０２
に送られる。即ち、Ｒ1＞Ｒならば、カウンタをアップ
し（ステップ５０４）、Ｒ1＜Ｒならば、カウンタをダ
ウンする（ステップ５０７）。カウンタ４０２の出力
は、セレクタ４０３に送られ、セレクタ４０３におい
て、Ａと、Ｑ0〜Ｑ4の一つの選択して接続するための選
択入力となる。該選択入力により、Ｑ0〜Ｑ4の一つが選
択されＡと接続されることで、コントラスト値Ｖｏｕｔ
の制御（ステップ５０５にてＶｏｕｔのアップ制御の処
理、ステップ５０８にてダウン制御の処理）が行なわれ
る。ここで、アップ・ダウンカウンタは、デフォルト値
としては、セレクタ出力をＱ0〜Ｑnとすると、ｎが偶数
（ｎキロ）のときはＱn/2、ｎが奇数のときは、
２０５の回路構成例と図５に示した該回路の動作フロー
チャートを用いて、コントラスト制御動作について説明
する。ステップ５０１にて入力されたＲ1と、現在のコ
ントラスト値をＡ／Ｄ変換回路４０５においてＡ／Ｄ変
換した値Ｒをコンパレータ４０１で比較する（ステップ
５０２）。比較結果は、アップ・ダウンカウンタ４０２
に送られる。即ち、Ｒ1＞Ｒならば、カウンタをアップ
し（ステップ５０４）、Ｒ1＜Ｒならば、カウンタをダ
ウンする（ステップ５０７）。カウンタ４０２の出力
は、セレクタ４０３に送られ、セレクタ４０３におい
て、Ａと、Ｑ0〜Ｑ4の一つの選択して接続するための選
択入力となる。該選択入力により、Ｑ0〜Ｑ4の一つが選
択されＡと接続されることで、コントラスト値Ｖｏｕｔ
の制御（ステップ５０５にてＶｏｕｔのアップ制御の処
理、ステップ５０８にてダウン制御の処理）が行なわれ
る。ここで、アップ・ダウンカウンタは、デフォルト値
としては、セレクタ出力をＱ0〜Ｑnとすると、ｎが偶数
（ｎキロ）のときはＱn/2、ｎが奇数のときは、
【００１６】
【外１】 に設定されるようになっており、使用者がボリュームを
操作したとき、或はスイッチ・オン時には、このデフォ
ルト値にアップ・ダウンカウンタ４０２は設定される。
又、ステップ５０３或はステップ５０６にてセレクタ出
力がＱ0或はＱnを選択するような選択入力をセレクタ４
０３に入力されると、コンパレータ出力停止回路４０４
が作動し、それ以上ステップ５０３の場合はアップ・ク
ロック、ステップ５０６の場合はダウン・クロックが出
力されないようにする。
操作したとき、或はスイッチ・オン時には、このデフォ
ルト値にアップ・ダウンカウンタ４０２は設定される。
又、ステップ５０３或はステップ５０６にてセレクタ出
力がＱ0或はＱnを選択するような選択入力をセレクタ４
０３に入力されると、コンパレータ出力停止回路４０４
が作動し、それ以上ステップ５０３の場合はアップ・ク
ロック、ステップ５０６の場合はダウン・クロックが出
力されないようにする。
【００１７】以上、述べてきた一連の動作により、Ｒ1
は値が大きい場合、即ち画面の最も暗いドットと最も明
るいドットの差が大きい場合には、コントラスト値Ｖｏ
ｕｔを小さくし、差が小さい場合にはコントラスト値Ｖ
ｏｕｔを大きくする制御を行なうことが可能となる。
は値が大きい場合、即ち画面の最も暗いドットと最も明
るいドットの差が大きい場合には、コントラスト値Ｖｏ
ｕｔを小さくし、差が小さい場合にはコントラスト値Ｖ
ｏｕｔを大きくする制御を行なうことが可能となる。
【００１８】同様に、最上位フラグと最下位フラグの平
均値Ｒ2を用いて、コントラスト制御回路２０５と同様
な構成のバックライト制御回路を動作させることによ
り、Ｒ 2の値が大きい場合は、バックライト輝度値を小
さくし、Ｒ2の値が小さい場合には、バックライト輝度
値を大きくするといった制御を行なうことが可能であ
る。
均値Ｒ2を用いて、コントラスト制御回路２０５と同様
な構成のバックライト制御回路を動作させることによ
り、Ｒ 2の値が大きい場合は、バックライト輝度値を小
さくし、Ｒ2の値が小さい場合には、バックライト輝度
値を大きくするといった制御を行なうことが可能であ
る。
【００１９】（第２の実施例）前述の実施例では、ＶＲ
ＡＭ１０３内のデータ構造の判定方法として、データの
最大値と最少値の差及び平均を用いたが、もちろんこれ
を他の方法としてもよい。
ＡＭ１０３内のデータ構造の判定方法として、データの
最大値と最少値の差及び平均を用いたが、もちろんこれ
を他の方法としてもよい。
【００２０】以下に判定方法としてＶＲＡＭデータのＭ
ＳＢの平均を用いた実施例について述べる。
ＳＢの平均を用いた実施例について述べる。
【００２１】本実施例では、図２に示したデータ判定手
段１０５の詳細なブロック図の中のデータ判定回路２０
４を図６のように構成する。
段１０５の詳細なブロック図の中のデータ判定回路２０
４を図６のように構成する。
【００２２】以下、図２に従い、コントラスト値或はバ
ックライト輝度値の制御動作を説明する。
ックライト輝度値の制御動作を説明する。
【００２３】ＶＲＡＭライト検出回路２０１において、
ＶＲＡＭライトが検出されると、タイマー回路２０２に
おいて、一定時間新たなＶＲＡＭライトがないことを確
認してから、リード制御回路２０３において、ＶＲＡＭ
データリードのためのアドレス信号及び制御信号を出
す。このとき、前述実施例では、一画素４ｂｉｔデータ
を順次読みこむ如くアドレス信号及び制御信号が構成さ
れていたが、本実施例では、各画素４ｂｉｔデータのＭ
ＳＢのみを４画素単位で読みこみ、４ｂｉｔデータとす
るようにアドレス信号及び制御信号を構成する。
ＶＲＡＭライトが検出されると、タイマー回路２０２に
おいて、一定時間新たなＶＲＡＭライトがないことを確
認してから、リード制御回路２０３において、ＶＲＡＭ
データリードのためのアドレス信号及び制御信号を出
す。このとき、前述実施例では、一画素４ｂｉｔデータ
を順次読みこむ如くアドレス信号及び制御信号が構成さ
れていたが、本実施例では、各画素４ｂｉｔデータのＭ
ＳＢのみを４画素単位で読みこみ、４ｂｉｔデータとす
るようにアドレス信号及び制御信号を構成する。
【００２４】前述実施例と本実施例において、データ判
定回路に読みこまれる４ｂｉｔデータの違いを図７に示
す。
定回路に読みこまれる４ｂｉｔデータの違いを図７に示
す。
【００２５】７−Ａが前述実施例における４ｂｉｔデー
タ、７−Ｂが本実施例における４ｂｉｔデータである。
本実施例では、データのＭＳＢのみを読みこむため、前
述実施例に比して、読みこむデータ量は４分の１でよい
という利点がある。読みこまれた４ｂｉｔデータは、図
６に示すデータ判定回路に送られる。パラレル・シリア
ル変換回路６０１により４ｂｉｔデータはシリアル変換
され、カウンタ６０２に入力し、カウントする。これを
全画素について行なう。このとき、表示画面を６４０ｘ
４８０ドットとすると、カウンタ６０２には、１９ｂｉ
ｔ必要となる。全画素のカウント終了後、カウンタ６０
２の上位４ｂｉｔの出力をＭＳＢの平均値Ｒ3とする。
このＲ3を用いて、図４及び図５に従い、前述実施例と
同様にコントラスト値制御或はバックライト輝度値制御
を行なう。
タ、７−Ｂが本実施例における４ｂｉｔデータである。
本実施例では、データのＭＳＢのみを読みこむため、前
述実施例に比して、読みこむデータ量は４分の１でよい
という利点がある。読みこまれた４ｂｉｔデータは、図
６に示すデータ判定回路に送られる。パラレル・シリア
ル変換回路６０１により４ｂｉｔデータはシリアル変換
され、カウンタ６０２に入力し、カウントする。これを
全画素について行なう。このとき、表示画面を６４０ｘ
４８０ドットとすると、カウンタ６０２には、１９ｂｉ
ｔ必要となる。全画素のカウント終了後、カウンタ６０
２の上位４ｂｉｔの出力をＭＳＢの平均値Ｒ3とする。
このＲ3を用いて、図４及び図５に従い、前述実施例と
同様にコントラスト値制御或はバックライト輝度値制御
を行なう。
【００２６】（第３の実施例）前述の第１、第２の実施
例では、コントラスト値或はバックライト輝度値の制御
をＶＲＡＭ１０３内のデータを読取り、そのデータ構造
を判定することにより行なったが、もちろんこれにタイ
マー回路２０２に基づく判定手段を加えてもよい。以
下、図面に従い第３の実施例を詳細に説明する。
例では、コントラスト値或はバックライト輝度値の制御
をＶＲＡＭ１０３内のデータを読取り、そのデータ構造
を判定することにより行なったが、もちろんこれにタイ
マー回路２０２に基づく判定手段を加えてもよい。以
下、図面に従い第３の実施例を詳細に説明する。
【００２７】図９に本実施例によるデータ判定手段１０
５のより詳細なブロック図を示す。
５のより詳細なブロック図を示す。
【００２８】ＶＲＡＭライト検出回路２０１において、
コントローラからＶＲＡＭ１０３にデータが書かれたこ
とが検出されると、タイマー回路９０２は図３に示した
フローチャートに従い、タイマー動作を行なう。ここ
で、タイマー回路９０２には、２通りのタイマー時間Ｔ
1、Ｔ2（ただし、Ｔ1＜＜Ｔ2とする）を設定することが
できる。タイマー回路９０２がタイマー時間Ｔ1だけカ
ウントすると、前述の第１、第２の実施例と同様にリー
ド制御回路２０３から出される制御信号及びアドレス信
号によりＶＲＡＭ１０３内の表示データが、データ判定
回路２０４に読みこまれ、該表示データに基づきデータ
構造が判定され４ｂｉｔの判定データがデータ判定回路
２０４から出力される。該判定データはコントラスト制
御回路２０５或はバックライト制御回路９０１ヘ送られ
る。さらに、本実施例では、タイマー回路９０２におい
て、タイマー時間Ｔ2をカウント終了したか否かを出力
するタイムアウト信号Ｔｏｕｔがバックライト制御回路
９０１に入力されるとともに、タイムアウト信号Ｔｏｕ
ｔがアクティブになってから初めて使用者が機器を操作
したことをＣＰＵ１０１が検知して、これを報知するタ
イムアウトリセット信号Ｔｒｅｓが、バックライト制御
回路９０１に入力される。
コントローラからＶＲＡＭ１０３にデータが書かれたこ
とが検出されると、タイマー回路９０２は図３に示した
フローチャートに従い、タイマー動作を行なう。ここ
で、タイマー回路９０２には、２通りのタイマー時間Ｔ
1、Ｔ2（ただし、Ｔ1＜＜Ｔ2とする）を設定することが
できる。タイマー回路９０２がタイマー時間Ｔ1だけカ
ウントすると、前述の第１、第２の実施例と同様にリー
ド制御回路２０３から出される制御信号及びアドレス信
号によりＶＲＡＭ１０３内の表示データが、データ判定
回路２０４に読みこまれ、該表示データに基づきデータ
構造が判定され４ｂｉｔの判定データがデータ判定回路
２０４から出力される。該判定データはコントラスト制
御回路２０５或はバックライト制御回路９０１ヘ送られ
る。さらに、本実施例では、タイマー回路９０２におい
て、タイマー時間Ｔ2をカウント終了したか否かを出力
するタイムアウト信号Ｔｏｕｔがバックライト制御回路
９０１に入力されるとともに、タイムアウト信号Ｔｏｕ
ｔがアクティブになってから初めて使用者が機器を操作
したことをＣＰＵ１０１が検知して、これを報知するタ
イムアウトリセット信号Ｔｒｅｓが、バックライト制御
回路９０１に入力される。
【００２９】次に、図１０の本実施例におけるバックラ
イト制御回路の回路構成例を用いて、バックライト制御
の動作を説明する。
イト制御回路の回路構成例を用いて、バックライト制御
の動作を説明する。
【００３０】ここで、１００１は、タイムアウト信号Ｔ
ｏｕｔがアクティブのときは端子Ｃと端子Ａとを接続
し、タイムアウト信号Ｔｏｕｔがノン・アクティブのと
きは端子Ｃと端子Ｂとを接続するよう構成されているタ
イムアウトセット回路である。又、１００２は、タイム
アウトリセット信号Ｔｒｅｓによりタイムアウト信号Ｔ
ｏｕｔをリセットするタイムアウトリセット回路であ
る。
ｏｕｔがアクティブのときは端子Ｃと端子Ａとを接続
し、タイムアウト信号Ｔｏｕｔがノン・アクティブのと
きは端子Ｃと端子Ｂとを接続するよう構成されているタ
イムアウトセット回路である。又、１００２は、タイム
アウトリセット信号Ｔｒｅｓによりタイムアウト信号Ｔ
ｏｕｔをリセットするタイムアウトリセット回路であ
る。
【００３１】タイムアウト信号Ｔｏｕｔが、ノン・アク
ティブのとき、タイムアウトセット回路１００１は、端
子Ｃと端子Ｂを接続し、バックライト制御回路９０１
は、前述第１、第２の実施例におけるバックライト制御
回路２０６と同様の動作を行なう。
ティブのとき、タイムアウトセット回路１００１は、端
子Ｃと端子Ｂを接続し、バックライト制御回路９０１
は、前述第１、第２の実施例におけるバックライト制御
回路２０６と同様の動作を行なう。
【００３２】タイムアウト信号Ｔｏｕｔがアクティブに
なると、タイムアウトセット回路１００１は、端子Ｃと
端子Ａとを接続することにより、バックライト輝度値Ｖ
ｏｕｔをほぼ半減させる。
なると、タイムアウトセット回路１００１は、端子Ｃと
端子Ａとを接続することにより、バックライト輝度値Ｖ
ｏｕｔをほぼ半減させる。
【００３３】さらに、この状態において、タイムアウト
リセット信号Ｔｒｅｓが入力されると、タイムアウトリ
セット回路１００２により、タイムアウト信号Ｔｏｕｔ
がリセットされ、タイムアウトセット回路１００１は端
子Ｃと端子Ｂとを接続するとともに、アップ・ダウンカ
ウンタ４０２はデフォルト値にセットされる。
リセット信号Ｔｒｅｓが入力されると、タイムアウトリ
セット回路１００２により、タイムアウト信号Ｔｏｕｔ
がリセットされ、タイムアウトセット回路１００１は端
子Ｃと端子Ｂとを接続するとともに、アップ・ダウンカ
ウンタ４０２はデフォルト値にセットされる。
【００３４】
【発明の効果】以上、述べてきたように本発明によれ
ば、従来は使用者が手動で操作する他はなかったコント
ラスト値及びバックライト輝度値の制御をＶＲＡＭ内の
データを読取り、データ判定回路を用いることにより、
自動的に制御できるようになる。これにより、表示内容
に応じたコントラスト値及びバックライト輝度値の制御
を行なうことができ、階調の認識或は文字や画像の認識
が容易な表示画面を常時得ることができる。
ば、従来は使用者が手動で操作する他はなかったコント
ラスト値及びバックライト輝度値の制御をＶＲＡＭ内の
データを読取り、データ判定回路を用いることにより、
自動的に制御できるようになる。これにより、表示内容
に応じたコントラスト値及びバックライト輝度値の制御
を行なうことができ、階調の認識或は文字や画像の認識
が容易な表示画面を常時得ることができる。
【００３５】さらに、使用者は、コントラスト値或はバ
ックライト輝度値を十分以上に高く設定しがちであるこ
とを考慮すると、本発明を用いることにより低消費電力
化にも効果がある。
ックライト輝度値を十分以上に高く設定しがちであるこ
とを考慮すると、本発明を用いることにより低消費電力
化にも効果がある。
【００３６】又、表示内容に変更があった後にコントラ
スト値或はバックライト輝度値の制御を行なうまでのタ
イマー時間を任意に設定できるので、表示内容の変更が
頻繁に起こった場合の画面のちらつきを防止することも
可能となる。
スト値或はバックライト輝度値の制御を行なうまでのタ
イマー時間を任意に設定できるので、表示内容の変更が
頻繁に起こった場合の画面のちらつきを防止することも
可能となる。
【００３７】さらに、第２の実施例に係る発明によれ
ば、上述した効果に加えて、予め設定された所定時間、
無入力時間が続いた場合、バックライト輝度値をほぼ半
減とすることができることから、従来は、全く見えなく
なってしまっていた表示内容を認識し得る程度に保つこ
とが可能となる。
ば、上述した効果に加えて、予め設定された所定時間、
無入力時間が続いた場合、バックライト輝度値をほぼ半
減とすることができることから、従来は、全く見えなく
なってしまっていた表示内容を認識し得る程度に保つこ
とが可能となる。
【図１】本発明の一実施例のハード構成ブロック図。
【図２】第１図のデータ判定手段１０５のより詳細なブ
ロック図。
ロック図。
【図３】ＶＲＡＭライト検出からリード制御までのフロ
ーチャート。
ーチャート。
【図４】コントラスト値制御回路の回路構成例の図。
【図５】第４図による動作を示したフローチャート。
【図６】本発明の第２の実施例のデータ判定回路のブロ
ック図。
ック図。
【図７】本発明の一実施例と他の実施例による読みこみ
データの違いを示した図。
データの違いを示した図。
【図８】従来のＬＣＤのハード構成ブロック図。
【図９】本発明の第３の実施例におけるデータ判定１０
５のより詳細なブロック図。
５のより詳細なブロック図。
【図１０】本発明の第３の実施例におけるバックライト
制御回路の回路構成例の図。
制御回路の回路構成例の図。
１０１ ＣＰＵ １０２ ＬＣＤコントローラ １０３ ＶＲＡＭ １０４ ＬＣＤモジュール １０５ データ判定手段 １０６ コントラスト・バックライト調整手段
Claims (3)
- 【請求項１】 表示データを蓄えておくビデオメモリ
と、該ビデオメモリへのアクセス及び液晶表示部への表
示データとタイミング信号の送出を行なう液晶表示装置
コントローラと、液晶表示部のコントラストを調整する
コントラスト調整手段と、バックライトの輝度を調整す
るバックライト調整手段とを有する液晶表示装置におい
て、ビデオメモリ内の表示データを読みこみ、データ内
容を判定するデータ判定手段と、該判定結果に基づき、
コントラスト調整手段を制御するコントラスト制御手段
と、バックライト調整手段を制御するバックライト制御
手段とを備えたことを特徴とする液晶表示装置。 - 【請求項２】 前記ビデオメモリのデータ書きこみか
ら、前記データ判定手段が前記ビデオメモリ内のデータ
を読みこむまでの待ち時間を設定し得るタイマー手段を
備え、該待ち時間の長さを可変とすることができること
を特徴とする特許請求の範囲第１項記載の液晶表示装
置。 - 【請求項３】 表示データを蓄えておくビデオメモリ
と、該ビデオメモリへのアクセス及び液晶表示部への表
示データとタイミング信号の送出を行なうコントローラ
と液晶表示部のコントラストを調整するコントラスト調
整手段と、バックライトの輝度を調整するバックライト
調整手段とを有する液晶表示装置において、前記ビデオ
メモリ内の表示データを読みこみ、データ内容を判定す
るデータ判定手段と、二系統の出力を持つタイマー手段
と、該タイマー手段の一系統の出力及びデータ判定手段
による判定結果に基づき、前記コントラスト調整手段を
制御するコントラスト制御手段とバックライト調整手段
を制御するバックライト制御手段とを備え、前記タイマ
ー手段の他系統の出力を前記ビデオメモリのデータ書き
こみから、データ判定手段が前記ビデオメモリ内のデー
タを読みこむまでの待ち時間に用いることを特徴とする
液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287749A JPH05127608A (ja) | 1991-11-01 | 1991-11-01 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3287749A JPH05127608A (ja) | 1991-11-01 | 1991-11-01 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05127608A true JPH05127608A (ja) | 1993-05-25 |
Family
ID=17721265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3287749A Pending JPH05127608A (ja) | 1991-11-01 | 1991-11-01 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05127608A (ja) |
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-
1991
- 1991-11-01 JP JP3287749A patent/JPH05127608A/ja active Pending
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