JPH05126772A - Mapping-image displaying circuit in element mapping apparatus - Google Patents
Mapping-image displaying circuit in element mapping apparatusInfo
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- JPH05126772A JPH05126772A JP3315311A JP31531191A JPH05126772A JP H05126772 A JPH05126772 A JP H05126772A JP 3315311 A JP3315311 A JP 3315311A JP 31531191 A JP31531191 A JP 31531191A JP H05126772 A JPH05126772 A JP H05126772A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、元素マッピング装置に
おけるマッピング像表示回路（以下、マッピング像表示
回路と云う）に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mapping image display circuit (hereinafter referred to as a mapping image display circuit) in an element mapping device.
【０００２】[0002]
【従来の技術】元素マッピング装置は、例えば電子線走
査型の電子顕微鏡とエネルギー分散型のＸ線分析装置と
からなり、試料の微小領域に対して電子線を照射したと
きに生ずる固有Ｘ線をＸ線検出器によって検出し、この
Ｘ線検出器の出力をマルチチャンネルアナライザによっ
て処理し、元素の種類別に画素位置に対応した濃度を求
めて、これを元素毎に設けられたマッピングメモリに元
素マッピングデータとして格納し、必要に応じてＣＲＴ
などの画像表示装置に元素の分布状況を表示するもので
ある。そして、元素マッピングメモリ内に格納されてい
る元素マッピングデータに基づいて元素マッピング像を
表示するには、前記元素マッピングデータをマッピング
像表示回路において適宜処理する必要がある。2. Description of the Related Art An element mapping system is composed of, for example, an electron beam scanning electron microscope and an energy dispersive X-ray analysis system, and displays a characteristic X-ray generated when a minute region of a sample is irradiated with an electron beam. It is detected by an X-ray detector, the output of this X-ray detector is processed by a multi-channel analyzer, the concentration corresponding to the pixel position is obtained for each type of element, and this is mapped to a mapping memory provided for each element. Stored as data, and CRT as required
The distribution status of elements is displayed on an image display device such as. Then, in order to display the element mapping image based on the element mapping data stored in the element mapping memory, it is necessary to appropriately process the element mapping data in the mapping image display circuit.
【０００３】従来のマッピング像表示回路は、図２に示
すように構成されており、元素マッピング像を表示する
に際して、先ず、ＣＰＵ21が元素マッピングメモリ22内
の元素マッピングデータを読み出し、Ｒ（赤），Ｇ
（緑），Ｂ（青）のメモリフレーム23，24，25の階調に
合うように階調変換処理を行い、さらに、ＣＲＴ（図
外）における表示色が所望の色調となるように、一定の
割合で、メモリフレーム23，24，25に表示データを書き
込むようにしていた。The conventional mapping image display circuit is constructed as shown in FIG. 2. When displaying the element mapping image, the CPU 21 first reads the element mapping data in the element mapping memory 22, and R (red) , G
Gradation conversion processing is performed so as to match the gradations of the (green) and B (blue) memory frames 23, 24, 25, and further, the display color on the CRT (not shown) is kept constant so as to have a desired color tone. The display data is written in the memory frames 23, 24, 25 at a rate of.
【０００４】しかしながら、上記従来のマッピング像表
示回路においては、ＣＰＵ21が階調変換やフレームメモ
リ23，24，25への書込みを１画素毎に行うため、データ
の処理に時間がかかり、画像全体を表示するまでにかな
りの時間がかかっていた。However, in the conventional mapping image display circuit described above, since the CPU 21 performs gradation conversion and writing to the frame memories 23, 24 and 25 for each pixel, it takes time to process the data and the entire image is displayed. It took a long time to display.
【０００５】これに対して、ＣＰＵとして高速処理が可
能なものを用いることが考えられるが、そのようにすれ
ば、装置がコストアップする。On the other hand, it is conceivable to use a CPU capable of high-speed processing, which increases the cost of the apparatus.
【０００６】本発明は、上述の事柄に留意してなされた
もので、その目的とするところは、元素マッピング像表
示のためのデータ処理を高速で行うことができる安価な
マッピング像表示回路を提供することにある。The present invention has been made in view of the above matters, and an object thereof is to provide an inexpensive mapping image display circuit capable of performing data processing for displaying an element mapping image at high speed. To do.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、本発明に係るマッピング像表示回路においては、元
素マッピングメモリ内に格納されている元素マッピング
データを読み出すＣＰＵの出力側に、階調変換テーブル
と色調テーブルとを備え、ＣＰＵによって階調変換値と
Ｒ・Ｇ・Ｂ三色の比率とが予め書き込まれる階調変換メ
モリを設け、ＣＰＵによって読み出された元素マッピン
グデータを階調変換メモリにおいて階調変換した後、色
調変換し、色調変換処理後のデータをＲ・Ｇ・Ｂフレー
ムメモリに出力するようにした点に特徴がある。In order to achieve the above object, in the mapping image display circuit according to the present invention, gradation conversion is performed on the output side of the CPU for reading the element mapping data stored in the element mapping memory. A gradation conversion memory that includes a table and a color tone table and in which the gradation conversion values and the ratios of the three colors of R, G, and B are written in advance by the CPU is provided, and the element mapping data read by the CPU is converted into the gradation conversion memory. It is characterized in that after the tone conversion in step 1, the tone is converted, and the data after the tone conversion processing is output to the R, G, B frame memory.
【０００８】この場合、ＣＰＵと階調変換メモリとの間
に、ＣＰＵによって読み出された元素マッピングデータ
を一時的に保持する第１ラッチを接続すると共に、階調
変換メモリの出力側に、階調変換メモリ内の階調変換テ
ーブルによって変換された階調変換処理後のデータを一
時的に保持する第２ラッチを設けるようにしてもよい。In this case, a first latch for temporarily holding the element mapping data read by the CPU is connected between the CPU and the gradation conversion memory, and the output side of the gradation conversion memory is connected to the floor. A second latch for temporarily holding the data after the gradation conversion processing converted by the gradation conversion table in the gradation conversion memory may be provided.
【０００９】[0009]
【作用】本発明においては、階調変換メモリ内の変換テ
ーブルと色調テーブルのそれぞれには、ＣＰＵによっ
て、階調変換値とＲ・Ｇ・Ｂ三色の比率が書き込まれて
いる。従って、元素マッピングメモリ内の元素マッピン
グデータをＣＰＵが読み出し、これを階調変換メモリに
送り込むだけで所定の変換が行われる。In the present invention, the gradation conversion value and the ratio of R, G and B three colors are written by the CPU in each of the conversion table and the color tone table in the gradation conversion memory. Therefore, the CPU reads the elemental mapping data in the elemental mapping memory and sends it to the gradation conversion memory to perform a predetermined conversion.
【００１０】そして、上述のように、第１ラッチおよび
第２ラッチを設けた場合には、階調変換テーブルと色調
テーブルを一つのメモリにまとめることができるので、
コスト面で有利となる。As described above, when the first latch and the second latch are provided, the gradation conversion table and the color tone table can be combined in one memory,
It is advantageous in terms of cost.
【００１１】[0011]
【実施例】以下、本発明の実施例を、図面を参照しなが
ら説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１２】図１は、本発明に係るマッピング像表示回
路の構成を示す図で、この図において、１は元素の種類
別に画素位置に対応した元素マッピングデータを格納す
る元素マッピングメモリ、２は元素マッピングメモリ１
内に格納されている元素マッピングデータを読み出すた
めのＣＰＵ、３はＣＰＵ２によって読み出された元素マ
ッピングデータａを一時的に保持する第１ラッチであ
る。FIG. 1 is a diagram showing the configuration of a mapping image display circuit according to the present invention. In this figure, 1 is an element mapping memory for storing element mapping data corresponding to pixel positions by element type, and 2 is an element. Mapping memory 1
The CPU 3 for reading the element mapping data stored therein is a first latch for temporarily holding the element mapping data a read by the CPU 2.
【００１３】４は階調変換および色調変換を行う階調変
換メモリで、その内部には元素マッピングデータの階調
を後述するＲ・Ｇ・Ｂフレームメモリ６の階調に変換す
るための階調変換テーブルと、階調変換テーブルによっ
て変換されたデータをＲ・Ｇ・Ｂフレームメモリ６に書
き込むに際して、Ｒ・Ｇ・Ｂ三色の比率を決めるための
色調テーブルとが設けられている。この階調変換メモリ
４に対して、符号ｂで示すように、ＣＰＵ２によって階
調変換テーブルには階調変換値が、また、色調テーブル
にはＲ・Ｇ・Ｂ三色の比率がそれぞれ書き込まれるよう
にしてある。Reference numeral 4 is a gradation conversion memory for performing gradation conversion and color tone conversion, and inside it is a gradation for converting the gradation of element mapping data into the gradation of an R, G, B frame memory 6 to be described later. A conversion table and a color tone table for determining the ratio of the three colors R, G, B when writing the data converted by the gradation conversion table in the R, G, B frame memory 6 are provided. To the gradation conversion memory 4, the gradation conversion value is written in the gradation conversion table by the CPU 2, and the ratios of three colors of R, G, and B are written in the color tone table, as indicated by the symbol b. Is done.
【００１４】５はＲ・Ｇ・Ｂフレームメモリ６の階調に
変換されたデータｃを一時的に保持する第２ラッチ、６
は階調変換メモリ４から出力される色調変換後のデータ
（フレームメモリデータ）ｄが入力され、表示用データ
ｅを出力するＲ，Ｇ，Ｂフレームメモリ、７はフレーム
メモリ６からの表示用データｅに基づいて元素マッピン
グ像を表示するための画像表示装置としてのＣＲＴであ
る。Reference numeral 5 is a second latch for temporarily holding the data c converted into the gray scale of the R, G, B frame memory 6, 6
Is an R, G, B frame memory to which the color-converted data (frame memory data) d output from the gradation conversion memory 4 is input, and outputs display data e, and 7 is display data from the frame memory 6. It is a CRT as an image display device for displaying an element mapping image based on e.
【００１５】８は第１ラッチ３、階調変換メモリ４、Ｒ
・Ｇ・Ｂフレームメモリ６を制御するコントローラで、
第１ラッチ３には元素マッピングデータ保持指令ｆを、
そして、階調変換メモリ４には階調変換／色調変換指令
ｇを、また、フレームメモリデータ書込み指令ｈをそれ
ぞれ出力する。なお、ｉはＣＰＵ２からコントローラ８
に出力されるシーケンススタート指令である。Reference numeral 8 is a first latch 3, a gradation conversion memory 4, R
-A controller that controls the G / B frame memory 6,
The element mapping data holding command f is given to the first latch 3.
Then, the gradation conversion / color tone conversion command g and the frame memory data write command h are output to the gradation conversion memory 4. Note that i is the CPU 2 to the controller 8
It is a sequence start command output to.
【００１６】上記構成のマッピング像表示回路の動作に
ついて説明する。先ず、ＣＰＵ２によって、階調変換メ
モリ４内の階調変換テーブルに階調変換値が、また、色
調テーブルにＲ・Ｇ・Ｂ三色の比率がそれぞれ書き込ま
れる。次に、ＣＰＵ２が元素マッピングメモリ１から元
素マッピングデータａを読み取り、第１ラッチ３に１画
素ずつデータａを書き込み、データａは第１ラッチ３に
一時的に保持される。The operation of the mapping image display circuit having the above configuration will be described. First, the CPU 2 writes the gradation conversion value in the gradation conversion table in the gradation conversion memory 4 and the ratio of R, G, B three colors in the color tone table. Next, the CPU 2 reads the elemental mapping data a from the elemental mapping memory 1, writes the data a in the first latch 3 pixel by pixel, and the data a is temporarily held in the first latch 3.
【００１７】前記第１ラッチ３に対するデータａの書込
みが完了した時点で、ＣＰＵ２からコントローラ８に対
してシーケンススタート指令ｉが出力される。これに基
づいて、コントローラ８から階調変換メモリ４に対して
階調変換指令ｇが出力されて階調変換テーブルが選択さ
れる。この状態において、第１ラッチ３に保持されてい
たデータａが階調変換メモリ４に入力されると、このデ
ータａは、階調変換テーブルに書き込まれている階調変
換値に基づいてＲ・Ｇ・Ｂフレームメモリ６の階調に合
うように変換され、この変換処理後のデータｃは、第２
ラッチ５に一時的に保持される。When the writing of the data a to the first latch 3 is completed, the CPU 2 outputs the sequence start command i to the controller 8. Based on this, the gradation conversion command g is output from the controller 8 to the gradation conversion memory 4, and the gradation conversion table is selected. In this state, when the data a held in the first latch 3 is input to the gradation conversion memory 4, this data a is R.multidot.R based on the gradation conversion value written in the gradation conversion table. The data c is converted so as to match the gradation of the G / B frame memory 6, and the data c after this conversion processing is the second data.
It is temporarily held in the latch 5.
【００１８】次に、コントローラ８から階調変換メモリ
４に対して色調変換指令ｇが出力されて色調テーブルが
選択される。この状態において、第２ラッチ５に一時的
に保持されていたデータｃが階調変換メモリ４に入力さ
れると、このデータｃは、色調テーブルに基づいてＲ・
Ｇ・Ｂ三色の比率が設定されたフレームメモリデータｄ
に変換され、Ｒ・Ｇ・Ｂフレームメモリ６に入力され
る。そして、全てのフレームメモリデータｄがＲ・Ｇ・
Ｂフレームメモリ６に書き込まれると、表示用データｅ
がＣＲＴ７に送られ、所望の元素マッピング像がＣＲＴ
７に表示される。Next, the color tone conversion command g is output from the controller 8 to the tone conversion memory 4 and the color tone table is selected. In this state, when the data c temporarily stored in the second latch 5 is input to the gradation conversion memory 4, this data c is converted into R.multidot.
Frame memory data d in which the ratio of G / B three colors is set
And is input to the R / G / B frame memory 6. Then, all the frame memory data d are R / G /
When written in the B frame memory 6, the display data e
Is sent to CRT7, and the desired elemental mapping image is displayed on the CRT.
It is displayed on 7.
【００１９】上述の説明から理解されるように、本発明
に係るマッピング像表示回路においては、元素マッピン
グメモリ１内の元素マッピングデータａをＣＰＵ２が読
み出し、これを階調変換メモリ４に送り込むだけで所定
の変換が行われ、この変換されたデータに基づいてＣＲ
Ｔ７において所望の元素マッピング像が表示される。そ
して、データが変換されたり、Ｒ・Ｇ・Ｂフレームメモ
リ６に書き込まれている間にＣＰＵ２は、次のデータを
用意することができるので、データの処理が高速化さ
れ、従って、元素マッピング像を高速で表示することが
可能になる。As can be understood from the above description, in the mapping image display circuit according to the present invention, the CPU 2 reads the elemental mapping data a in the elemental mapping memory 1 and sends it to the gradation conversion memory 4. Predetermined conversion is performed and CR is based on the converted data.
At T7, the desired elemental mapping image is displayed. Then, while the data is being converted or being written in the R, G, B frame memory 6, the CPU 2 can prepare the next data, which speeds up the processing of the data, and therefore the element mapping image. Can be displayed at high speed.
【００２０】上述の実施例では、ＣＰＵ２と階調変換メ
モリ４との間に、ＣＰＵ２によって読み出された元素マ
ッピングデータａを一時的に保持する第１ラッチ３を接
続すると共に、階調変換メモリ４の出力側に、階調変換
メモリ４内の階調変換テーブルによって変換された階調
変換後の出力ｃを一時的に保持する第２ラッチ５を設け
ているが、これに代えて、これらラッチ３，５を省略
し、ＣＰＵ２によって読み出された元素マッピングデー
タａを階調変換し、次いで、色調変換して、Ｒ・Ｇ・Ｂ
フレームメモリ６に送り出すようにしてもよい。このよ
うにした場合、上述の実施例に比べて、２段のメモリが
必要となるが、構成は若干簡略化される。In the above-described embodiment, the first latch 3 for temporarily holding the element mapping data a read by the CPU 2 is connected between the CPU 2 and the gradation conversion memory 4, and the gradation conversion memory is A second latch 5 for temporarily holding the output c after the gradation conversion converted by the gradation conversion table in the gradation conversion memory 4 is provided on the output side of 4, but instead of these, By omitting the latches 3 and 5, the element mapping data a read by the CPU 2 is tone-converted, and then tone-converted to obtain R / G / B.
It may be sent to the frame memory 6. In this case, compared with the above-mentioned embodiment, the memory of two stages is required, but the configuration is slightly simplified.
【００２１】[0021]
【発明の効果】以上説明したように、本発明に係るマッ
ピング像表示回路においては、データが変換されたり、
Ｒ・Ｇ・Ｂフレームメモリに書き込まれている間にＣＰ
Ｕが次のデータを用意することができるので、データの
処理が高速化され、それだけ早く元素マッピング像を表
示することができる。そして、高価な高速処理可能なＣ
ＰＵを用いる必要がないから安価である。As described above, in the mapping image display circuit according to the present invention, data is converted,
CP while being written in the R, G, B frame memory
Since U can prepare the next data, the processing of the data is speeded up, and the element mapping image can be displayed faster. And expensive C that can be processed at high speed
It is inexpensive because there is no need to use PU.
【図１】本発明に係るマッピング像表示回路を概略的に
示す図である。FIG. 1 is a diagram schematically showing a mapping image display circuit according to the present invention.
【図２】従来技術を説明するための図である。FIG. 2 is a diagram for explaining a conventional technique.
１…元素マッピングメモリ、２…ＣＰＵ、３…第１ラッ
チ、４…階調変換メモリ、５…第２ラッチ、６…Ｒ・Ｇ
・Ｂフレームメモリ、７…画像表示装置、ａ…元素マッ
ピングデータ、ｃ…階調変換処理後のデータ、ｄ…色調
変換処理後のデータ、ｅ…表示用データ。1 ... Elemental mapping memory, 2 ... CPU, 3 ... 1st latch, 4 ... Gradation conversion memory, 5 ... 2nd latch, 6 ... RG
B frame memory, 7 ... Image display device, a ... Elemental mapping data, c ... Data after gradation conversion processing, d ... Data after color tone conversion processing, e ... Display data.
Claims (2)
マッピングデータを格納する元素マッピングメモリと、
画像表示装置に表示用データを出力するＲ・Ｇ・Ｂフレ
ームメモリと、元素マッピングメモリ内に格納されてい
る元素マッピングデータを読み出すＣＰＵとを備えた元
素マッピング装置におけるマッピング像表示回路におい
て、前記ＣＰＵの出力側に、階調変換テーブルと色調テ
ーブルとを備え、ＣＰＵによって階調変換値とＲ・Ｇ・
Ｂ三色の比率とが予め書き込まれる階調変換メモリを接
続し、ＣＰＵによって読み出された元素マッピングデー
タを階調変換メモリにおいて階調変換した後、色調変換
し、色調変換処理後のデータを前記Ｒ・Ｇ・Ｂフレーム
メモリに出力するようにしたことを特徴とする元素マッ
ピング装置におけるマッピング像表示回路。1. An element mapping memory for storing element mapping data corresponding to pixel positions for each element type,
A mapping image display circuit in an element mapping device comprising an RGB memory for outputting display data to an image display device and a CPU for reading element mapping data stored in the element mapping memory, wherein the CPU Is provided with a gradation conversion table and a color tone table, and the CPU converts gradation conversion values and R / G.
The gradation conversion memory in which the ratio of three colors B is written in advance is connected, the element mapping data read by the CPU is gradation-converted in the gradation conversion memory, and then the tone is converted. A mapping image display circuit in an element mapping device, which is adapted to output to the R, G, B frame memory.
Ｕによって読み出された元素マッピングデータを一時的
に保持する第１ラッチを接続すると共に、階調変換メモ
リの出力側に、階調変換メモリ内の階調変換テーブルに
よって変換された階調変換処理後のデータを一時的に保
持する第２ラッチを設けてなる請求項１に記載の元素マ
ッピング装置におけるマッピング像表示回路。2. A CP is provided between the CPU and the gradation conversion memory.
A first latch for temporarily holding the element mapping data read by U is connected, and a gradation conversion process is performed on the output side of the gradation conversion memory by the gradation conversion table in the gradation conversion memory. The mapping image display circuit in the element mapping device according to claim 1, further comprising a second latch that temporarily holds subsequent data.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315311A JPH05126772A (en) | 1991-11-02 | 1991-11-02 | Mapping-image displaying circuit in element mapping apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3315311A JPH05126772A (en) | 1991-11-02 | 1991-11-02 | Mapping-image displaying circuit in element mapping apparatus |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05126772A true JPH05126772A (en) | 1993-05-21 |
Family
ID=18063872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3315311A Pending JPH05126772A (en) | 1991-11-02 | 1991-11-02 | Mapping-image displaying circuit in element mapping apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05126772A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6274331A (en) * | 1985-09-27 | 1987-04-06 | 株式会社東芝 | X-ray imaging apparatus |
| JPS63259949A (en) * | 1987-04-17 | 1988-10-27 | Jeol Ltd | Sample analyzing device |
| JPS63266345A (en) * | 1987-04-23 | 1988-11-02 | Nec Corp | Inspection device for substrate surface |
| JPH0332725A (en) * | 1989-03-14 | 1991-02-13 | Pechiney Rech | Method for producing semi-permeable membrane on porous electrically conductive support through electrophoresis |
-
1991
- 1991-11-02 JP JP3315311A patent/JPH05126772A/en active Pending
Patent Citations (4)
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