JPH0512204A - Bus open preventing circuit - Google Patents
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- JPH0512204A JPH0512204A JP3159393A JP15939391A JPH0512204A JP H0512204 A JPH0512204 A JP H0512204A JP 3159393 A JP3159393 A JP 3159393A JP 15939391 A JP15939391 A JP 15939391A JP H0512204 A JPH0512204 A JP H0512204A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】複数の記憶装置と複数の処理装置
を一つのバスに接続した情報処理装置において、バスが
未使用状態になった時、バス開放状態になるのを防止す
るためのバス開放防止回路に関する。BACKGROUND OF THE INVENTION In an information processing device in which a plurality of storage devices and a plurality of processing devices are connected to one bus, a bus for preventing the bus from being released when the bus is unused. Open circuit.
【０００２】[0002]
【従来の技術】図３は、複数の記憶装置および複数の処
理装置を一つのバスに接続した情報処理装置の概略構成
を示す。図３において、ｍ個の記憶装置Ｍ０、Ｍ１…Ｍ
ｍおよびｎ個の処理装置Ｐ０、Ｐ１…Ｐｎは、共通のバ
ス線ＢＵＳおよびバス制御線ＢＵＳＣＮに接続されてい
る。バス線ＢＵＳは、データバスおよびアドレスバスの
両方あるいはいずれか一方を含む。2. Description of the Related Art FIG. 3 shows a schematic configuration of an information processing device in which a plurality of storage devices and a plurality of processing devices are connected to one bus. In FIG. 3, m storage devices M0, M1 ... M
The m and n processing units P0, P1 ... Pn are connected to a common bus line BUS and a bus control line BUSCN. The bus line BUS includes a data bus and / or an address bus.
【０００３】各処理装置Ｐ０〜Ｐｎは、記憶装置Ｍ０〜
Ｍｍにアクセスするためにバス制御線ＢＵＳＣＮを通じ
てバス獲得要求を出し、この要求が許可されたときにバ
スＢＵＳを通じて所望の記憶装置にアクセスすることが
できる。The respective processing units P0 to Pn are storage devices M0 to M0.
A bus acquisition request can be issued through the bus control line BUSCN to access Mm, and a desired storage device can be accessed through the bus BUS when the request is granted.
【０００４】上記のように、複数の処理装置Ｐ０〜Ｐｎ
が一つのバス線ＢＵＳを共有するシステムにおいては、
各処理装置に対してバスＢＵＳの使用のための優先順位
を付与することによってバスの使用を制御している。図
４は、従来用いられている優先順位によるバス使用制御
方式の一例を示す。As described above, the plurality of processing devices P0 to Pn
In a system where one bus line BUS is shared,
The use of the bus is controlled by giving priority to each processor for use of the bus BUS. FIG. 4 shows an example of a bus use control system based on priorities which has been conventionally used.
【０００５】図４において、処理装置Ｐｉ（ｉ＝０〜
ｎ）は、ｉが小さい程高いバス獲得優先順位が付与され
ているものとする。バス制御線ＢＵＳＣＮは制御線Ｌ
０、Ｌ１…Ｌｎによって構成されている。処理装置Ｐｉ
（ｉ＝０〜ｎ）は、それぞれ、バスの使用を要求するた
めのバス獲得要求信号ＲＥＱｉ（ｉ＝０〜ｎ）を出力す
るバス要求信号出力回路Ａｉ（ｉ＝０〜ｎ）を有する。
各バス要求信号出力回路Ａｉは、対応するｉ番号の制御
線Ｌｉに接続されている。In FIG. 4, the processor Pi (i = 0 to 0)
In n), the smaller i is, the higher the bus acquisition priority is. Bus control line BUSCN is control line L
0, L1 ... Ln. Processor Pi
Each of (i = 0 to n) has a bus request signal output circuit Ai (i = 0 to n) that outputs a bus acquisition request signal REQi (i = 0 to n) for requesting use of the bus.
Each bus request signal output circuit Ai is connected to the control line Li of the corresponding i number.
【０００６】最高優先順位の処理装置Ｐ０以外の処理装
置Ｐ１〜Ｐｎは、それぞれＮＯＲ回路ＮＯＲ１、ＮＯＲ
２…ＮＯＲｎを有する。各ＮＯＲ回路は、それ自身を含
む処理装置より高い優先順位を持つ全ての処理装置のバ
ス要求出力回路Ａｉの出力信号を入力とするように、制
御線Ｌ０〜Ｌｎに接続されている。各ＮＯＲ回路は全て
の入力が低レベル（論理０あるいは“Ｌ”）のときのみ
高レベル（論理１あるいは“Ｈ”）の信号を出力する。Processors P1 to Pn other than the highest priority processor P0 are NOR circuits NOR1 and NOR, respectively.
2 has NORn. Each NOR circuit is connected to the control lines L0 to Ln so as to receive the output signal of the bus request output circuit Ai of every processing device having a higher priority than the processing device including itself. Each NOR circuit outputs a high level (logic 1 or "H") signal only when all inputs are low level (logic 0 or "L").
【０００７】上記接続により、最高優先順位を持つ処理
装置Ｐ０は、制御線Ｌ０に出力するバス獲得要求信号Ｒ
ＥＱ０を“Ｈ”にすることによって、他の処理装置に優
先してバスを獲得することができる。With the above connection, the processor P0 having the highest priority has the bus acquisition request signal R output to the control line L0.
By setting EQ0 to "H", the bus can be acquired in priority to other processing devices.
【０００８】優先順位が第２位以下の処理装置Ｐ１〜Ｐ
ｎにおいては、それ自身より優先順位の高い処理装置の
いずれからもバス獲得要求がないとき、すなわち、それ
等の処理装置からのバス獲得要求信号ＲＥＱｉが全て
“Ｌ”のときに、それ自身のＮＯＲ回路ＮＯＲｉの出力
信号ＲＥＱＯＫは“Ｈ”となる。ＲＥＱＯＫ信号が
“Ｈ”となった処理装置は、バスＢＵＳへのアクセスが
許可される。Processors P1 to P having second or lower priority
In n, when there is no bus acquisition request from any of the processing devices having a higher priority than itself, that is, when the bus acquisition request signals REQi from those processing devices are all “L”, The output signal REQOK of the NOR circuit NORi becomes "H". The processing device whose REQOK signal has become "H" is permitted to access the bus BUS.
【０００９】つぎに、リフレッシュ指示回路１は、後に
詳述するように、バス獲得に関しては最低の優先順位を
有し、バスがどの処理装置によっても使用されていない
未使用状態であることを検出し、記憶装置にリフレッシ
ュ指示アクセスを行う回路である。バス上にリフレッシ
ュ指示アクセスが出されると、全ての記憶装置がこれを
受け取り、それぞれ内部でリフレッシュを実行する。Next, the refresh instruction circuit 1 has the lowest priority with respect to bus acquisition and detects that the bus is in an unused state which is not used by any processing device, as will be described later in detail. Then, it is a circuit for performing refresh instruction access to the storage device. When a refresh instruction access is issued on the bus, all the storage devices receive it and internally execute refresh.
【００１０】リフレッシュ指示回路１は、全ての制御線
Ｌ０〜Ｌｎに接続されたＮＯＲ回路２を有する。この接
続により、ＮＯＲ回路２は、全てのバス獲得要求信号Ｒ
ＥＱ０〜ＲＥＱｎが“Ｌ”のとき、すなわち、全ての処
理装置Ｐ０〜Ｐｎがバスの獲得を要求していないとき
に、その出力信号ＲＥＱＯＫを“Ｈ”とする。つまり、
ＮＯＲ回路２は、バスがいずれの処理装置によっても使
用されていない未使用状態を検出する回路である。The refresh instruction circuit 1 has a NOR circuit 2 connected to all the control lines L0 to Ln. With this connection, the NOR circuit 2 receives all the bus acquisition request signals R
When EQ0 to REQn are "L", that is, when all the processing devices P0 to Pn have not requested acquisition of the bus, the output signal REQOK is set to "H". That is,
The NOR circuit 2 is a circuit that detects an unused state where the bus is not used by any processing device.
【００１１】一般に、バスは、未使用状態となったとき
電位が不安定となる。従来、情報処理装置においては、
バスが未使用状態となった時、そのまま開放状態として
おくか、バスの電位を安定させるかの２通りの対処方法
があった。バスを開放状態にしておいても、バスの電圧
によって影響を受ける回路が全くないのであれば問題は
ない。しかし、バスを監視する回路を有するシステムで
は、バス電圧を受信する受信回路の特性等によっては、
受信信号の発振を招く可能性がある。高周波の発振はノ
イズの発生や、隣接信号へのクロストーク等の悪影響を
及ぼす。Generally, the potential of the bus becomes unstable when it is unused. Conventionally, in the information processing device,
When the bus becomes unused, there are two ways of coping with it: leaving it open or stabilizing the potential of the bus. There is no problem even if the bus is left open as long as there is no circuit affected by the voltage of the bus. However, in a system having a circuit that monitors the bus, depending on the characteristics of the receiving circuit that receives the bus voltage,
This may cause oscillation of the received signal. The high-frequency oscillation adversely affects noise generation and crosstalk with adjacent signals.
【００１２】そこで、バスを監視する回路を有するシス
テムにおいては、バス線に抵抗器を付加することによっ
てバスの開放を防止し、電位を安定させている。このよ
うにバスに抵抗器を付加した場合、バスの電位が安定す
るのに要する時間は抵抗器の抵抗値が小さい程短い。Therefore, in a system having a circuit for monitoring the bus, a resistor is added to the bus line to prevent the bus from opening and stabilize the potential. When a resistor is added to the bus in this way, the smaller the resistance value of the resistor, the shorter the time required for the potential of the bus to stabilize.
【００１３】バスがクロックに同期して動作するシステ
ムでは、そのクロックの１サイクル内にバスの電位が安
定することが望ましい。従って、バスの電位を早期に安
定させるためには、小さな抵抗値が必要であり、これは
消費電力の増大を招くことになる。In a system in which the bus operates in synchronization with the clock, it is desirable that the potential of the bus be stable within one cycle of the clock. Therefore, in order to stabilize the potential of the bus early, a small resistance value is required, which causes an increase in power consumption.
【００１４】図５および図６はそれぞれ、従来の典型的
なリフレッシュ指示回路の構成図およびその動作を説明
するための信号のタイムチャートを示す。図５および図
６において、ＮＯＲ回路２は、図４に示すように、全て
のバス獲得要求信号ＲＥＱ０〜ＲＥＱｎのＮＯＲをと
り、ＲＥＱＯＫ信号を出力する。ＲＥＱＯＫ信号は図６
の（２）に示すように、全ての要求信号ＲＥＱ０〜ＲＥ
Ｑｎが“Ｌ”のときにのみ“Ｈ”となり、バスが未使用
状態であることを知らせる。FIG. 5 and FIG. 6 respectively show a block diagram of a conventional typical refresh instruction circuit and a signal time chart for explaining the operation thereof. 5 and 6, the NOR circuit 2 takes the NOR of all the bus acquisition request signals REQ0 to REQn as shown in FIG. 4 and outputs a REQOK signal. The REQOK signal is shown in Fig. 6.
(2), all request signals REQ0-RE
Only when Qn is "L", it goes to "H" to inform that the bus is unused.
【００１５】リフレッシュ・インターバル・タイマ（以
下タイマという）３は、所定のリフレッシュ間隔、例え
ば、１５マイクロ秒毎に、図６の（３）に示すようなリ
フレッシュ要求信号ＲＥＦＲＱを“Ｈ”にする。タイマ
３は、ＲＥＱＯＫ信号を入力し、ＲＥＱＯＫ信号が
“Ｈ”であれば、自分の要求が受け付けられたことを認
識してＲＥＦＲＱを“Ｌ”にする。ＲＥＦＲＱ信号は、
ＡＮＤ回路４の一方の入力端子へ供給される。ＡＮＤ回
路４の他方の入力端子にはＮＯＲ回路２からＲＥＱＯＫ
信号が供給されている。A refresh interval timer (hereinafter referred to as a timer) 3 sets a refresh request signal REFRQ as shown in (3) of FIG. 6 to "H" at a predetermined refresh interval, for example, every 15 microseconds. The timer 3 inputs the REQOK signal, and if the REQOK signal is "H", recognizes that its own request has been accepted and sets REFRQ to "L". The REFRQ signal is
It is supplied to one input terminal of the AND circuit 4. The other input terminal of the AND circuit 4 is fed from the NOR circuit 2 to REQOK.
Signal is being supplied.
【００１６】ＡＮＤ回路４は、ＲＥＱＯＫ信号とＲＥＦ
ＲＱ信号の論理積をとり、それをフリップフロップ（以
下ＦＦと記載する）５に供給する。ＦＦ５は、図６の
（７）に示すような周期Ｔのクロックによって動作し、
入力信号を一周期遅延したバス駆動信号ＢＵＳＥＮ（図
６の（４））を出力する。The AND circuit 4 uses the REQOK signal and the REF signal.
The logical product of the RQ signals is calculated and supplied to a flip-flop (hereinafter referred to as FF) 5. The FF5 operates with a clock having a period T as shown in (7) of FIG.
The bus drive signal BUSEN ((4) in FIG. 6) obtained by delaying the input signal by one cycle is output.
【００１７】ＢＵＳＥＮ信号は、バスＢＵＳに接続され
たドライバ６を出力イネーブルしてバスを駆動すると共
に、ＮＡＮＤ回路７およびアクセス制御回路８の入力信
号となる。ＮＡＮＤ回路７は、図６の（５）に示すよう
なアクセス開始信号＊ＳＴＡＲＴを出力する。＊ＳＴＡ
ＲＴ信号は全ての処理装置Ｐ０〜Ｐｎへ供給される。＊
ＳＴＡＲＴ信号が“Ｈ”のとき、バス獲得要求が受け入
れられた処理装置ＰｉはバスＢＵＳへのアクセスを開始
することができる。＊ＳＴＡＲＴ信号が“Ｌ”になった
ことで各処理装置や記憶装置は、バス上に何らかのアク
セスが開始されたことを検知する。アクセス制御回路８
は、ＢＵＳＥＮ信号によって自らのバスアクセスが開始
されたことを知り、一連のバスアクセスシーケンスの制
御を行う。The BUSEN signal enables the driver 6 connected to the bus BUS to drive the bus, and serves as an input signal to the NAND circuit 7 and the access control circuit 8. The NAND circuit 7 outputs the access start signal * START as shown in (5) of FIG. * STA
The RT signal is supplied to all the processing devices P0 to Pn. *
When the START signal is "H", the processing unit Pi which has accepted the bus acquisition request can start access to the bus BUS. When the * START signal becomes "L", each processing device or storage device detects that some kind of access has started on the bus. Access control circuit 8
Knows that its own bus access is started by the BUSEN signal and controls a series of bus access sequences.
【００１８】[0018]
【発明が解決しようとする課題】上述したように、従来
のリフレッシュ指示回路１においては、リフレッシュの
タイミングは、バスの未使用状態を示すＲＥＱＯＫ信号
と、タイマ３に設定された所定のリフレッシュ期間とに
よって決められる。図６の例において、バスは、ｔ１〜
ｔ２の１周期の間、処理装置Ｐ１によって使用され、ｔ
３〜ｔ５の２周期の間不使用となり、ｔ５〜ｔ６、ｔ６
〜ｔ７、ｔ７〜ｔ８の各１周期は、それぞれ、処理装置
Ｐ２、Ｐ３、Ｐ４で使用され、ｔ８〜ｔ９においてリフ
レッシュ指示回路によって使用され、ｔ９以降不使用と
なる。As described above, in the conventional refresh instruction circuit 1, the refresh timing is the REQOK signal indicating the unused state of the bus and the predetermined refresh period set in the timer 3. Determined by In the example of FIG. 6, the buses are t1 to t1.
used by processor P1 for one cycle of t2, t
Not used for 2 cycles of 3 to t5, t5 to t6, t6
Each of the cycles from t7 to t7 to t8 is used by the processing devices P2, P3, and P4, and is used by the refresh instruction circuit at t8 to t9, and is not used after t9.
【００１９】図６から明らかなように、ｔ０〜ｔ２およ
びｔ３〜ｔ５の各未使用期間については、バスの電位は
不安定となる。これを防止するために、上述したように
バスに抵抗器を接続するのは、不経済である。As is apparent from FIG. 6, the potential of the bus becomes unstable during the unused periods of t0 to t2 and t3 to t5. To prevent this, connecting a resistor to the bus as described above is uneconomical.
【００２０】本発明は、上記の様なバスの電位が不安定
な期間を、抵抗器を使用することなく、しかも在来のリ
フレッシュ指示回路の簡単な変更により除去することを
可能にするバス開放防止回路を提供することを目的とす
る。According to the present invention, the above-described bus opening which enables elimination of a period in which the potential of the bus is unstable as described above can be eliminated without using a resistor and by a simple modification of a conventional refresh instruction circuit. The purpose is to provide a protection circuit.
【００２１】[0021]
【課題を解決するための手段】本発明によるバス開放防
止回路は、一つのバスに接続された複数の記憶装置およ
び複数の処理装置を有する情報処理システムにおいて、
全ての処理装置からのバスを使用するためのバス要求を
検出し、いずれの処理装置からもバス要求がないことを
検出できるリフレッシュ指示回路を用いて、その都度、
バスを駆動し、バスが開放状態になることを防止するよ
うに構成される。A bus open circuit according to the present invention is an information processing system having a plurality of storage devices and a plurality of processing devices connected to one bus.
Using a refresh instruction circuit that can detect the bus request for using the bus from all the processing units and detect that there is no bus request from any of the processing units, each time,
It is configured to drive the bus and prevent the bus from becoming open.
【００２２】[0022]
【作用】上記構成によるバス開放防止回路は、どの処理
装置からもバス獲得要求が出ていないことを検知したと
きにのみ、かつ、検知の都度、バスを駆動する。すなわ
ち、バスの駆動は、従来行われていたリフレッシュタイ
マからのリフレッシュ要求の有無にかかわらず、バスの
未使用時には必らず実行されることになり、バス未使用
時における電位の不安定の問題が解消される。The bus release prevention circuit having the above structure drives the bus only when it is detected that no bus acquisition request is issued from any of the processing devices and each time it is detected. That is, the driving of the bus is always executed when the bus is not used, regardless of the presence / absence of a refresh request from the refresh timer, which has been conventionally performed, and the problem of potential instability when the bus is not used. Is eliminated.
【００２３】[0023]
【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。図１は、本発明によるバス開放防
止回路の構成を示す。図１において、図５と同一の参照
番号は同一のものを示す。ＮＯＲ回路２は、制御線Ｌ０
〜Ｌｎ上のバス獲得要求信号ＲＥＱ０〜ＲＥＱｎが全て
“Ｌ”のときのみ“Ｈ”となるバス要求受入れ信号ＲＥ
ＱＯＫを出力する。ＮＯＲ回路２の出力端子は、タイマ
３の入力端子、ＡＮＤ回路４の一方の入力端子、ならび
にＦＦ５のデータ入力端子に接続される。Embodiments of the present invention will now be described in detail with reference to the drawings. FIG. 1 shows the configuration of a bus release prevention circuit according to the present invention. In FIG. 1, the same reference numerals as those in FIG. 5 denote the same parts. The NOR circuit 2 uses the control line L0
Bus request acceptance signal RE which becomes "H" only when all bus acquisition request signals REQ0 to REQn on "Ln" are "L"
Outputs QOK. The output terminal of the NOR circuit 2 is connected to the input terminal of the timer 3, one input terminal of the AND circuit 4, and the data input terminal of the FF 5.
【００２４】前述のように、タイマ３は、所定の時間毎
に、所定の期間“Ｈ”となり、ＮＯＲ回路２からのＲＥ
ＱＯＫ信号が“Ｈ”となると“Ｌ”となるリフレッシュ
要求信号ＲＥＦＲＱを出力する。ＡＮＤ回路４は、ＲＥ
ＱＯＫ信号とＲＥＦＲＱ信号の論理積をとり、その結果
をＦＦ９のデータ入力端子へ出力する。ＦＦ９は、ＦＦ
５と同一のクロック信号によって動作する。As described above, the timer 3 becomes "H" for a predetermined period at every predetermined time, and the RE from the NOR circuit 2 is returned.
When the QOK signal becomes "H", the refresh request signal REFRQ which becomes "L" is output. AND circuit 4 is RE
The logical product of the QOK signal and the REFRQ signal is calculated, and the result is output to the data input terminal of FF9. FF9 is FF
It operates by the same clock signal as 5.
【００２５】ＦＦ９の出力端子は、ＮＡＮＤ回路７およ
びアクセス制御回路８の各入力端子に接続される。ＮＡ
ＮＤ回路７およびアクセス制御回路８の出力端子は、全
ての処理装置Ｐ０〜Ｐｎに接続される。The output terminal of the FF 9 is connected to each input terminal of the NAND circuit 7 and the access control circuit 8. NA
Output terminals of the ND circuit 7 and the access control circuit 8 are connected to all the processing devices P0 to Pn.
【００２６】また、ＮＯＲ回路２の出力端子は、ＦＦ５
のデータ入力端子に接続される。ＦＦ５の出力端子は、
バスＢＵＳを駆動するドライバ６に接続される。図１の
回路は、図５に示す従来のリフレッシュ指示回路の簡単
な改修によって得られることは明らかである。The output terminal of the NOR circuit 2 is FF5.
Connected to the data input terminal of. The output terminal of FF5 is
It is connected to the driver 6 that drives the bus BUS. It is clear that the circuit of FIG. 1 can be obtained by a simple modification of the conventional refresh instruction circuit shown in FIG.
【００２７】図１のリフレッシュ指示回路は、下記のよ
うに動作する。図２は、図１に示す各点における信号の
時間的関係の一例を示すタイムチャートである。図２の
（１）、（２）、（３）、（４）、（５）、（６）、
（７）は、それぞれ、バス獲得要求信号ＲＥＱ（ｉ）の
有無、ＮＯＲ回路の出力信号ＲＥＱＯＫ、タイマ３の出
力信号ＲＥＦＲＱ、ＦＦ５の出力でバスを駆動するイネ
ーブル信号ＢＵＳＥＮ、ＮＡＮＤ回路７の出力信号＊Ｓ
ＴＡＲＴ、バスＢＵＳの使用状態、クロック信号の周期
Ｔ毎の時刻を示す。The refresh instruction circuit of FIG. 1 operates as follows. FIG. 2 is a time chart showing an example of a temporal relationship of signals at respective points shown in FIG. (1), (2), (3), (4), (5), (6) of FIG.
(7) is the presence / absence of the bus acquisition request signal REQ (i), the output signal REQOK of the NOR circuit, the output signal REFRQ of the timer 3, the enable signal BUSEN for driving the bus with the output of FF5, and the output signal of the NAND circuit 7, respectively. * S
The TART, the usage state of the bus BUS, and the time for each cycle T of the clock signal are shown.
【００２８】時刻ｔ０とｔ１の間において、要求信号が
なく、ＲＥＱＯＫ信号は“Ｈ”となる。そこで、ＦＦ５
の出力信号ＢＵＦＥＮは“Ｈ”となり、バスＢＵＳは駆
動され、電位が安定する。ｔ１とｔ２の間、バスＢＵＳ
は未使用状態にあるが、駆動によって電位は安定する。Between times t0 and t1, there is no request signal and the REQOK signal becomes "H". Therefore, FF5
Output signal BUFEN becomes "H", the bus BUS is driven, and the potential becomes stable. Bus BUS between t1 and t2
Is in an unused state, the potential is stabilized by driving.
【００２９】ｔ１とｔ２の間に処理装置Ｐ１からのバス
獲得要求信号ＲＥＱ１が“Ｈ”になると、ＲＥＱＯＫ信
号は“Ｌ”となる。１周期遅れてｔ２とｔ３間において
ＢＵＳＥＮ信号が“Ｌ”となり、バスの駆動は行われな
い。この間、ＲＥＦＲＱ信号は“Ｌ”のままであるの
で、＊ＳＴＡＲＴ信号は“Ｈ”のままであり、従って、
バス獲得要求信号ＲＥＱ１を出力した処理装置Ｐ１のバ
スアクセスが開始される。When the bus acquisition request signal REQ1 from the processor P1 becomes "H" between t1 and t2, the REQOK signal becomes "L". The busen signal becomes "L" between t2 and t3 with a delay of one cycle, and the bus is not driven. During this period, the REFRQ signal remains "L", and therefore the * START signal remains "H".
The bus access of the processing device P1 which has output the bus acquisition request signal REQ1 is started.
【００３０】ｔ２とｔ４間にバス獲得要求信号がないの
で、この２周期の間ＲＥＱＯＫ信号は“Ｈ”となり、従
って、１周期遅れてｔ３とｔ５の間はＢＵＳＥＮ信号が
“Ｈ”となる。そこで、ｔ３とｔ４の間およびｔ４とｔ
５の間にバスは駆動され、未使用期間中電位の安定を保
持する。Since there is no bus acquisition request signal between t2 and t4, the REQOK signal becomes "H" during these two cycles, so that the BUSEN signal becomes "H" between t3 and t5 after one cycle delay. Therefore, between t3 and t4 and t4 and t
During 5, the bus is driven and keeps the potential stable during the unused period.
【００３１】ｔ４からの３つの連続した周期の各々で、
バス獲得要求信号ＲＥＱ２、ＲＥＱ３、ＲＥＱ４が発せ
られ、この３周期間ＲＥＱＯＫ信号は“Ｌ”となる。従
って、ＢＵＳＥＮ信号はｔ５から３周期間“Ｌ”とな
り、この間はバスを獲得した処理装置Ｐ2 ，Ｐ3 ，Ｐ4
がバスを使用する。At each of the three consecutive periods from t4,
Bus acquisition request signals REQ2, REQ3, REQ4 are issued, and the REQOK signal becomes "L" during these three cycles. Therefore, BUSEN signal 3 weeks period to "L" from t5, processor P 2 which has acquired the bus during this time, P 3, P 4
Uses the bus.
【００３２】タイマ３からのＲＥＦＲＱ信号は、ｔ５で
立ち上がり、ＲＥＱＯＫ信号がＨとなった次のｔ８で
“Ｌ”となる。従って、ＡＮＤ回路４の出力信号はｔ７
とｔ８の間で“Ｈ”となり、ＦＦ９の出力信号はｔ８と
ｔ９の間で“Ｈ”となる。従って、ｔ８とｔ９間で、ア
クセススタート信号＊ＳＴＡＲＴは“Ｌ”となる。ｔ５
とｔ８の間は＊ＳＴＡＲＴ信号は“Ｈ”であるから、各
処理装置Ｐ２、Ｐ３およびＰ４はバスアクセスが可能で
ある。ｔ７とｔ８間に再びバス獲得要求信号がなく、従
って、ｔ８とｔ９間はＢＵＳＥＮ信号が“Ｈ”となり、
この周期に本来のリフレッシュ指示回路の動作である記
憶装置のリフレッシュ指示アクセスが行われる。The REFRQ signal from the timer 3 rises at t5 and becomes "L" at t8 following the REQOK signal becoming H. Therefore, the output signal of the AND circuit 4 is t7.
And t8, it becomes "H", and the output signal of FF9 becomes "H" between t8 and t9. Therefore, the access start signal * START becomes "L" between t8 and t9. t5
Since the * START signal is "H" between t8 and t8, each of the processing devices P2, P3 and P4 can access the bus. There is no bus acquisition request signal again between t7 and t8, so the BUSEN signal becomes "H" between t8 and t9,
In this cycle, the refresh instruction access of the memory device, which is the original operation of the refresh instruction circuit, is performed.
【００３３】上述のように、バスＢＵＳの駆動を制御す
るＦＦ５の入力信号をＮＯＲ回路２の出力信号のみとす
る回路構成によりタイマ３からのリフレッシュ要求信号
ＲＥＦＲＱに関係なく、ＲＥＱＯＫ信号が“Ｈ”になっ
た各周期において、バスの駆動が行われる。As described above, the REQOK signal is "H" regardless of the refresh request signal REFRQ from the timer 3 due to the circuit configuration in which the input signal of the FF5 for controlling the driving of the bus BUS is only the output signal of the NOR circuit 2. The bus is driven in each cycle.
【００３４】上記の実施例において、リフレッシュ指示
回路は、システム内のどこかに一つ存在すればよい。ま
た、バス獲得優先度が高い処理装置内に、バスの混雑時
に他の処理装置に優先して記憶装置に対してリフレッシ
ュ指示を行う機能を有する強制リフレッシュ指示回路が
存在するか否かは問わない。バスがアドレスバスとデー
タバスの混在であるか否かも本発明の構成に関係がない
ことは勿論である。In the above embodiment, one refresh instruction circuit may be present anywhere in the system. In addition, it does not matter whether or not there is a forced refresh instruction circuit having a function of giving a refresh instruction to the storage device prior to other processing devices when the bus is busy in the processing device having a high bus acquisition priority. .. It goes without saying that whether the bus is a mixture of the address bus and the data bus is not related to the configuration of the present invention.
【００３５】本発明によるバス開放防止回路は、従来の
リフレッシュ指示回路をほんの少し変更するだけで、新
回路や抵抗を付加する必要がないから経済的である。ま
た、最近では、リフレッシュ指示回路も、ＬＳＩで作ら
れているため上記変更によるコストアップを全く意識す
る必要はない。The bus release prevention circuit according to the present invention is economical because it requires only a slight modification of the conventional refresh instruction circuit and does not need to add a new circuit or resistor. Further, recently, the refresh instruction circuit is also made of an LSI, so that it is not necessary to consider the cost increase due to the above change.
【００３６】[0036]
【発明の効果】本発明によれば、複数の処理装置と複数
の記憶装置が一つのバスに接続されている情報処理シス
テムにおいて、バスがどの処理装置からも使用されない
未使用状態にある場合、クロックの各サイクル毎にバス
が駆動されるので、バスの未使用状態における電位の不
安定の問題が全く解消される。そして、本発明によるバ
ス開放防止回路は、抵抗器や新回路を必要としないので
簡単で、消費電力の増大もなく、しかも、従来のリフレ
ッシュ指示回路の僅かな変更によっても製作することが
できるから経済的に実現することができる。According to the present invention, in an information processing system in which a plurality of processing devices and a plurality of storage devices are connected to one bus, when the bus is in an unused state where no processing device is used, Since the bus is driven every clock cycle, the problem of potential instability in the unused state of the bus is completely eliminated. The bus open circuit according to the present invention does not require a resistor or a new circuit, is simple, does not increase power consumption, and can be manufactured by a slight modification of the conventional refresh instruction circuit. Can be realized economically.
【図１】本発明の構成を示す図である。FIG. 1 is a diagram showing a configuration of the present invention.
【図２】図１の回路の動作を説明するための図である。FIG. 2 is a diagram for explaining the operation of the circuit of FIG.
【図３】従来の技術を説明するための図である。FIG. 3 is a diagram for explaining a conventional technique.
【図４】従来の技術を説明するための図である。FIG. 4 is a diagram for explaining a conventional technique.
【図５】従来のリフレッシュ指示回路の構成を示す図で
ある。FIG. 5 is a diagram showing a configuration of a conventional refresh instruction circuit.
【図６】図５の回路の動作を説明するための図である。FIG. 6 is a diagram for explaining the operation of the circuit of FIG.
１ リフレッシュ指示回路 ２ ＮＯＲ回路 ３ リフレッシュ・インターバル・タイマ ４ ＡＮＤ回路 ５，９ フリップフロップ ６ ドライバ ７ ＮＡＮＤ回路 ８ アクセス制御回路 Ａ０〜Ａ１ バス要求信号出力回路 ＢＵＳ バス線 ＢＵＳＣＮ バス制御線 ＢＵＳＥＮ バス駆動信号 ＲＥＱ０〜ＲＥＱｎ バス獲得要求信号 ＲＥＱＯＫ バス使用受入れ信号 ＲＥＦＲＱ リフレッシュ要求信号 ＊ＳＴＡＲＴ アクセス開始信号 Ｍ０〜Ｍｍ 記憶装置 Ｐ０〜Ｐｎ 処理装置 Ｌ０〜Ｌｎ 制御線 ＮＯＲ１〜ＮＯＲｎ ＮＯＲ回路 1 refresh instruction circuit 2 NOR circuit 3 refresh interval timer 4 AND circuit 5,9 flip-flop 6 driver 7 NAND circuit 8 access control circuit A0-A1 bus request signal output circuit BUS bus line BUSCN bus control line BUSEN bus drive signal REQ0 ~ REQn bus acquisition request signal REQOK bus use acceptance signal REFRQ refresh request signal * START access start signal M0 to Mm memory device P0 to Pn processing device L0 to Ln control line NOR1 to NORn NOR circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Tatsuya Yamaguchi 1015 Kamiodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Inside Fujitsu Limited
Claims (1)
および複数の処理装置を有する情報処理装置において、 前記複数の処理装置からの前記バスを使用するためのバ
ス要求を検出し、いずれの処理装置からもバス要求がな
いとき、その都度、前記バスを駆動し、これにより、前
記バスが開放状態になることを防止することを特徴とす
るバス開放防止回路。Claim: What is claimed is: 1. An information processing device having a plurality of storage devices and a plurality of processing devices connected to one bus, wherein a bus request from the plurality of processing devices to use the bus. And a bus release prevention circuit that drives the bus each time there is no bus request from any of the processing devices, thereby preventing the bus from becoming an open state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159393A JPH0512204A (en) | 1991-07-01 | 1991-07-01 | Bus open preventing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159393A JPH0512204A (en) | 1991-07-01 | 1991-07-01 | Bus open preventing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512204A true JPH0512204A (en) | 1993-01-22 |
Family
ID=15692804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159393A Pending JPH0512204A (en) | 1991-07-01 | 1991-07-01 | Bus open preventing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512204A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982665A2 (en) * | 1998-08-21 | 2000-03-01 | Matsushita Electronics Corporation | A bus system and a master device that stabilizes bus electric potential during non-access periods |
-
1991
- 1991-07-01 JP JP3159393A patent/JPH0512204A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982665A2 (en) * | 1998-08-21 | 2000-03-01 | Matsushita Electronics Corporation | A bus system and a master device that stabilizes bus electric potential during non-access periods |
| US6477606B1 (en) | 1998-08-21 | 2002-11-05 | Matsushita Electric Industrial Co., Ltd. | Bus system and a master device that stabilizes bus electric potential during non-access periods |
| EP0982665A3 (en) * | 1998-08-21 | 2004-02-04 | Matsushita Electronics Corporation | A bus system and a master device that stabilizes bus electric potential during non-access periods |
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