JPH05120438A

JPH05120438A - 描画処理装置

Info

Publication number: JPH05120438A
Application number: JP4048019A
Authority: JP
Inventors: Kazumasa Ito; 和正伊藤; Hiroshi Kato; 宏加藤; Junichi Fujita; 純一藤田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-08-09
Filing date: 1992-02-04
Publication date: 1993-05-18

Abstract

(57)【要約】【目的】現在の描画コマンドパケットの処理を終了し
たプロセッサは、次の描画コマンドパケットを連続的に
処理する。待ち時間を解消或いは大幅に短縮して、シス
テム全体の処理速度を向上させ得る。【構成】並列接続されている複数のプロセッサLP０〜
LP３によって描画処理を並列的に行う場合、各プロセッ
サLP０〜LP３内のデータレジスタに、現在、描画処理中
の描画コマンドパケットGCP(ｉ) を保持させると共に、
次に処理すべき描画コマンドパケットGCP(ｉ＋１) をプ
リフエッチする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、描画処理装置、特に
一つの描画コマンドパケットを複数のプロセッサで並列
に処理する描画処理装置に関する。

【０００２】

【従来の技術】従来、描画〔グラフィックス〕処理能力
を向上させる一つの手法として、一つの描画コマンドパ
ケットを、複数のプロセッサで並列に処理することが行
われていた。

【０００３】この明細書中、描画コマンドパケットGCP
とは、図１３に示されるように、描画コマンドGCと、０
個以上のパラメータGPとからなるものとする。描画コマ
ンドGCとは、図１３に示されるように描画内容〔例え
ば、三角形〕を指定するものである。

【０００４】また、パラメータGPとは、図１３に示され
るように、頂点、カラー、Ｚ値等を意味している。この
頂点、カラー、Ｚ値等のパラメータは、夫々、データ
と、該データを格納するレジスタに割り振られているア
ドレスとが一対で保持されている。

【０００５】図１３乃至図１５を参照して、従来の描画
処理装置について説明する。例としてプロセッサを４個
使用する場合を考える。図１４には、プロセッサLP０、
LP１、LP２、LP３を並列に接続した状態が示されてい
る。図１４に示される端子１０１を介して、描画コマン
ドパケットGCP が、プロセッサLP０、LP１、LP２、LP３
に夫々供給される。

【０００６】プロセッサLP０〜LP３は、供給される描画
コマンドパケットGCP に基づいて、例えば、図１５に示
される三角形ＴＲ１０を生成する。該三角形ＴＲ１０の
生成は、三角形ＴＲ１０を構成しているピクセルＰＸｉ
ｊの内、各プロセッサLP０、LP１、LP２、LP３が各自の
担当する範囲のピクセルＰＸｉｊを生成することによっ
てなされる。

【０００７】図１５中、横軸はＸ軸であり、縦軸はＹ軸
である。Ｘ、Ｙ両軸に付されている数字は、Ｘ−Ｙ座標
平面の座標データ（Ｘ、Ｙ）を表す数字である。描画コ
マンドパケットGCP によって指示された図形は、図１５
に示されるように、ピクセルＰＸ６０、ＰＸ６６、ＰＸ
０６を頂点とする三角形ＴＲ１０である。

【０００８】図１５に於いて、プロセッサLP０は、Ｙ座
標のデータが“０”，“４”，“８”・・・である時
に、指定された頂点で形成される三角形ＴＲ１０を表示
するために、該当するピクセルを生成する。

【０００９】例えば、Ｙ座標のデータが“０”である時
には領域ARLP０１のピクセルＰＸ６０が生成される。Ｙ
座標のデータが“４”である時には領域ARLP０２を構成
しているピクセルＰＸ２４、ＰＸ３４、ＰＸ４４、ＰＸ
５４、ＰＸ６４が生成される。

【００１０】その他のプロセッサLP１、LP２、LP３の場
合も同様にして、夫々のプロセッサLP１、LP２、LP３が
担当する領域のピクセルＰＸｉｊを生成する。即ち、プ
ロセッサLP１は、Ｙ座標のデータが“１”，“５”，・
・・である時に、領域ARLP１１、ARLP１２を構成してい
るピクセルの生成を行う。

【００１１】図１５に於いて、プロセッサLP２は、Ｙ座
標のデータが“２”，“６”，・・・である時に領域AR
LP２１、ARLP２２を構成しているピクセルの生成を行
う。

【００１２】図１５に於いて、プロセッサLP３は、Ｙ座
標のデータが“３”，“７”・・・である時に、領域AR
LP３１、・・・を構成しているピクセルの生成を行う。

【００１３】

【発明が解決しようとする課題】上述のように、一つの
描画コマンドパケットGCP を複数のプロセッサLP０〜LP
３で並列に処理する従来のシステムでは、該複数のプロ
セッサLP０〜LP３に於ける画像データの処理が、図１６
に示されるように、描画コマンドパケットGCP の単位に
同期してなされていた。

【００１４】図１６に於いて、Ａには描画コマンドパケ
ットGCP １〜GCP ４が処理される様子が示されている。
同図ＢにはプロセッサLP０、同図ＣにはプロセッサLP
１、同図ＤにはプロセッサLP２、同図Ｅにはプロセッサ
LP３の、各動作期間と次の描画コマンドパケットGCP が
供給されるまで待機している待ち状態の期間が示されて
いる。

【００１５】図１６中Ｂ乃至Ｅに於いて、空白の部分は
描画コマンドパケットGCP を処理している期間を示し、
斜線の付されている部分は待ち状態の期間を示してい
る。

【００１６】図１６からも明らかなように、複数のプロ
セッサLP０〜LP３に於ける画像データの処理は描画コマ
ンドパケットGCP の単位に同期してなされている。従っ
て、次の描画コマンドパケットGCP(ｉ＋１) を処理する
ためには、現在の描画コマンドパケットGCP(ｉ)の処理
が、全てのプロセッサLP０〜LP３に於いて終了していな
ければならない。

【００１７】この結果、待機時間の解消若しくは短縮が
困難であり、画像データの処理時間を全体的に短縮する
ことが困難であるという問題点があった。また、各描画
コマンドパケットGCP に於いて、最も処理に時間のかか
るプロセッサによりシステム全体の処理速度が決定され
てしまうという問題点があった。

【００１８】従って、この発明の目的は、各プロセッサ
が、他のプロセッサから受ける影響を少なくし、描画コ
マンドパケットを次々に処理することの可能な描画処理
装置を提供することにある。

【００１９】

【課題を解決するための手段】この発明では、複数のプ
ロセッサを並列に接続して画像データの処理を行う描画
処理装置に於いて、プロセッサは、現在、描画処理中の
コマンドパケットと、少なくとも次に描画処理するコマ
ンドパケットとを保持するようにした構成としている。

【００２０】

【作用】画像データの処理を行うために、並列に接続さ
れている複数のプロセッサは、現在、描画処理中のコマ
ンドパケットに加えて、少なくとも次に描画処理するコ
マンドパケットを保持〔プリフエッチ〕することが可能
である。

【００２１】

【実施例】以下、この発明の一実施例について図１乃至
図１２を参照して説明する。尚、この明細書中、プリミ
テイブとは、三角形、四角形等の多角形若しくはこれら
の多角形で形成された図形を直接イメージするための多
角形描画原素を意味するものである。

【００２２】この一実施例に示される描画処理装置の構
成が図１に示されている。図１の構成に於いて、端子１
１を介して供給される描画コマンドパケットGCPは、Ｆ
ＩＦＯメモリ〔以下、単にメモリと称する〕１２に供給
され、該メモリに取り込まれる。

【００２３】上述の描画コマンドパケットGCP の詳細が
図２に示されている。図２に示されるように、描画コマ
ンドパケットGCP １、GCP２は、描画コマンドGC１、GC
２と、該描画コマンドGC１、GC２を実行するために必要
なパラメータGP１１〜GP１Ｎ、GP２１〜GP２Ｎとからな
る。

【００２４】メモリ１２では、コントローラ１３からの
制御信号に基づいて、上述の描画コマンドパケットGCP
を出力する。

【００２５】各プロセッサLP０〜LP３が描画処理を行っ
ていない時、または、次に処理する描画コマンドパケッ
トをまだ保持してない時は、ハイレベルのウエイト信号
WAIT＊がプロセッサLP０〜LP３で形成される。該ウエイ
ト信号WAIT＊は、プロセッサLP０〜LP３からコントロー
ラ１３に供給される。この明細書中、“＊”の記号はロ
ーアクテイブを意味するものである。

【００２６】また、各プロセッサLP０、LP１、LP２、LP
３が描画処理を行い、かつ次に実行する描画コマンドパ
ケットを保持している時は、ローレベルのウエイト信号
WAIT＊がプロセッサLP０〜LP３で形成される。該ウエイ
ト信号WAIT＊は、プロセッサLP０〜LP３からコントロー
ラ１３に供給される。

【００２７】コントローラ１３は、全てのプロセッサLP
０〜LP３に於いて、ウェイト信号WAIT＊がハイレベルで
あることを検出した場合にのみ、次の描画コマンドパケ
ットGCP(ｉ＋１) をプロセッサLP０〜LP３に供給すべく
メモリ１２、プロセッサLP０〜LP３の制御を行う。

【００２８】各プロセッサLP０〜LP３では、描画処理の
結果、ピクセルＰＸｉｊのデータが形成される。該ピク
セルＰＸｉｊのデータは、端子１４〜１７を介して出力
される。

【００２９】ここで、プロセッサLP０〜LP３について、
図３を参照して説明する。このプロセッサは、即ち、３
次元プリミテイブ生成装置であり、２次元及び３次元の
プリミテイブを高速に描画するものである。描画コマン
ドパケットGCP を受け取ると、例えば、最高で２５Ｍピ
クセル／秒の速さで１ピクセル毎に描画データを出力す
るものである。

【００３０】描画するプリミテイブ〔以下、描画プリミ
テイブと称する〕としては、例えば、以下のものがあ
る。ライン〔直線〕・・・・・・・・２次元、３次元トライアングル〔三角形〕・・・２次元、３次元レクタングル〔長方形〕・・・・２次元、３次元ポリゴン〔多角形〕・・・・・・２次元、３次元ビットマップ・・・・・・・・・２次元ピクセルマップ・・・・・・・・２次元スキャンライン・ピクセル・・・３次元

【００３１】上述の描画プリミテイブに対して、例え
ば、５タイプのカラー出力が必要に応じて用意されてい
る。リアル・カラー（２４ビット）インデックス・カラー（１０ビット）デイザ・カラー（３ビット、４ビット）ＸＰカラー（１ビット）

【００３２】更に、必要に応じて以下の属性を付加す
る。ライン・パターン（３２ビット）ハッチ・パターン（１６×１６ビット）半透明パターン（４×４ビット）ライン幅（３、５）

【００３３】図３に示されるように、このプロセッサ
は、ＳＰインターフエースブロック１、ラインブロック
２、スキャンブロック３、ライン幅ブロック４、パター
ンブロック５、ＸＰインターフエースブロック６、コン
トロールブロック７等から主に構成されている。

【００３４】ＳＰインターフエースブロック１は、プリ
ミテイブを生成するための描画コマンドパケットGCP を
受け入れるためのブロックである。ＳＰインターフエー
スブロック１は、入力されたアドレスをデコードし、各
レジスタ等に対して各種ロード信号を出力する。

【００３５】この発明の特徴は、ＳＰインターフエース
ブロック１にあるので、このインターフエースブロック
１の構成を、図４及び図５を参照して説明する。

【００３６】ＳＰインターフエースブロック１は、端子
２５を介して供給されるデータストローブ信号ＤＳ＊を
保持するレジスタ２６と、端子２７を介して供給される
８ビットのアドレスデータＡＤを保持するレジスタ２８
と、端子２９を介して供給される４８ビットのデータＤ
Ｔを保持するレジスタ３０と、該データＤＴをデコーダ
３１からの制御信号に基づいて保持するデータレジスタ
部３２と、データＤＴをデータレジスタ部３２にロード
するための制御信号を形成するデコーダ３１と、ウエイ
ト信号WAIT＊を形成するウエイト信号形成部３３とから
主に構成されている。

【００３７】レジスタ２６は、端子２５を介して供給さ
れるデータストローブ信号ＤＳ＊をクロックパルスＰCL
K のタイミングで取込み、次段に出力する。レジスタ２
６は、ウエイト信号WAIT＊がローレベルである時、デー
タストローブ信号ＤＳ＊を保持するように制御されてい
る。

【００３８】レジスタ２６の出力は、ウエイト信号形成
部３３のＮＡＮＤゲート３４にレベルが反転された状態
で供給され、また、デコーダ３１に供給される。

【００３９】レジスタ２８は、端子２７を介して供給さ
れる８ビットのアドレスデータＡＤをクロックパルスＰ
CLK のタイミングで取込み、次段に出力する。レジスタ
２８は、ウエイト信号WAIT＊がローレベルである時、ア
ドレスデータＡＤを保持するように制御されている。

【００４０】レジスタ２８の出力は、デコーダ３１に供
給されると共に、アドレスデータＡＤの一部が、後述す
るデータレジスタ部３２内の実行レジスタを表すアドレ
スデータとしてウエイト信号形成部３３のＮＡＮＤゲー
ト３４に供給される。

【００４１】レジスタ３０は、端子２９を介して供給さ
れる４８ビットのデータＤＴをクロックパルスＰCLK の
タイミングで取込み、次段に出力する。レジスタ３０
は、ウエイト信号WAIT＊がローレベルである時、データ
ＤＴを保持するように制御されている。このレジスタ３
０の出力は、データレジスタ部３２に供給される。

【００４２】ウエイト信号形成部３３は、ＮＡＮＤゲー
ト３４と、インバータ３５とから主に構成されている。
ウエイト信号形成部３３では、データストローブ信号Ｄ
Ｓ＊、コントロールブロック７からの制御信号、データ
レジスタ部３２内の実行レジスタを表すアドレスデータ
に基づいて、ウエイト信号WAIT＊が形成される。

【００４３】ＮＡＮＤゲート３４の入力側には、レジス
タ２６からの出力レベルが反転された信号と、端子３６
を介して供給され描画処理中は常にハイレベルとされて
いるコントロールブロック７からの制御信号と、レジス
タ２８から供給される後述するデータレジスタ部３２内
の実行レジスタを表すアドレスデータとが、夫々、供給
される。

【００４４】このＮＡＮＤゲート３４から出力されるウ
エイト信号WAIT＊は、インバータ３５を介してデコーダ
３１に供給されると共に、端子３７から取出され外部に
出力される。

【００４５】デコーダ３１では、データストローブ信号
ＤＳ＊が、ローレベルの時、動作がなされ、ハイレベル
の時は動作が停止される。

【００４６】デコーダ３１では、アドレスデータＡＤに
基づいて、データレジスタ部３２内のレジスタにデータ
ＤＴをロードするためのロード信号が形成される。該ロ
ード信号は、端子３７１ａ、３７１ｂ、３７２ａ、３７
２ｂ、・・・・・・３７(N-1）ａ、３７(N-1）ｂ、３７
N を介してデータレジスタ部３２に供給される。

【００４７】データレジスタ部３２の構成が図５に示さ
れている。データレジスタ部３２は、複数のデータレジ
スタ４０1 〜４０(N-1) と、実行レジスタ４１とから主
に構成されている。以下の説明に於いて、“ｉ”は、１
〜(N-1) に於ける任意の数を表すものとする。

【００４８】各データレジスタ４０ｉは、前段のレジス
タ４０ｉａと、該前段のレジスタ４０ｉａに接続されて
いる後段のレジスタ４０ｉｂによって構成されている。
そして、前段のレジスタ４０ｉａは、端子３７ｉａに接
続され、後段のレジスタ４０ｉｂは、端子３７ｉｂに接
続されている。また、実行レジスタ４１は、端子３７N
に接続されている。

【００４９】データレジスタ４０ｉは、夫々、端子４５
を介して、レジスタ３０に接続されている。そして、デ
ータレジスタ４０ｉを構成する前段のレジスタ４０ｉａ
は、ローレベルのロード信号が供給されると、レジスタ
３０から供給されるデータＤＴをクロックパルスＰCLK
のタイミングで取込み次段に出力すると共に、データＤ
Ｔを保持する。

【００５０】後段のレジスタ４０ｉｂは、ローレベルの
ロード信号が供給されると、前段のレジスタ４０ｉａか
ら供給されるデータＤＴをクロックパルスＰCLK のタイ
ミングで取込み、端子４６1 〜４６(N-1) を介して出力
すると共に、、データＤＴを保持する。

【００５１】実行レジスタ４１は、ローレベルのロード
信号が供給されると、レジスタ３０から供給されるデー
タＤＴをクロックパルスＰCLK のタイミングで取込み、
次段に出力すると共に、データＤＴを保持する。

【００５２】再び、図３に戻り、各プロセッサLP０〜LP
３の構成について説明する。各種ロード信号は、内部状
態に応じて出力が禁止される。この時は禁止が解除され
るまで、前段の回路ブロックに対してウェイト信号WAIT
＊を出力して、図３中、DTで示されるデータの入力を一
時、中断する。

【００５３】禁止が解除されると、ロード信号を出力し
て前段の回路ブロックに対するウェイト信号WAIT＊の出
力を停止する。

【００５４】ラインブロック２は、各種のアルゴリズ
ム、例えば、ブレゼンハムのアルゴリズムを用いて、ラ
イン及び多角形の外形線を生成するブロックである。

【００５５】スキャンブロック３は、多角形の内部をＸ
軸方向にスキャンするブロックである。即ち、受け取っ
たデータをＸ軸方向に補間していくブロックである。補
間回路は、Ｘ、Ｚ、Ｒ、Ｇ、Ｂの各データごとに設けら
れている。

【００５６】ライン幅ブロック４は、太線を生成するブ
ロックである。即ち、ラインブロック２より与えられた
Ｘ、Ｙ座標を中心にし、該中心を囲む所定数のピクセル
を描画する。

【００５７】パターンブロック５は、ラインパターン、
ハッチパターン、半透明パターン、デイザパターン等の
属性を生成されたプリミテイブに付加するブロックであ
る。即ち、パターンブロック５は、ラインパターン、ハ
ッチパターン、半透明パターン、デイザパターンを有す
るもので、１ピクセル毎にこれらのパターンを参照して
各データに反映させる。

【００５８】ＸＰインターフエースブロック６は、生成
されたプリミテイブをピクセル単位で、次段の回路に出
力するブロックである。コントロールブロック７は、プ
ロセッサLP全体を制御するブロックである。

【００５９】次いで、図２乃至図８を参照し、動作につ
いて説明する。図７に示されるように、時点ｔ１以前で
は、各プロセッサLP０〜LP３からは、ハイレベルのウエ
イト信号WAIT＊がコントローラ１３に供給されている。
従って、コントローラ１３は、メモリ１２から図２に示
されるような描画コマンドパケットGCP １を読み出し、
各プロセッサLP０〜LP３に供給する。

【００６０】データＤＴ、アドレスデータＡＤ等の取込
みを、プロセッサLP０を例にして説明する。尚、データ
ＤＴ、アドレスデータＡＤ等の取込みは、詳述せぬもの
の他のプロセッサLP１〜LP３に於いても同様になされて
いる。

【００６１】端子２５を介してデータストローブ信号Ｄ
Ｓ＊がローレベルで供給されると共に、端子２７を介し
て８ビットのアドレスデータＡＤが供給され、端子２９
を介して４８ビットのデータＤＴが供給される。

【００６２】これは、図７に示されるように、各パラメ
ータのアドレスデータＡＤ及びデータＤＴが並列的に供
給されるものである。このデータストローブ信号ＤＳ＊
がローレベルとされている間は、アドレスデータＡＤ、
データＤＴ等が有効とされる。

【００６３】図７中の時点ｔ１以前では、ハイレベルの
ウエイト信号WAIT＊が、レジスタ２６、２８、３０に供
給されているので、レジスタ２６、２８、３０では、デ
ータストローブ信号ＤＳ＊、アドレスデータＡＤ、デー
タＤＴ等をクロックパルスＰCLK のタイミングで取込む
と共に、次段に出力する。

【００６４】データストローブ信号ＤＳ＊は、レジスタ
２６に格納されると共に、レベルが反転されハイレベル
とされた状態でＮＡＮＤゲート３４に供給される。ま
た、このデータストローブ信号ＤＳ＊は、デコーダ３１
に供給される。

【００６５】アドレスデータＡＤがレジスタ２８に格納
されると共に、デコーダ３１に供給される。またアドレ
スデータＡＤの内の一部が、データレジスタ部３２内の
実行レジスタ４１を表すアドレスデータとしてＮＡＮＤ
ゲート３４に供給される。

【００６６】データＤＴは、データレジスタ部３２のデ
ータレジスタ４０ｉの内、前段のレジスタ４０ｉａまた
は実行レジスタ４１に供給される。

【００６７】アドレスデータＡＤのレジスタ２８への取
込み、データＤＴのレジスタ３０、上述の前段のレジス
タ４０ｉａへの取込みは、図７に示されるように、パラ
メータGP１、描画コマンドGC１、パラメータGP２、描画
コマンドGC２の順序にてなされる。

【００６８】デコーダ３１では、レジスタ２８から供給
されるアドレスデータＡＤに基づいて、データレジスタ
部３２内のデータレジスタ４０ｉまたは実行レジスタ４
１の選択がなされる。

【００６９】まず、選択されたデータレジスタ４０ｉの
内、まず、前段のレジスタ４０ｉａに対して、例えば、
ローレベルのロード信号が供給され、次いで、実行レジ
スタ４１及び後段のレジスタ４０ｉｂに対して、例え
ば、ローレベルのロード信号が供給される。

【００７０】選択されたデータレジスタ４０ｉの内、前
段のレジスタ４０ｉａでは、デコーダ３１から、例え
ば、ローレベルのロード信号が供給されると、描画コマ
ンドパケットGCP １のデータＤＴがクロックパルスＰCL
K のタイミングで取込まれると共に、保持され次段に出
力される。

【００７１】後段のレジスタ４０ｉｂでは、デコーダ３
１から、例えば、ローレベルのロード信号が供給される
と、前段のレジスタ４０ｉａから出力されていた描画コ
マンドパケットGCP １のデータＤＴが保持される。

【００７２】上述の後段のレジスタ４０ｉｂに格納され
ているデータＤＴは、端子４６ｉ、４７を介して次段の
回路ブロックに供給され、描画処理に用いられる。これ
によって、図６及び図７中の時点ｔ１から描画コマンド
パケットGCP１の描画処理が実行される。

【００７３】図６には、時点ｔ１以後の描画コマンドパ
ケットGCP の描画処理の状態が示されている。

【００７４】この時点ｔ１からの描画処理中の期間で
は、データレジスタ４０ｉに於ける後段のレジスタ４０
ｉｂの内容、即ち、描画コマンドパケットGCP１のデー
タＤＴはそのまま保持されている。次段の回路ブロック
は、後段のレジスタ４０ｉｂの内容のみを参照する。

【００７５】図７に示されるように、描画コマンドパケ
ットGCP １の処理がなされている時点ｔ１以後の期間で
は、描画コマンドパケットGCP １のパラメータGP１のデ
ータＤＴは、データレジスタ４０ｉの後段のデータレジ
スタ４０ｉｂに保持されている。従って、データレジス
タ４０ｉの前段のデータレジスタ４０ｉａには、次の描
画コマンドパケットGCP ２を格納し得る。

【００７６】図６に示されるように、描画処理は時点ｔ
１から全てのプロセッサLP０〜LP３によってなされてい
るので、コントローラ１３では、描画コマンドパケット
GCP１の各プロセッサLP０〜LP３への供給が終了する
と、続いて時点ｔ１から描画コマンドパケットGCP ２の
供給を行う。

【００７７】図７に示されるように、描画コマンドパケ
ットGCP ２は、上述の描画コマンドパケットGCP １と同
様にして、各プロセッサLP０〜LP３へロードされる。こ
の各プロセッサLP０〜LP３に於ける描画コマンドパケッ
トGCP ２のロードは時点ｔ１ａに至るまで行われる。

【００７８】これによって、各プロセッサLP０〜LP３の
データレジスタ部３２に於けるデータレジスタ４０ｉの
前段のレジスタ４０ｉａに、描画コマンドパケットGCP
２のデータＤＴがクロックパルスＰCLK のタイミングで
プリフエッチされる。

【００７９】描画コマンドパケットGCP ２のプリフエッ
チが終了すると、プロセッサLP０〜LP３側では、描画コ
マンドパケットGCP ２に続く描画コマンドパケットGCP
３の入力を禁止させるべく、時点ｔ１ａよりウエイト信
号WAIT＊をローレベルとし、該ウエイト信号WAIT＊をコ
ントローラ１３に対して供給する。

【００８０】図７中の時点ｔ１ａに於いて、ローレベル
のウエイト信号WAIT＊が出力されると共に、データスト
ローブ信号ＤＳ＊がハイレベルに立上がる。データスト
ローブ信号ＤＳ＊がハイレベルに立上がることによっ
て、該ハイレベルの期間に於けるデータが無効とされ
る。ウエイト信号WAIT＊は、図７に示されるように、描
画コマンドパケットGCP １の描画処理が終了する時点ｔ
２までローレベルとされる。

【００８１】コントローラ１３はプロセッサＬＰ０〜Ｌ
Ｐ３のウェイト信号WAIT＊のうち１つでもローレベルで
出力されたことを検出すると、メモリ１２からの描画コ
マンドパケットGCP ３の出力を停止させる。

【００８２】図６及び図７に示されるように、時点ｔ２
に至ると、プロセッサLP０に於ける描画コマンドパケッ
トGCP １の処理が終了する。これによって、プロセッサ
ＬＰ０のウエイト信号WAIT＊が解除されてハイレベルに
立上がる。

【００８３】各プロセッサLPにおいてこの描画コマンド
パケットGCP１の処理が終了した段階で、ウエイト信号W
AIT＊がハイレベルに立上がり、デコーダ３１から、例
えば、ローレベルのロード信号が後段のレジスタ４０ｉ
ｂに対して供給される。

【００８４】この結果、各データレジスタ４０ｉの前段
のレジスタ４０ｉａに保持されている描画コマンドパケ
ットGCP ２のデータＤＴが、後段のレジスタ４０ｉｂに
移される。

【００８５】上述の後段のレジスタ４０ｉｂに格納され
ている描画コマンドパケットGCP ２のデータＤＴは、端
子４６ｉ、４７を介して次段の回路ブロックに供給さ
れ、描画処理に用いられる。

【００８６】これによって、描画コマンドパケットGCP
２の描画処理が、図６に示されるように、プロセッサLP
０では時点ｔ２から、また、プロセッサLP２、LP３では
時点ｔ３から、更に、プロセッサLP１では時点ｔ４から
なされる。

【００８７】時点ｔ２からの描画処理中の期間では、デ
ータレジスタ４０ｉに於ける後段のレジスタ４０ｉｂの
内容、即ち、描画コマンドパケットGCP ２のデータＤＴ
はそのまま保持されている。次段の回路ブロックは、後
段のレジスタ４０ｉｂの内容のみを参照する。

【００８８】各データレジスタ４０ｉの前段のレジスタ
４０ｉａには、次の描画コマンドパケットGCP ３をロー
ドし得る。そこで、コントローラ１３は、描画コマンド
パケットGCP １の場合と同様に、描画コマンドパケット
GCP ２の描画処理を行っている間、描画コマンドパケッ
トGCP ３を各プロセッサLP０〜LP３にロードさせるべ
く、メモリ１２、プロセッサLP０〜LP３を制御する。

【００８９】前述したように、プロセッサLP０〜LP３に
於ける新たな描画コマンドパケットGCP(i+1)の取込み
は、プロセッサLP０〜LP３の全てが描画コマンドパケッ
トGCP(i)の処理を開始したことが条件とされるため、描
画コマンドパケットGCP ３の取込みは、図６に於ける時
点ｔ４以後になされる。同様に、描画コマンドパケット
GCP４の取込みは、時点ｔ８以後になされる。

【００９０】ところで、図６に示されるように、描画コ
マンドパケットGCP５の取込みのなされる時は、時点ｔ
１２からである。これについて、以下に説明する。

【００９１】プロセッサLP０、LP３は、時点ｔ９から描
画コマンドパケットGCP ４の処理を開始し、プロセッサ
LP１は、時点ｔ１０から描画コマンドパケットGCP ４の
処理を開始している。

【００９２】しかしながら、プロセッサLP０、LP１、LP
３が、描画コマンドパケットGCP ４の処理を既に実行し
ている或いは終了している時点ｔ１１では、プロセッサ
LP２が描画コマンドパケットGCP３の処理を実行してい
るため、該プロセッサＬＰ２から出力され、描画コマン
ドパケットGCP ３に対応するウエイト信号WAIT＊がロー
レベルとされている。

【００９３】従って、時点ｔ１１に於いて、コントロー
ラ１３では、プロセッサＬＰ２からのウエイト信号WAIT
＊がローレベルで出力されたことを検出するため、メモ
リ１２からの描画コマンドパケットGCP ５の出力が停止
される。

【００９４】これによって、プロセッサLP０、LP３で
は、既に時点ｔ１１にて、描画コマンドパケットGCP ４
の処理が終了しているにもかかわらず、描画コマンドパ
ケットGCP ５が供給されない。従って、図６に示される
ように、プロセッサLP０、LP３は、時点ｔ１１〜ｔ１２
の間、待ち状態とされる。

【００９５】図６に示されるように、時点ｔ１２に於い
て、プロセッサLP２に於いて、描画コマンドパケットGC
P ４の処理が開始されるため、該プロセッサLP２から出
力されるウエイト信号WAIT＊が解除され、ハイレベルと
される。

【００９６】コントローラ１３の制御によって、時点ｔ
１２より、メモリ１２から描画コマンドパケットGCP ５
が出力される。この描画コマンドパケットGCP ５の各プ
ロセッサLP０〜LP３に於ける取込みは、時点ｔ１２から
なされる。

【００９７】そして、プロセッサLP０、LP３では、時点
ｔ１２から描画コマンドパケットGCP ５の処理が開始さ
れ、プロセッサLP１、LP２では、時点ｔ１３から描画コ
マンドパケットGCP ５の処理が開始される。

【００９８】これによって、図８に示されるような三角
形ＴＲ１の描画がなされる。プロセッサLP０〜LP３は、
供給される描画コマンドパケットGCP に基づいて、例え
ば、図８に示される三角形ＴＲ１を生成する。この三角
形ＴＲ１の生成は、該三角形ＴＲ１を構成しているピク
セルＰＸｉｊの内、各プロセッサLP０、LP１、LP２、LP
３が各自の担当する範囲のピクセルＰＸｉｊを生成する
ことによってなされる。

【００９９】図８中、横軸はＸ軸であり、縦軸はＹ軸で
ある。Ｘ、Ｙ両軸に付されている数字は、Ｘ−Ｙ座標平
面の座標データ（Ｘ、Ｙ）を表す数字である。描画コマ
ンドパケットGCP によって指示された図形は、図８に示
されるように、ピクセルＰＸ６０、ＰＸ６６、ＰＸ０６
を頂点とする三角形ＴＲ１である。

【０１００】図８に於いて、プロセッサLP０は、Ｙ座標
のデータが“０”，“４”，“８”・・・である時に、
指定された頂点で形成される三角形ＴＲ１を表示するた
めに、該当するピクセルの生成を行う。

【０１０１】例えば、Ｙ座標のデータが“０”である時
には領域ARLP０１のピクセルＰＸ６０が生成される。Ｙ
座標のデータが“４”である時には領域ARLP０２を構成
しているピクセルＰＸ２４、ＰＸ３４、ＰＸ４４、ＰＸ
５４、ＰＸ６４が生成される。

【０１０２】その他のプロセッサLP１、LP２、LP３の場
合も同様にして、夫々のプロセッサLP１、LP２、LP３が
担当する領域のピクセルＰＸｉｊを生成する。即ち、プ
ロセッサLP１は、Ｙ座標のデータが“１”，“５”，・
・・である時に、領域ARLP１１、ARLP１２を構成してい
るピクセルの生成を行う。

【０１０３】図８に於いて、プロセッサLP２は、Ｙ座標
のデータが“２”，“６”，・・である時に、領域ARLP
２１、ARLP２２を構成しているピクセルの生成を行う。

【０１０４】図８に於いて、プロセッサLP３は、Ｙ座標
のデータが“３”，“７”・・である時に、領域ARLP３
１、・・・を構成しているピクセルの生成を行う。

【０１０５】この一実施例によれば、並列接続されてい
る複数のプロセッサLP０〜LP３によって描画処理を並列
的に行う場合、各プロセッサLP０〜LP３内のデータレジ
スタ４０ｉの内、後段のレジスタ４０ｉｂに、現在、描
画処理中の描画コマンドパケットGCP(ｉ) のデータＤＴ
が保持されていると共に、前段のレジスタ４０ｉａに次
に処理すべき描画コマンドパケットGCP(ｉ＋１) のデー
タＤＴをプリフエッチするようにしているので、現在の
描画コマンドパケットGCP(ｉ) の処理を終了したプロセ
ッサLPは、次の描画コマンドパケットGCP(ｉ＋１) の処
理を実行でき、各プロセッサLP０〜LP３は連続的に描画
コマンドパケットGCP の処理を実行できる。

【０１０６】これによって、複数のプロセッサLP０〜LP
３にて発生する待ち時間の解消或いは大幅な短縮が可能
となり、そして、システム全体の処理速度の向上が可能
となる。

【０１０７】また、この一実施例によれば、描画処理中
にプロセッサLP内のデータレジスタ４０ｉの内、前段の
レジスタ４０ｉａに次に処理すべき描画コマンドパケッ
トGCP(ｉ＋１) のデータＤＴを取込むようにしているの
で、一つのプロセッサLP、例えば、プロセッサLP０を用
いて描画処理を行う場合であっても、描画処理時間中に
次に処理すべき描画コマンドパケットGCP(ｉ＋１) のデ
ータＤＴを取込むことができ、処理能力、効率を向上さ
せることができる。

【０１０８】更に、この一実施例では、前段のレジスタ
４０ｉａに加えて、後段のレジスタ４０ｉｂを設けてい
るので、前回の描画コマンドGCで使用したパラメーター
を再度ロードすることなく、今回の描画処理実行時に使
用することができる。

【０１０９】図９乃至図１２は、この発明の他の実施例
を示す図である。尚、上述の一実施例と共通する部分に
は同一符号を付し、重複する説明を省略する。

【０１１０】この他の実施例が、前述の一実施例と異な
る点は、データストローブ信号ＤＳ＊を保持するレジス
タ２６、アドレスデータＡＤを保持するレジスタ２８、
データＤＴを保持するレジスタ３０の前段に、１段のバ
ッファレジスタを配していることである。

【０１１１】これは、図１に示されるコントローラ１３
が、各プロセッサLP０〜LP３から出力されるウエイト信
号WAIT＊を検出しても、直ぐに動作状態を切り替えるこ
とが難しい場合にクロックパルスＰCLK の１周期分の余
裕を持たせたものである。

【０１１２】図９には、データストローブ信号ＤＳ＊を
保持する部分の構成が示されている。図９の構成に於い
て、端子２５を介してデータストローブ信号ＤＳ＊が供
給される。このデータストローブ信号ＤＳ＊は、バッフ
ァレジスタ５５、セレクタ５６の一方の端子５６ａに供
給される。

【０１１３】バッファレジスタ５５は、レジスタ２６と
同様に、入力されるデータストローブ信号ＤＳ＊をクロ
ックパルスＰCLK のタイミングで取込み、次段に出力す
ると共に、ウエイト信号WAIT＊がローレベルである時、
データストローブ信号ＤＳ＊を保持するように制御され
ている。バッファレジスタ５５から出力されるデータス
トローブ信号ＤＳ＊は、セレクタ５６の他方の端子５６
ｂに供給される。

【０１１４】セレクタ５６の接続状態は、端子５７を介
してコントロールブロック７から供給される制御信号に
より制御される。該セレクタ５６によって選択されたデ
ータストローブ信号ＤＳ＊はレジスタ２６に供給され
る。そして、端子５８を介して供給されるウエイト信号
WAIT＊がローレベルである時、データストローブ信号Ｄ
Ｓ＊がレジスタ２６に保持される。

【０１１５】図１０には、アドレスデータＡＤを保持す
る部分の構成が示されている。図１０の構成に於いて、
端子２７を介してアドレスデータＡＤが供給される。こ
のアドレスデータＡＤは、バッファレジスタ６１、セレ
クタ６２の一方の端子６２ａに供給される。

【０１１６】バッファレジスタ６１は、レジスタ２８と
同様に、入力されるアドレスデータＡＤをクロックパル
スＰCLK のタイミングで取込み、次段に出力すると共
に、ウエイト信号WAIT＊がローレベルである時、アドレ
スデータＡＤを保持するように制御されている。このバ
ッファレジスタ６１から出力されるアドレスデータＡＤ
は、セレクタ６２の他方の端子６２ｂに供給される。

【０１１７】セレクタ６２の接続状態は、端子６３を介
してコントロールブロック７から供給される制御信号に
より制御される。該セレクタ６２によって選択されたア
ドレスデータＡＤはレジスタ２８に供給される。そし
て、端子６４を介して供給されるウエイト信号WAIT＊が
ローレベルである時、アドレスデータＡＤがレジスタ２
８に保持される。

【０１１８】図１１には、データＤＴを保持する部分の
構成が示されている。図１１の構成に於いて、端子２９
を介してデータＤＴが供給される。このデータＤＴは、
バッファレジスタ７１、セレクタ７２の一方の端子７２
ａに供給される。

【０１１９】バッファレジスタ７１は、レジスタ３０と
同様に、入力されるデータＤＴをクロックパルスＰCLK
のタイミングで取込み、次段に出力すると共に、ウエイ
ト信号WAIT＊がローレベルである時、データＤＴを保持
するように制御されている。このバッファレジスタ７１
から出力されるデータＤＴは、セレクタ７２の他方の端
子７２ｂに供給される。

【０１２０】セレクタ７２の接続状態は、端子７３を介
してコントロールブロック７から供給される制御信号に
て制御される。該セレクタ７２によって選択されたデー
タＤＴはレジスタ３０に供給される。そして、端子７４
を介して供給されるウエイト信号WAIT＊がローレベルで
ある時、データＤＴがレジスタ３０に保持される。

【０１２１】以下、図９乃至図１２を参照して、動作を
説明する。また、説明を簡単にするため、プロセッサは
１つだけあるものとする。時点ｔ１に至る迄の期間で
は、図１２に示されるように、データストローブ信号Ｄ
Ｓ＊はローレベルとされており、データは有効であるこ
とが示されている。また、時点ｔ１に至る迄の期間で
は、図１２に示されるように、ウエイト信号WAIT＊は、
ハイレベルとされており、供給される各種のデータの受
け入れが可能であることを示している。

【０１２２】図１２に示されるように、時点ｔ１まで
は、描画コマンドパケットGCP １の受け入れ、また、時
点ｔ１〜ｔ１ｃまでは、描画コマンドパケットGCP ２の
受け入れがなされる。この描画コマンドパケットGCP
１、GCP ２の受け入れは、前述の一実施例と同様にして
なされるので、重複する説明を省略する。

【０１２３】図１２の時点ｔ１ｃでは、現在、描画処理
中の描画コマンドパケットGCP １のパラメータGP１、描
画コマンドGC１に加え、次に処理すべき描画コマンドパ
ケットGCP ２のパラメータGP２、描画コマンドGC２をも
既にデータレジスタ４０ｉに取込んでいる。

【０１２４】時点ｔ１ｃに於いて、ウエイト信号WAIT＊
がハイレベルからローレベルに立下がる。即ち、描画コ
マンドパケットGCP ３の転送を停止させるべく、プロセ
ッサLP０からコントローラ１３にローレベルのウエイト
信号WAIT＊が供給される。

【０１２５】コントローラ１３では、ローレベルのウエ
イト信号WAIT＊が検出されると、プロセッサLP０に対
し、図１２に示される時点ｔ１ｄより描画コマンドパケ
ットGCP ３の供給を停止する。従って、図１２に示され
るように、プロセッサLP０に対する描画コマンドパケッ
トGCP ３の供給が停止される。

【０１２６】これと共に、コントロールブロック７で
は、セレクタ５６、６２、７２に対して制御信号を供給
する。これによって、セレクタ５６では端子５６ｂ側に
接続され、また、セレクタ６２では端子６２ｂ側に接続
され、更に、セレクタ７２では端子７２ｂ側に接続され
る。

【０１２７】図１２に示され、また、上述したように、
コントローラ１３では、プロセッサLP０から出力される
ウエイト信号WAIT＊を検出しても直ぐに動作状態を切り
替えることが難しいので、時点ｔ１ｃ〜ｔ１ｄの間に、
１クロックパルスＰCLK に相当する描画コマンドパケッ
トGCP ３のパラメータGP３ａがプロセッサLP０に供給さ
れる。

【０１２８】時点ｔ１ｃ〜ｔ１ｄの間の描画コマンドパ
ケットGCP ３のパラメータGP３ａ、データストローブ信
号ＤＳ＊のレベル等は、図１２に示されるクロックパル
スＰCLK1の立上りエッジにて、バッファレジスタ５５、
６１、７１に取込まれ、保持されている。

【０１２９】例えば、描画コマンドパケットGCP ３のパ
ラメータGP３ａは、バッファレジスタ６１、７１に保持
され、また、データストローブ信号ＤＳ＊のレベル〔図
１２の例ではローレベル〕は、バッファレジスタ５５に
保持される。

【０１３０】時点ｔ１ｄ〜ｔ２ａまでは、データストロ
ーブ信号ＤＳ＊がハイレベルに立上がるので、この間の
データは無効とされる。

【０１３１】時点ｔ１〜ｔ２までは、図１２に示される
ように、描画コマンドパケットGCP１の描画処理がなさ
れる。このレジスタ２６、２８、３０以後の回路構成及
び、信号或いはデータ等の処理については、前述した一
実施例と同様であるので、重複する説明を省略する。そ
して、時点ｔ２に至ると、ウエイト信号WAIT＊がハイレ
ベルに立上がる。

【０１３２】時点ｔ２に於いて、プロセッサLP０からコ
ントローラ１３に、ハイレベルのウエイト信号WAIT＊が
供給される。

【０１３３】コントローラ１３では、ウエイト信号WAIT
＊に基づいて、プロセッサLP０に対する描画コマンドパ
ケットGCP ３の供給を、図１２に示される時点ｔ２ａよ
り再開する。

【０１３４】前述したように、セレクタ５６、６２、７
２では、端子５６ｂ、６２ｂ、７２ｂ側に接続されてい
るので、バッファレジスタ５５、６１、７１に保持され
ている時点ｔ１ｃ〜ｔ１ｄの間のデータストローブ信号
ＤＳ＊、パラメータGP３ａ等が、セレクタ５６、６２、
７２を介してレジスタ２６、２８、３０に供給される。

【０１３５】即ち、レジスタ２６には、データストロー
ブ信号ＤＳ＊のレベル〔ローレベル〕が取込まれ、ま
た、レジスタ２８、３０には、描画コマンドパケットGC
P ３のパラメータGP３ａが取込まれる。

【０１３６】バッファレジスタ５５、６１、７１からの
データの取込みが終了すると、コントロールブロック７
は、セレクタ５６、６２、７２に対して制御信号を供給
する。これによって、セレクタ５６、６２、７２は時点
ｔ２ａ迄に接続状態が制御される。即ち、セレクタ５６
では端子５６ａ側に接続され、また、セレクタ６２では
端子６２ａ側に接続され、更に、セレクタ７２では端子
７２ａ側に接続される。

【０１３７】従って、レジスタ２６、２８、３０では、
時点ｔ２〜ｔ２ａの間では、上述した時点ｔ１ｃ〜ｔ１
ｄの間のデータが保持されると共に、出力される。ま
た、時点ｔ２ｂ以後では、描画コマンドパケットGCP ３
のパラメータGP３ｂと、それに続くパラメータGP３ｃ、
・・・が保持され、出力される。

【０１３８】時点ｔ１ｃ〜ｔ１ｄのデータストローブ信
号ＤＳ＊は、ローレベルとされているので、この間のデ
ータは有効とされる。これに基づいて、時点ｔ１ｃ〜ｔ
１ｄのパラメータGP３ａが有効とされ、次段に供給され
る。

【０１３９】時点ｔ２ａ以後のデータストローブ信号Ｄ
Ｓ＊は、ローレベルとされているので、この間のデータ
は有効とされる。これに基づいて、時点ｔ２ａ以後のパ
ラメータGP３ｂ、GP３ｃ、・・・が有効とされ、次段に
供給される。

【０１４０】結果的に描画コマンドパケットGCP ３は途
切れることなく、レジスタ２６、２８、３０及び、該レ
ジスタ２６、２８、３０以後の回路に供給される。

【０１４１】時点ｔ２後は、図１２に示されるように、
描画コマンドパケットGCP ２の描画処理がなされる。こ
のレジスタ２６、２８、３０以後の回路構成また、信号
或いはデータの処理については、前述した一実施例と同
様であるので、重複する説明を省略する。

【０１４２】この他の実施例によれば、前述の一実施例
の効果に加え、時点ｔ１ｃに於いて、プロセッサLPから
ローレベルのウエイト信号WAIT＊を出力した後、１クロ
ックパルスＰCLK に相当する描画コマンドパケットGCP
３のパラメータGP３ａが各プロセッサLP０〜LP３にて保
持されているので、外部とのインターフエースのタイミ
ングに余裕を持たせることができる。

【０１４３】

【発明の効果】この発明にかかる描画処理装置によれ
ば、現在の描画コマンドパケットの処理を終了したプロ
セッサは、次の描画コマンドパケットの処理を実行で
き、各プロセッサは、連続的に描画コマンドパケットの
処理を実行できるという効果があり、これによって、待
ち時間の解消或いは大幅な短縮が可能となり、また、シ
ステム全体の処理速度を向上させることができるという
効果がある。

【０１４４】また、現在の描画コマンドパケットの描画
処理時間中に次に処理すべき描画コマンドパケットを取
込むことができるので、一つのプロセッサを用いて描画
処理を行う場合でも、処理能力、そして、効率を向上さ
せることができるという効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例の全体ブロック図である。

【図２】描画コマンドパケットの構成を示す説明図であ
る。

【図３】プロセッサの構成を示すブロック図である。

【図４】インターフエースブロックの構成を示すブロッ
ク図である。

【図５】データレジスタ部の構成を示すブロック図であ
る。

【図６】複数のプロセッサの処理状態と待ち時間を示す
説明図である。

【図７】インターフエースブロックの動作を示すタイミ
ングチャートである。

【図８】複数のプロセッサによって三角形を描画する例
を示す説明図である。

【図９】他の実施例を示すブロック図である。

【図１０】他の実施例を示すブロック図である。

【図１１】他の実施例を示すブロック図である。

【図１２】他の実施例に於けるインターフエースブロッ
クの動作を示すタイミングチャートである。

【図１３】描画コマンドパケットの構成を示す従来例の
説明図である。

【図１４】複数のプロセッサによって三角形を描画する
例を示す従来例のブロック図である。

【図１５】複数のプロセッサによる描画処理を示す従来
例の説明図である。

【図１６】複数のプロセッサの処理状態と待ち時間を示
す従来例の説明図である。

【符号の説明】

３２データレジスタ部 LP０、LP１、LP２、LP３プロセッサ GCP 、GCP １、GCP ２描画コマンドパケット GC、GC１、GC２描画コマンド GP、GP１１〜GP１Ｎ、GP２１〜GP２Ｎパラメータ４０１〜４０(N-1) データレジスタ４０１ａ〜４０(N-1) ａレジスタ４０１ｂ〜４０(N-1) ｂレジスタ

Claims

【特許請求の範囲】

【請求項１】複数のプロセッサを並列に接続して画像
データの処理を行う描画処理装置に於いて、上記プロセッサは、描画コマンド及びパラメータとからなり、現在、描画処
理中のコマンドパケットと、描画コマンド及びパラメータとからなり、少なくとも次
に描画処理するコマンドパケットと、を保持するように
したことを特徴とする描画処理装置。