JPH05119125A - Logic integrated circuit and testing method therefor - Google Patents

Abstract

PURPOSE:To facilitate reading and writing and to improve the controllability of a test by connecting the gate of as selecting switch comprising two transistors to two selecting row and column lines. CONSTITUTION:A selecting switch comprising two transistors 1 and 2 is prepared for each object of a test. One transistor 1 is used for row selection, and the other transistor 2 is used for column selection. A row selecting line 11 and a column selecting line 21 are connected to the gates of the respective transistors. Therefore, when the selecting signals are sent into the row selecting line 11 and the column selecting line 21 corresponding to the node of the object of the test, only one arbitrary node is randomly selected. The writing of information is performed as follows. One end is connected to a writing object W0 or W1 and the other end is connected to GND or VDD with respect to the selecting switch comprising two transistors 1 and 2.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は集積回路の試験容易化の
ための回路設計技術に関する。BACKGROUND OF THE INVENTION The present invention relates to a circuit design technique for facilitating test of an integrated circuit.

【０００２】[0002]

【従来技術】大規模集積回路は大規模化の一途を辿り、
一方、不良検出率の要求は９５％以上と高い。近年ＡＳ
ＩＣ（特定用途向け集積回路）市場では、チップ全面に
単位セルを配置したいわゆるＳＯＧ（Ｓｅａ Ｏｆ Ｇ
ａｔｅ）が代表的技法となっているが、ＡＳＩＣの性格
から短期間の開発を余儀なくされている。その結果、テ
ストパターンの自動生成が必要であるが、５万ゲート以
上の規模の大規模集積回路では、設計者によるパターン
作成は現実的ではないとされている。2. Description of the Related Art Large-scale integrated circuits continue to increase in scale,
On the other hand, the defect detection rate is as high as 95% or more. AS in recent years
In the IC (special purpose integrated circuit) market, so-called SOG (Sea Of G) in which unit cells are arranged on the entire surface of the chip
ate) is a typical technique, but due to the nature of ASIC, it is forced to be developed in a short period of time. As a result, it is necessary to automatically generate a test pattern, but it is considered that the designer does not realistically create a pattern in a large-scale integrated circuit having a scale of 50,000 gates or more.

【０００３】そこで、集積回路の試験を容易に行なえる
ようにするため、いくつかの方法が提案されている。ま
ず、いわゆるスキャンパス方式は、チップ内のフリップ
フロップ、ラッチ等を順次接続し、試験の際はこれらを
シフトレジスタとして動作させて、特定ノードへの論理
値設定及び特定ノードからの読出しを、シリアルに行う
方法である。Therefore, some methods have been proposed in order to facilitate testing of integrated circuits. First, in the so-called scan path method, flip-flops, latches, etc. in the chip are sequentially connected, and during testing, these are operated as shift registers to set the logical value to a specific node and read from the specific node in a serial manner. Is the way to do it.

【０００４】別の試験方式として、行と列を選択して試
験箇所を指定する技術があり、次のような技術があっ
た。例えば、特開昭６１−４９７８（従来技術１）で
は、テスト信号供給用の信号線とテスト用出力信号線と
が互いに交叉するように配置し、各信号線の交点に配置
されたスイッチ素子のコントロール端子に論理ゲート回
路の出力を接続している。同様に、特開昭６３−３８３
２４（従来技術２）では、各信号線の交点に配置された
スイッチ素子のコントロール端子に行選択信号を与えて
いる。更に、特開平１−１７９３３８（従来技術３）で
は、上記両者と同じ技術及び各列の出力をラッチしシフ
トレジスタでシリアルに取り出していた。As another test method, there is a technique of selecting a row and a column and designating a test portion, and there is the following technique. For example, in Japanese Patent Laid-Open No. 61-4978 (Prior Art 1), a signal line for supplying a test signal and an output signal line for a test are arranged so as to cross each other, and a switch element arranged at an intersection of each signal line. The output of the logic gate circuit is connected to the control terminal. Similarly, JP-A-63-383
In No. 24 (Prior art 2), a row selection signal is given to the control terminal of the switch element arranged at the intersection of each signal line. Further, in Japanese Patent Laid-Open No. 1-179338 (Prior Art 3), the same technique as that of both of them and the output of each column are latched and serially taken out by a shift register.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、従来技
術には次のような問題点があった。まず、スキャンパス
方式は、フリップフロップ等を試験の際にはシフトレジ
スタとして機能させるため、通常の素子に比べてそのた
めの機能を余分に持つ必要があり、ゲート数が２〜３倍
必要と言われていた。また、シリアルなパスを構成する
必要上、総てのフリップフロップを試験用のフリップフ
ロップに変更しなければならず、そのために付加すべき
回路が本来の機能のための回路に対して無視し得なくな
っていた。その結果、試験の目的のためだけでチップ内
の多くの面積を占めることになり、集積度の向上に反す
る結果となっていた。However, the prior art has the following problems. First, in the scan path method, a flip-flop or the like is made to function as a shift register at the time of testing, so it is necessary to have an extra function for that purpose as compared with a normal element, and it is said that the number of gates is 2 to 3 times. It was being appreciated. In addition, all flip-flops must be changed to test flip-flops because of the need to construct a serial path, and the circuit to be added for that purpose can be ignored with respect to the circuit for the original function. It was gone. As a result, a large area in the chip is occupied only for the purpose of the test, which is against the improvement of the degree of integration.

【０００６】更に、試験ノードに対する書込みと読出し
がシーケンシャルに行われるため、不要なノードが多く
含まれていても、省略できず、試験時間の短縮が計れ
ず、試験時間が長大となり、集積回路の大規模化に対応
できない。また、大規模集積回路に対応すべく、回路全
体をスキャン部と非スキャン部とに分割する方法も、一
部考えられているが、現段階では困難との見方が一般的
である。Further, since writing and reading are sequentially performed to the test node, even if a lot of unnecessary nodes are included, they cannot be omitted, the test time cannot be shortened, the test time becomes long, and the integrated circuit It cannot cope with large scale. Further, some methods have been considered for dividing the entire circuit into a scan unit and a non-scan unit in order to cope with a large-scale integrated circuit, but it is generally considered difficult at this stage.

【０００７】更に、試験パターン生成の自動化を前提と
した場合には、スキャン用フリップフロップへの自動変
換のための自動回路設計技術、更には、スキャン用フリ
ップフロップを順に接続するための自動ルーティング技
術等の高度な前処理技術が必要である。これらの技術
は、本来の回路設計に匹敵する、もしくは、上回る高度
な処理技術が要求され、その実現は容易でない。Further, if automation of test pattern generation is assumed, an automatic circuit design technique for automatic conversion into scan flip-flops and an automatic routing technique for sequentially connecting scan flip-flops. Advanced pretreatment technology such as These technologies require high-level processing technology that is equal to or exceeds the original circuit design, and its realization is not easy.

【０００８】従来技術１〜３は、すべてのノードの読出
しをシーケンシャルに行なう必要はなくなったが、記憶
素子等への書込み機能は、従来技術１〜２については無
く、同３についても明記されていなかった。そのため、
スキャンパス方式に比べて読出しは容易、すなわち観測
性は高くなったが、外部からの直接的な内部ノード制御
ができないため、制御性へは全く貢献しておらず、制御
性向上には試験パターンの品質に依存せざるを得なかっ
た。その結果、試験ノードの制御は入力パッド等を経由
して間接的に行なわざるを得ず、いきおい、試験パター
ン、試験時間、及びその開発所要時間は長大となり、試
験時間も短縮するのが容易ではなかった。In the prior arts 1 to 3, it is no longer necessary to read all the nodes sequentially, but the writing function to the storage element or the like is not provided in the prior arts 1 and 2, and the same is also specified in the same. There wasn't. for that reason,
It is easier to read than the scan path method, that is, the observability is higher, but it does not contribute to the controllability because it cannot directly control the internal node from the outside. I had to rely on the quality of. As a result, the control of the test node must be indirectly performed via the input pad, etc., and the test pattern, the test time, and the development required time become long, and it is not easy to reduce the test time. There wasn't.

【０００９】また、テストパターンの生成においては、
試験対象回路に至るすべての経路を後方に辿る経路活性
化法が知られていた。例えば、テストパターン自動生成
時の組合せ回路に対する経路活性化を行う場合は、外部
から制御可能なノード、即ち、入力パッドまでの全回路
を、活性化の対象としなければならない。経路活性化の
理論として知られるＤアルゴリズム等での対応は、ＬＳ
Ｉの大規模化に伴い難しくなっている。Ｄアルゴリズム
で適応可能な回路規模は２０００ゲート程度と言われて
いるため、本発明の目的とする大規模ＬＳＩへの対応は
難しいと言える。Further, in generating the test pattern,
A route activation method has been known in which all the routes to the circuit under test are traced backward. For example, when path activation is performed on a combinational circuit when a test pattern is automatically generated, all externally controllable nodes, that is, all circuits up to an input pad must be activated. The correspondence with the D algorithm known as the theory of route activation is
It has become difficult with the large scale of I. Since it is said that the circuit scale applicable by the D algorithm is about 2000 gates, it can be said that it is difficult to deal with the large-scale LSI which is the object of the present invention.

【００１０】また、経路活性化法は試験対象回路に至る
すべての経路を、入力端子まで辿ると前述のように活性
化領域が指数関数的に広がるので、入力パッドを設け活
性化領域を縮小することも行なわれていた。しかし、こ
の技術はプローブとの接触の都合上ある程度の面積の入
力パッドが必要で、近年の集積度の高い集積回路におい
てはベーシックセル１０個前後分にも及び、回路効率を
損ねていた。また、そのための、設計済み回路の移動も
かなり大規模となり、設計作業にも支障をきたしてい
た。Further, in the path activation method, when the entire path to the circuit under test is traced to the input terminal, the activation area exponentially expands as described above, so that the input pad is provided to reduce the activation area. Things were also being done. However, this technique requires an input pad with a certain area for the purpose of contact with the probe, and in an integrated circuit with a high degree of integration in recent years, it has reached about 10 basic cells, impairing the circuit efficiency. In addition, the movement of the designed circuit for that purpose has become quite large, which has hindered the design work.

【００１１】また、上記活性化領域の中に順序回路があ
るとテストパターンの生成が複雑となり、実際の試験の
効率も大幅に低下する。まず、入力点から試験対象まで
の経路の中に順序回路があると、順序回路の前後で入力
と出力が１クロックずつ遅れるので、それを考慮してテ
ストパターンを生成する必要がある。従って、経路中に
順序回路が数段あると、テストパターンの生成は非常に
複雑となる。次に、試験の場合も、１つのテストパター
ンにつき、テストパターンの影響が入力点から試験対象
まで及ぶまでに数クロックの時間が必要となるのであ
る。Further, if there is a sequential circuit in the activation area, the generation of the test pattern becomes complicated, and the efficiency of the actual test is greatly reduced. First, if there is a sequential circuit in the path from the input point to the test target, the input and output are delayed by one clock before and after the sequential circuit, and it is necessary to generate the test pattern in consideration of this. Therefore, if there are several sequential circuits in the path, the generation of the test pattern becomes very complicated. Next, also in the case of testing, it takes several clock times for one test pattern until the influence of the test pattern extends from the input point to the test target.

【００１２】更に、順序回路については、その内部状態
を外部より制御したり観測できれば組合せ回路として扱
えるが、これが不可能なときには、時間的な変化を空間
的に展開する必要があり、活性化対象は更に増大する。
ここで時間的な変化を空間的に展開するというのは、例
えば、学会誌等で知られているように、対象となる順序
回路の時間的動作についてその回路を重複させシリーズ
に接続した等価回路を考えて、テストパターンを開発す
る方法を言う。Further, the sequential circuit can be treated as a combinational circuit if its internal state can be controlled or observed from the outside, but if this is not possible, it is necessary to spatially expand the temporal change, and it is necessary to activate it. Will increase further.
Spreading temporal changes spatially here means, for example, as is known in academic journals, etc., an equivalent circuit in which the sequential circuits of interest are overlapped and connected in series. Think about how to develop a test pattern.

【００１３】このように、従来技術では情報の書込み技
術が不明であり、その結果、論理回路では入力点に順次
遡る必要があり、順序回路でも一連の時系列の最初の時
点まで時間的に遡る必要があった。その結果、試験パタ
ーンの組合せは指数関数的に増大するということにな
り、自動生成するにしても処理時間が長大となり、通常
は困難であった。As described above, the technique of writing information is unknown in the conventional technique, and as a result, it is necessary to sequentially trace back to the input point in the logic circuit, and even in the sequential circuit, it is traced back in time to the first point in the series of time series. There was a need. As a result, the combinations of test patterns increase exponentially, and even if they are automatically generated, the processing time becomes long, which is usually difficult.

【００１４】また、従来技術１と３は、各列にセンスア
ンプを必要としており、周辺回路が占める面積が大き
く、集積度の妨げとなっていた。試験は行単位あるいは
列単位で行う必要があり、そのため、セルを個別に調べ
る場合、無駄な時間を浪費する。更に、各列の出力をラ
ッチしシフトレジスタでシリアルに取り出す方式のた
め、１段ずつシフトする必要があり、シフトレジスタの
出口に近い列以外を見たい場合、結果の取り出しまでに
時間がかかる。Further, in the prior arts 1 and 3, the sense amplifier is required for each column, and the area occupied by the peripheral circuits is large, which hinders the degree of integration. The test needs to be performed on a row-by-row or column-by-column basis, which wastes time when examining cells individually. Further, since the output of each column is latched and serially fetched by the shift register, it is necessary to shift one stage at a time, and when it is desired to look at columns other than the column near the exit of the shift register, it takes time to fetch the result.

【００１５】従来技術２および従来技術３については、
行選択線が同一行中の総てのスイッチングトランジスタ
のゲートに共通に接続されているため、選択された行上
のテストノードはすべて、各々の列選択線と導通状態と
なる。一方、列選択線上には行選択用トランジスタが行
数分接続されているため、これらのトランジスタの接合
容量により、各ノードからの電荷の移動がおこる。上記
接合容量は通常ｎ−ＭＯＳトランジスタ１個あたり０．
０２ｐＦ程度であり、２０００行ｘ４００列即ち８０万
ゲートのＳＯＧでは、１列あたり４０ｐＦ（０．０２ｐ
Ｆｘ２０００）程度になり、行上には４００個のノード
があるから、全体では１６０００ｐＦ（４０ｐＦｘ４０
０）と過大な寄生容量となり、電荷の移動が無視できな
くなる。この電荷の移動はデコーダの作動開始の瞬間か
ら同時発生するため、電源ラインの電圧降下等を引起し
それがノイズとして、試験対象の内部の単位セルの誤動
作につながり試験自体の信頼性が低下している恐れがあ
った。Regarding Prior Art 2 and Prior Art 3,
Since the row selection line is commonly connected to the gates of all the switching transistors in the same row, all the test nodes on the selected row are brought into conduction with the respective column selection lines. On the other hand, since row selection transistors are connected on the column selection lines by the number of rows, charges are transferred from each node due to the junction capacitance of these transistors. The junction capacitance is usually 0.
It is about 02 pF, and in an SOG having 2000 rows × 400 columns, that is, 800,000 gates, 40 pF per column (0.02 p
Fx2000) and there are 400 nodes on the line, so 16000pF (40pFx40) in total.
0) is an excessive parasitic capacitance, and the movement of charges cannot be ignored. This transfer of electric charges occurs simultaneously from the moment the decoder starts operating, causing a voltage drop in the power supply line, which causes noise, which leads to malfunction of the unit cell inside the test object and reduces the reliability of the test itself. I was afraid.

【００１６】[0016]

【課題を解決するための手段】集積回路の試験における
課題は、次に示す発明の集積回路により解決される。第
１の発明は、行方向および列方向に、行選択線および列
選択線がそれぞれ複数本配線され、直列に接続されてい
る２個のトランジスタからなる選択スイッチが複数設置
されており、上記選択スイッチについては、それを構成
する２個のトランジスタのうち一方のトランジスタのゲ
ートが行選択線に、他方のトランジスタのゲートが列選
択線にそれぞれ接続されている、ことを特徴とする試験
対象の個別選択が可能な論理集積回路である。The problems in testing integrated circuits are solved by the integrated circuits of the invention described below. According to a first aspect of the invention, a plurality of row selection lines and a plurality of column selection lines are arranged in the row direction and the column direction, and a plurality of selection switches each including two transistors connected in series are installed. Regarding the switch, one of the two transistors forming the switch has a gate connected to a row selection line and a gate of the other transistor connected to a column selection line. It is a selectable logic integrated circuit.

【００１７】第２の発明は、上記２個のトランジスタか
らなる選択スイッチの内、一部の選択スイッチについ
て、一方の端部が試験対象に接続され、他方の端部がチ
ップ内のハイまたはローの配線に接続されている、こと
を特徴とする第１の発明の論理集積回路である。According to a second aspect of the present invention, in some of the selection switches consisting of the above two transistors, one end is connected to a test object and the other end is high or low in the chip. The logic integrated circuit according to the first aspect of the invention is connected to the wiring.

【００１８】第３の発明は、上記２個のトランジスタか
らなる選択スイッチの内、一部の選択スイッチについ
て、一方の端部が試験対象に接続され、他方の端部が隣
接する行の行選択線に接続されており、更に、上記隣接
する行の行選択線を読出線として選択する手段が設置さ
れている、ことを特徴とする第１の発明の論理集積回路
である。In a third aspect of the present invention, among the selection switches composed of the above two transistors, some of the selection switches have one end connected to a test object and the other end connected to the adjacent row. The logic integrated circuit according to the first aspect of the invention is characterized in that the logic integrated circuit is connected to a line and further has means for selecting a row selection line of the adjacent row as a read line.

【００１９】第４の発明は、１つ以上の順序回路につい
て、それらを構成する論理ゲートのうちの１つ以上の論
理ゲートが書込み用の入力点を有し、その書込み用の入
力点は前記選択スイッチによりローあるいはハイに接続
されていることにより、書込み可能な順序回路を備え
た、ことを特徴とする第２の発明の論理集積回路であ
る。According to a fourth aspect of the present invention, in one or more sequential circuits, at least one of the logic gates constituting them has an input point for writing, and the input point for writing is the aforementioned input point. The logic integrated circuit according to the second aspect of the invention is characterized in that the logic integrated circuit according to the second aspect includes a sequential circuit that is writable by being connected to low or high by a selection switch.

【００２０】第５の発明は、論理集積回路の中の試験対
象に至る回路を後方に辿りその経路を活性化するための
テストパターンを入力して試験を行なう経路活性化法に
おいて、上記試験対象に至る回路を後方に辿る工程で
は、順序回路に辿りついた場合は、その順序回路に上記
選択スイッチを接続して書込み可能な順序回路とするこ
とによりその経路へのテストパターンの入力点とし、順
序回路に辿りつかない場合は上記集積回路の入力端子あ
るいは入力パッドをその経路へのテストパターンの入力
点とし、テストパターンを作成する工程では、上記書込
み可能な順序回路に、前記選択スイッチの選択によりテ
ストパターンをラッチさせ、かつ、上記集積回路の入力
端子あるいは入力パッドにテストパターンを直接入力す
ることにより、上記試験対象に至る回路を活性化するテ
ストパターンを入力する、ことを特徴とする論理集積回
路の試験方法である。A fifth aspect of the present invention is a path activation method in which a test pattern in a logic integrated circuit is traced backward to a test object and a test pattern for activating the path is input to perform the test. In the step of tracing the circuit to the backward, when the sequential circuit is reached, by connecting the selection switch to the sequential circuit and making it a writable sequential circuit, it becomes the input point of the test pattern to the path, When the sequential circuit cannot be reached, the input terminal or the input pad of the integrated circuit is used as the input point of the test pattern to the path, and in the process of creating the test pattern, the writable sequential circuit is selected by the selection switch. The test pattern is latched by and the test pattern is directly input to the input terminal or the input pad of the integrated circuit. Inputting a test pattern to activate the circuit leading to test subject, a method for testing the logic integrated circuit, characterized in that.

【００２１】[0021]

【作用】各試験対象について、２個のトランジスタ１，
２からなる選択スイッチを用意し、図１（ａ）に示すよ
うに、一方のトランジスタ１を行選択用、他方のトラン
ジスタ２を列選択用とし、それぞれのトランジスタのゲ
ートに行選択線１１、列選択線２１を接続する。従っ
て、試験対象のノードに対応する行選択線１１と列選択
線２１に選択信号を送ることにより、任意のしかも唯１
つのノードだけを、ランダムに選択することが可能であ
る。従って、図中の試験対象Ｒ０はｉ行ｊ列に対応する
選択スイッチ、試験対象Ｒ１はｉ＋１行ｊ列に対応する
選択スイッチをそれぞれ選択することで、読出し可能と
なる。以下、「ｉ行ｊ列に対応する選択スイッチ」を
「選択スイッチ（ｉ，ｊ）」と略称する。[Function] For each test object, two transistors 1,
As shown in FIG. 1A, one of the transistors 1 is used for row selection, and the other transistor 2 is used for column selection. The gate of each transistor is provided with a row selection line 11 and a column. Select line 21 is connected. Therefore, by sending a selection signal to the row selection line 11 and the column selection line 21 corresponding to the node under test, an arbitrary and unique
Only one node can be randomly selected. Therefore, the test object R0 in the figure can be read by selecting the selection switch corresponding to the i-th row and the j-th column, and the test object R1 by selecting the selection switch corresponding to the i + 1-th row and the j-th column. Hereinafter, the “selection switch corresponding to the i-th row and the j-th column” is abbreviated as “selection switch (i, j)”.

【００２２】読出し線については、従来技術では読出し
専用の配線を設置していたが、本発明では、スペースを
節約するために、隣接する行又は列の選択線を流用す
る。接続方法を図１（ａ）に示す。図中、試験対象Ｒ０
あるいはＲ１の状態は、ｉ＋１行の行選択線１１あるい
はｉ＋２行の行選択線１１に読出され、後述する周辺回
路によりチップ外に出力することができる。As for the read line, a read-only line is provided in the prior art, but in the present invention, the select line of the adjacent row or column is diverted in order to save space. The connection method is shown in FIG. In the figure, test target R0
Alternatively, the state of R1 can be read to the row selection line 11 of the i + 1th row or the row selection line 11 of the i + 2th row, and can be output to the outside of the chip by the peripheral circuit described later.

【００２３】このように、直列に接続された２個のトラ
ンジスタにより唯１つのノードだけを選択できるため、
論理ゲートの規模によらず寄生容量は小さくかつほぼ一
定にできる。規模の大きな（１００万ゲート以上）ＳＯ
Ｇにおいても、寄生容量はあまり増加しないので、従来
技術に見られたような過大な電荷の移動は発生せず、安
定的に試験でき、アクセスタイムの短縮が可能である。In this way, since only one node can be selected by the two transistors connected in series,
The parasitic capacitance can be small and almost constant regardless of the scale of the logic gate. Large SO (1 million gates or more) SO
Also in G, the parasitic capacitance does not increase so much, so that an excessive charge transfer as seen in the prior art does not occur, a stable test can be performed, and the access time can be shortened.

【００２４】本発明では、書込みについても、行と列を
選択することにより可能である。情報の書込みは、図１
（ｂ）に示すように、本発明の２つのトランジスタ１，
２からなる選択スイッチについて、その片方の端を書込
み対象Ｗ０あるいはＷ１に、他方の端をＧＮＤ（図中、
逆三角印）あるいはＶＤＤ（図中、−印）に接続してお
くことにより、可能となる。図中、ｉ行の行選択線１１
と、ｊ列の列選択線２１あるいはｊ＋１列の列選択線２
１とに、後述する周辺回路により同時に選択信号を送る
だけで、選択スイッチ（ｉ，ｊ）あるいは同（ｉ，ｊ＋
１）がオンとなる。その結果、試験ノードＷ０あるいは
Ｗ１はＧＮＤあるいはＶＤＤと短絡され、ラッチ等の情
報が書き変えられる。この時、短絡電流が発生するが、
これはプルアップ素子（あるいはプルダウン素子）ある
いは選択スイッチのトランジスタのサイズを適切に設定
することで対処できる。ここで、書き込まれる情報は、
後述のように、ラッチループのループ内のいずれの入力
箇所を試験ノードとして選択するかにより決定される。In the present invention, writing is also possible by selecting a row and a column. Writing information is shown in Figure 1.
As shown in (b), the two transistors 1,
With respect to the selection switch composed of two, one end thereof is the write target W0 or W1 and the other end is GND (in the figure,
It is possible by connecting it to the inverted triangle mark) or VDD (-mark in the figure). In the figure, the row selection line 11 of the i-th row
And the column selection line 21 of the jth column or the column selection line 2 of the j + 1th column
1 and the selection switch (i, j) or the same switch (i, j +) by sending a selection signal simultaneously to the peripheral circuit described later.
1) is turned on. As a result, the test node W0 or W1 is short-circuited to GND or VDD, and the information such as the latch is rewritten. At this time, short-circuit current occurs,
This can be dealt with by appropriately setting the size of the pull-up element (or pull-down element) or the transistor of the selection switch. Here, the information to be written is
As will be described later, it is determined by which input point in the loop of the latch loop is selected as the test node.

【００２５】本発明の書込み機能は、試験ノードへの書
込み用選択スイッチ部および書込み専用記憶素子部から
構成されている。The write function of the present invention is composed of a write selection switch section for writing to a test node and a write-only memory element section.

【００２６】例えばラッチ機能を有するセルに対して
は、本発明の選択スイッチとプルアップ回路又はプルダ
ウン回路を共に用いることで、ラッチ情報を変える（状
態を反転させる）こと、即ち書込みができる。図２
（ａ）は、２つのＮＡＮＤゲートよりなるフリップフロ
ップの一部であるが、これに対する書込み回路について
説明する。図２（ｂ）に示すように、まず、ループのラ
ッチ部分を形成するＮＡＮＤ素子Ｌ０，Ｌ１それぞれの
入力側を３入力とし、新たに付加した入力点を、本発明
の選択スイッチを経由してローに接続する。なお、図
中、ＴＧはループ回路をクロック制御するためのトラン
スファゲートを示す。For example, with respect to a cell having a latch function, it is possible to change the latch information (invert the state), that is, to write by using the selection switch of the present invention together with the pull-up circuit or the pull-down circuit. Figure 2
(A) is a part of a flip-flop composed of two NAND gates, and a write circuit for this will be described. As shown in FIG. 2B, first, each input side of the NAND elements L0 and L1 forming the latch part of the loop is set to three inputs, and the newly added input point is passed through the selection switch of the present invention. Connect to low. In the figure, TG represents a transfer gate for clocking the loop circuit.

【００２７】このようにすることで、図中でｉ行の行選
択線と同時に、ｊ列あるいはｊ＋１列の列選択線に選択
信号を送ることにより、選択スイッチ（ｉ，ｊ）あるい
は同（ｉ，ｊ＋１）のいずれかがオンとなる。その結
果、ＮＡＮＤ回路Ｌ０あるいはＬ１の入力点にローが入
力され、ラッチ情報をハイあるいはローのいずれにも設
定できる。なお、図中の３はプルアップ素子であり、試
験時以外は試験対象回路に影響を及ぼさないように（Ｎ
ＡＮＤ回路なので、入力をハイにしておくためプルアッ
プ素子に接続）してある。また、図中のＴＧは、セルを
クロック同期させるためのトランスファゲートであり、
クロック信号により回路を開閉する。なお、図中Ｒ，Ｓ
はフリップフロップのリセットとセット信号を示し、負
論理であるので上線（バー）を付してある。By doing so, the selection switch (i, j) or the same (i) is sent by sending a selection signal to the column selection line of the jth column or the j + 1th column at the same time as the row selection line of the ith row in the figure. , J + 1) is turned on. As a result, low is input to the input point of the NAND circuit L0 or L1, and the latch information can be set to either high or low. In addition, 3 in the figure is a pull-up element, which should not affect the circuit under test except during the test (N
Since it is an AND circuit, it is connected to a pull-up element to keep the input high. Further, TG in the figure is a transfer gate for clock-synchronizing the cells,
The circuit is opened and closed by the clock signal. In the figure, R and S
Indicates a reset and set signal of the flip-flop, which is a negative logic and therefore is marked with an upper line (bar).

【００２８】図３は、２つのＮＯＲゲートＬ０，Ｌ１よ
りなるフリップフロップの一部であり、ＮＯＲ素子Ｌ
０，Ｌ１それぞれの入力点を、本発明の選択スイッチを
経由してハイに接続してある。図中で選択スイッチ
（ｉ，ｊ）あるいは同（ｉ，ｊ＋１）のいずれかを選択
することにより、Ｌ０あるいはＬ１の入力点にハイが入
力され、ラッチ情報をハイあるいはローのいずれにも設
定できる。なお、図中の４はプルダウン素子であり、試
験時以外は試験対象回路に影響を及ぼさないように（Ｎ
ＯＲ回路なので、入力をローにしておくためプルダウン
素子に接続）してある。なお、図中Ｒ，Ｓは、フリップ
フロップのリセットとセット信号を示す。FIG. 3 shows a part of a flip-flop composed of two NOR gates L0 and L1.
The respective input points of 0 and L1 are connected to high via the selection switch of the present invention. By selecting either the selection switch (i, j) or the selection switch (i, j + 1) in the figure, high is input to the input point of L0 or L1, and the latch information can be set to either high or low. .. Reference numeral 4 in the figure is a pull-down element, which should not affect the circuit under test except during testing (N
Since it is an OR circuit, it is connected to a pull-down element to keep the input low. It should be noted that R and S in the figure represent the reset and set signals of the flip-flop.

【００２９】このように、順序回路を専用記憶素子に置
換し、書込みノードに接続された選択スイッチを選択す
るだけで直ちに書込みが行われ、チップの外部から情報
を入力したり制御クロックを与えることは不要となる。
従って、配線トラックを浪費することもなく、また制御
しやすい。As described above, the sequential circuit is replaced with the dedicated storage element, and the writing is immediately performed only by selecting the selection switch connected to the writing node, and the information is input from the outside of the chip and the control clock is given. Is unnecessary.
Therefore, the wiring track is not wasted and it is easy to control.

【００３０】また、試験対象に至る経路上の順序回路を
書込み可能としてその経路の入力点とすることで、入力
点と試験対象の間の経路には順序回路が含まれないこと
になる。そのため、テストパターンの生成においては、
組み合わせ論理回路のみからなる経路について考えれば
よいので、容易に生成することが可能となる。なお、試
験対象自体が順序回路であっても、いままで述べたこと
はすべて適用可能であり、順序回路内の読出したい点に
本発明の選択スイッチを設置すればよい。Further, by making the sequential circuit on the path to the test object writable and using it as the input point of the path, the path between the input point and the test object does not include the sequential circuit. Therefore, when generating a test pattern,
Since it suffices to consider a path consisting only of combinational logic circuits, it can be easily generated. Even if the test object itself is a sequential circuit, all of the above can be applied, and the selection switch of the present invention may be installed at the point to be read in the sequential circuit.

【００３１】試験すべき部分の特定は、故障シミュレー
ション等を行なうことにより簡単に得られる。必要な部
分のみ選択して試験することができることは、従来技術
でシリアルに読み出す必要があったことと比べて、試験
として不要な時間即ちオーバーヘッドを大幅に削減する
ことができる。また、選択線、選択スイッチ等は必要な
部分に限定して設置できるため、試験回路のハードウェ
アに関するオーバーヘッドも低減できる。The portion to be tested can be easily specified by performing a failure simulation or the like. The fact that only the necessary portion can be selected and tested can significantly reduce the time, which is unnecessary as the test, that is, overhead, as compared with the case where it was necessary to read serially in the conventional technique. In addition, since the selection line, the selection switch, and the like can be installed only in necessary parts, the overhead related to the hardware of the test circuit can be reduced.

【００３２】[0032]

【実施例】論理演算素子と本発明のトランジスタ回路の
接続の例として、ＡＮＤ−ＯＲ−インバータ素子の場合
について図４に示す。図では、２組の選択スイッチが用
いられており、素子全体の出力のみならず、ＮＯＲ回路
の内部の情報まで読出すことができる。図中、ＡはＡ
１，Ａ２を入力とし、ＢはＢ１，Ｂ２を入力とするそれ
ぞれＡＮＤ回路であり、Ａ，Ｂを並列に接続してＮＯＲ
回路を構成している。ＡＣ，ＢＣはＡ，Ｂに相補な回路
である。ここで、ｉ行ｊ列に設置された選択スイッチ
（ｉ，ｊ）はセルの出力Ｏを読出すための選択スイッ
チ、同（ｉ，ｋ）は相補回路ＡＣとＢＣの接続点の情報
を読出すための選択スイッチであり、相補回路が正常に
動作しているか否か等の試験に有効である。いずれの場
合も、読出しはｉ＋１行の行選択線により行う。FIG. 4 shows an AND-OR-inverter element as an example of the connection between the logical operation element and the transistor circuit of the present invention. In the figure, two sets of selection switches are used, and not only the output of the entire element but also the information inside the NOR circuit can be read. In the figure, A is A
1, A2 is an input, B is an AND circuit which inputs B1 and B2, respectively, and NOR is achieved by connecting A and B in parallel.
It constitutes a circuit. AC and BC are circuits complementary to A and B. Here, the selection switch (i, j) installed in the i-th row and the j-th column is a selection switch for reading the output O of the cell, and the selection switch (i, k) is for reading the information of the connection point of the complementary circuits AC and BC. It is a selection switch for outputting, and is effective for testing whether or not the complementary circuit is operating normally. In either case, reading is performed by the row selection line of the (i + 1) th row.

【００３３】図５は、Ｔ型フリップフロップへの書込み
の実施例を示す。図でインバータ素子Ｎ０〜Ｎ３をＮＡ
ＮＤ素子にし、各々の入力の１つをそれぞれプルアップ
回路および選択スイッチ（ｉ，ｊ）〜同（ｉ，ｊ＋３）
の一方の端部に接続してある。これらの選択スイッチの
他方の端部はそれぞれＧＮＤレベル（図中、逆三角印）
に接続してあるので、選択されると対応するＮＡＮＤ素
子の入力がローとなる。その結果、フリップフロップに
書き込まれるデータは、選択スイッチ（ｉ，ｊ）および
同（ｉ，ｊ＋２）を選択するとローとなり、選択スイッ
チ（ｉ，ｊ＋１）および同（ｉ，ｊ＋３）を選択すると
ハイとなる。この場合、クロックの状態がハイの時は、
前後２段のループの内、後段のループがラッチ状態とな
るため、選択スイッチ（ｉ，ｊ＋２）あるいは同（ｉ，
ｊ＋３）の選択でローあるいはハイの情報を、ラッチに
書き込める。FIG. 5 shows an embodiment of writing to the T-type flip-flop. In the figure, the inverter elements N0 to N3 are NA
An ND element, and one of the respective inputs is connected to a pull-up circuit and selection switches (i, j) to (i, j + 3).
Is connected to one end. The other end of each of these selection switches is at the GND level (indicated by an inverted triangle in the figure).
, The input of the corresponding NAND element goes low when selected. As a result, the data written to the flip-flop becomes low when the selection switches (i, j) and the same (i, j + 2) are selected, and becomes high when the selection switches (i, j + 1) and the same (i, j + 3) are selected. Become. In this case, when the clock state is high,
Of the loops in the front and rear two stages, the loop in the rear stage is in the latched state, so the selection switch (i, j + 2) or the same switch (i, j + 2)
By selecting j + 3), low or high information can be written in the latch.

【００３４】同様に、クロックがローの時は、選択スイ
ッチ（ｉ，ｊ）あるいは同（ｉ，ｊ＋１）の選択で、ロ
ーあるいはハイの情報を、設定できる。クロックの状態
を把握しておけば書込みに必要な選択スイッチは、例え
ばローを書き込む場合、選択スイッチ（ｉ，ｊ）か同
（ｉ，ｊ＋２）の何れか１つで済み、従来技術のスキャ
ンパス方式に比べて試験回路素子の構成が簡素化され、
オーバーヘッドを１ゲート以下とすることも可能であ
る。なお、選択スイッチ（ｉ，ｊ＋４）は読出し用選択
スイッチであり、ｉ＋１番目の行選択線によりフリップ
フロップの出力を読み出すことがきる。Similarly, when the clock is low, low or high information can be set by selecting the selection switch (i, j) or the selection switch (i, j + 1). If the state of the clock is known, the selection switch necessary for writing, for example, when writing a low, only one of the selection switch (i, j) or the same (i, j + 2) is required. The configuration of the test circuit element is simplified compared to the method,
The overhead can be set to 1 gate or less. The selection switch (i, j + 4) is a read selection switch, and the output of the flip-flop can be read by the (i + 1) th row selection line.

【００３５】図６は、発明の選択スイッチおよび行・列
選択線と、周辺回路の関係を示す実施例の１つである。
図中、Ｒ、Ｗは試験ノードであり、それぞれ、読出し、
書込みノードを示す。これらの試験ノードは、ゲートア
レイの場合、単位セル毎に設置することも可能である。
試験選択スイッチは、単位セル１つあるいは複数に配線
を施して構成した論理演算素子、順序回路、の入出力ノ
ードに、あるいはそれらの回路内の任意の点に、必要に
応じて接続し、行選択線および列選択線についても、必
要に応じて配線すればよい。FIG. 6 shows one embodiment of the relationship between the selection switch and row / column selection line of the invention and the peripheral circuit.
In the figure, R and W are test nodes, and read and
Indicates a write node. In the case of a gate array, these test nodes can be installed in each unit cell.
The test selection switch is connected to an input / output node of a logical operation element, a sequential circuit, or an input / output node formed by wiring one or more unit cells, or to an arbitrary point in those circuits, as necessary, and connected to a row. The selection line and the column selection line may be wired if necessary.

【００３６】この発明では、行又は列の選択線に隣接す
る選択線を読出しに利用するので、これら選択線の状態
を、選択信号入力状態、遮断状態、読出し状態、等の状
態に制御する必要がある。この制御は、図に示したＡＮ
Ｄ回路５を用いたハードウェアで容易に実現できる。実
施例では、列選択用のＸデコーダ出力の通常状態はロー
であり、行選択用のＹデコーダ出力の通常状態はハイと
してある。In the present invention, since the selection lines adjacent to the selection lines in the row or column are used for reading, it is necessary to control the states of these selection lines to the selection signal input state, the cutoff state, the reading state, and the like. There is. This control is based on the AN shown in the figure.
It can be easily realized by hardware using the D circuit 5. In the embodiment, the normal state of the X decoder output for column selection is low, and the normal state of the Y decoder output for row selection is high.

【００３７】試験ノードの読出しは、それに接続された
選択スイッチの２つのトランジスタ１および２のゲート
に接続された行選択線１１および列選択線２１を、それ
ぞれＹおよびＸデコーダで選択して行う。これにより選
択スイッチをオンとすることにより、上記素子の状態が
読出し線に出力される。Reading of the test node is performed by selecting the row selection line 11 and the column selection line 21 connected to the gates of the two transistors 1 and 2 of the selection switch connected thereto by the Y and X decoders, respectively. By turning on the selection switch, the state of the element is output to the read line.

【００３８】ここで、ｉ行ｊ列の選択スイッチ（ｉ，
ｊ）を選択する場合について、以下説明する。列選択線
は、Ｘデコーダ出力をｊ列のみハイとすればよい。一
方、行選択線は、試験ノードの選択あるいは読出し線と
しての、両方の機能が必要であるが、次のように制御さ
れる。Here, the selection switch (i, j
The case of selecting j) will be described below. For the column selection line, the output of the X decoder may be set to be high only in the jth column. On the other hand, the row selection line is required to have both functions of selecting a test node or as a read line, and is controlled as follows.

【００３９】まず、Ｙデコーダの出力の処理について説
明すると、この出力は各行選択線に対応して設置された
ＡＮＤ回路５に入力されるが、このＡＮＤ回路には、そ
の行選択線および番号の１つ若い行選択線に対応するデ
コーダ出力が入力されているので、試験選択ノード（仮
に、ｉ行とする）の前後で次のようになる。まず、ｉ行
およびｉ＋１行のＡＮＤ回路５についてみると、入力に
ｉ行用のデコーダ出力のローが必ず含まれるため、出力
はローとなる。次に、ｉ行より前の行（ｉ−１行以前）
については、Ｙデコーダ出力が通常状態即ちハイである
ため、対応するＡＮＤ回路（図示せず）は、入力が総て
ハイとなるため、出力もハイとなる。同様に、ｉ＋２行
以降のＡＮＤ回路５についても、入力が総てハイのため
出力もハイとなる。First, the output processing of the Y decoder will be described. This output is input to the AND circuit 5 installed corresponding to each row selection line. Since the decoder output corresponding to the row selection line that is one younger is input, the following occurs before and after the test selection node (assuming row i). First, regarding the AND circuits 5 of the i-th row and the i + 1-th row, the output always becomes low because the input always includes the low of the decoder output for the i-th row. Next, the line before line i (before line i-1)
With respect to, since the Y decoder output is in the normal state, that is, high, the output of the corresponding AND circuit (not shown) is also high because the inputs are all high. Similarly, the outputs of the AND circuits 5 on and after the i + 2th row are also high because the inputs are all high.

【００４０】次に、行選択線のドライバを構成するドラ
イブトランジスタ６１，６２の動作について説明する。
まず、ｉ−１行までとｉ＋２行以降の行選択線について
は、上記のようにＹデコーダ出力およびＡＮＤ回路出力
がいずれもハイのため、各ドライブトランジスタ６１，
６２のゲートはいずれもハイとなり、２つのトランジス
タの内ｐチャネルのトランジスタ６１はオフ、ｎチャネ
ルのトランジスタ６２はオンとなるので、行選択線はロ
ーとなっており、これらの行選択線に接続された選択ス
イッチは選択されない。ｉ行とｉ＋１行については、次
のようになる。Next, the operation of the drive transistors 61 and 62 forming the row selection line driver will be described.
First, for the row select lines up to the row i−1 and the row i + 2 and thereafter, since the Y decoder output and the AND circuit output are both high as described above, the drive transistors 61,
Since the gates of 62 are both high and the p-channel transistor 61 of the two transistors is off and the n-channel transistor 62 is on, the row select line is low and connected to these row select lines. The selected selection switch is not selected. For i row and i + 1 row:

【００４１】まず、ｉ行は行選択線のドライブトランジ
スタのゲートがいずれもローとなり、ドライブトランジ
スタの内、ｐチャネルのトランジスタ６１はオン、ｎチ
ャネルのトランジスタ６２はオフとなるので、行選択線
はハイとなり、この行選択線と列選択線に接続された２
つのトランジスタ１，２よりなる選択スイッチ（ｉ，
ｊ）が選択される。行選択線ｉ＋１は、ドライブトラン
ジスタの内、ｐチャネルのトランジスタ６１のゲートが
ハイ、ｎチャネルのトランジスタ６２のゲートがローと
なるので、いずれのトランジスタ６１，６２もオフとな
る。その結果、行選択線ｉ＋１においては、ドライブト
ランジスタが選択線から見て高インピーダンスとなるの
で、ドライブトランジスタが行選択線と互いに影響を及
ばさず、試験選択ノードの出力とコンフリクトしなくな
るので、読出し線として使用できる。First, in the i-th row, the gates of the drive transistors of the row selection lines are all low, and the p-channel transistor 61 of the drive transistors is on and the n-channel transistor 62 is off. It goes high and is connected to this row selection line and column selection line.
Selection switch (i,
j) is selected. In the row selection line i + 1, the gate of the p-channel transistor 61 of the drive transistors is high and the gate of the n-channel transistor 62 is low, so that both of the transistors 61 and 62 are turned off. As a result, in the row selection line i + 1, the drive transistor has high impedance when viewed from the selection line, so that the drive transistor does not influence the row selection line and does not conflict with the output of the test selection node. Can be used as a line.

【００４２】また、各行選択線とセンスアンプＡＭＰと
の間に挿入されたトランジスタ７は、１つ前の行選択線
の出力をゲートに与えており、１つ前の行がハイである
時のみオンとなる。従って、１つ前の行が選択された時
のみ、試験ノードの出力を取り出すことができること、
即ち選択された試験ノードの出力のみが、１つ後の行選
択線を経由してセンスアンプ等の周辺回路に取り出され
ることになる。なお、Ｅｎは、Ｘ，Ｙデコーダ（各デコ
ーダに行・列選択信号を取り出すシフトレジスタを含
む）とセンスアンプをイネーブルにするためのイネーブ
ル信号である。トランジスタ８は、イネーブル信号の出
ていない（ディセーブル）間、ドライブトランジスタ６
１と６２のゲートをハイに保ちこのドライブトランジス
タに接続された選択スイッチをオフとしておくために接
続されている。Further, the transistor 7 inserted between each row selection line and the sense amplifier AMP gives the output of the previous row selection line to the gate, and only when the previous row is high. Turns on. Therefore, the output of the test node can be fetched only when the previous row is selected,
That is, only the output of the selected test node is taken out to the peripheral circuit such as the sense amplifier via the next row selection line. Note that En is an enable signal for enabling the X and Y decoders (including a shift register for extracting row / column selection signals in each decoder) and a sense amplifier. The transistor 8 is the drive transistor 6 while the enable signal is not output (disable).
It is connected to keep the gates of 1 and 62 high and to keep the select switch connected to this drive transistor off.

【００４３】この実施例では、行選択線ｉ＋２はローで
あるので、ｉ行ｊ列の試験ノードおよびｉ＋１行ｊ列の
試験ノードが共にハイの場合、ｉ行ｊ列を読出し続ける
とｉ＋１行ｊ列のノードもいずれ選択状態となるため、
行選択線ｉ＋２への電荷の移動が起こるが、これは、行
ドライブトランジスタ（ｎチャネル）の電流容量を適切
に選べば、素子破壊等を防ぐことができる。また、読出
し時間を適切に設定することで、誤選択を防止すること
も可能である。この場合、ｉ行に対応する試験ノードを
読出しに選択すると、ｉ＋１行の行選択線（読出し線）
ないしｉ＋３行の行選択線に発生する電圧は、図７のよ
うになる。隣接するｉ＋２行の行選択線の電圧は、ｉ＋
１行に比べるとかなり低く、またその立ち上がり時間も
遅いので、ｉ＋２行の電圧がしきい値Ｖｔを超える以前
に試験を終えることは、充分可能である。なお、ｉ＋３
行の行選択線の電圧上昇は、ｉ＋２行の電圧がしきい値
を超えて初めて上昇するので更に緩慢であり、しきい値
Ｖｔには遙に及ばず実質的には無視してよい。このよう
な、試験テクニックを使うのが煩わしければ、この箇所
には書込みノードを設定しないように回路設計すればよ
い。In this embodiment, since the row selection line i + 2 is low, when the test node at the i-th row and the j-th column and the test node at the i + 1-th row and the j-th column are both high, if the i-th row and the j-th column are continuously read, the i + 1-th row and the j-th row are read. Since the node of the column will be in the selected state eventually,
Electric charges move to the row selection line i + 2, but this can prevent element breakdown or the like if the current capacity of the row drive transistor (n channel) is appropriately selected. In addition, it is possible to prevent erroneous selection by appropriately setting the read time. In this case, if the test node corresponding to the i-th row is selected for reading, the row select line (read-out line) of the i + 1-th row is selected.
The voltages generated on the row selection lines of the rows i to i + 3 are as shown in FIG. The voltage of the row selection line of the adjacent i + 2 row is i +
Since it is considerably lower than that of the first row and its rise time is slow, it is sufficiently possible to finish the test before the voltage of the i + 2 row exceeds the threshold value Vt. Note that i + 3
The voltage rise of the row selection line of the row is slower because the voltage of the row i + 2 rises only after exceeding the threshold value, and is much less than the threshold value Vt and can be substantially ignored. If it is troublesome to use such a test technique, the circuit may be designed so that the write node is not set in this portion.

【００４４】チップ全体のブロック図を図８に示す。こ
こではチップを４分割し、チップの４辺に、前記デコー
ダその他の周辺回路よりなる行・列選択線の選択手段を
配置し、チップの角の部分に、テストモード、イネーブ
ル、アドレス、クロック等の信号を受けて、上記周辺回
路を制御するための制御回路、および読出し出力のアン
プあるいはバッファ等を配置している。A block diagram of the entire chip is shown in FIG. Here, the chip is divided into four, and row and column selection line selection means composed of the decoder and other peripheral circuits are arranged on four sides of the chip, and test modes, enables, addresses, clocks, etc. are provided at corners of the chip. A control circuit for controlling the peripheral circuits, a read output amplifier or a buffer, and the like are arranged.

【００４５】図中、ＣＬＫはクロック信号、Ｅｎはイネ
ーブル信号、ＴＭはタイマ信号、ＡＤＲは行および列の
位置を指定するためのアドレス信号、ＯＵＴは出力、Ｄ
ｅｃｏ／ＤＲＶはデコーダとドライバを示す。なお、付
記した番号は、チップを分割した領域の番号を示す。In the figure, CLK is a clock signal, En is an enable signal, TM is a timer signal, ADR is an address signal for designating row and column positions, OUT is an output, and D is an output.
eco / DRV indicates a decoder and a driver. In addition, the added numbers indicate the numbers of regions into which the chip is divided.

【００４６】４分割としているため、試験の応答時間が
短縮され、さらに４つの部分について並列処理すること
により試験時間全体を短縮できる。また、レイアウト上
チップ内部に選択線を布設できない場所があっても、４
分割することで左右または上下から選択線の布設が可能
となり、試験不可能な領域を少なくすることができる。Since it is divided into four, the response time of the test is shortened, and the parallel processing of four parts can shorten the entire test time. In addition, even if there is a place where selection lines cannot be laid inside the chip due to layout, 4
By dividing it, selection lines can be laid from the left or right or top and bottom, and the untestable area can be reduced.

【００４７】図９に、行選択線と列選択線に対するチッ
プの周辺回路とチップ内論理回路の関係について、一部
（仮に領域０とする）を示し、併せて、実際の論理素子
あるいは順序回路の配置例を示す。図中、ＡＤＲ０は領
域０における選択位置を表すアドレス、ＦＦはフリップ
フロップ、ＪＫＦＦはＪＫフリップフロップ、ＮＡＮＤ
はＮＡＮＤ回路、ＩＮＶはインバータ回路、ＡＭＰは増
幅器を示す。なお、これらの周辺回路は図示しないクロ
ック回路から通常の方法でクロック信号を受取って作動
する。FIG. 9 shows a part (provisionally referred to as region 0) of the relationship between the peripheral circuit of the chip and the in-chip logic circuit for the row selection line and the column selection line, together with the actual logic element or sequential circuit. An example of arrangement of is shown. In the figure, ADR0 is an address indicating the selected position in the area 0, FF is a flip-flop, JKFF is a JK flip-flop, and NAND.
Is a NAND circuit, INV is an inverter circuit, and AMP is an amplifier. Note that these peripheral circuits operate by receiving a clock signal from a clock circuit (not shown) in a usual manner.

【００４８】試験ノードの選択信号はアドレス信号とし
て入力され、実施例では、Ｙシフトレジスタ次いでＸシ
フトレジスタの順に１ビットずつシフトされ、所定のビ
ット数（例えば１６ビット）入力されたところで、レジ
スタの内容がそれぞれＸおよびＹデコーダに送られる。
これらの動作は、図示しないクロック信号、イネーブル
信号に基づき行われる。ＸおよびＹデコーダではシフト
レジスタから送られてきた内容に対応する行および列を
それぞれ１つずつ選択し、それぞれの選択線ドライバに
より行選択線・列選択線にオン信号を印加する。その結
果、本発明の選択スイッチのうち、上記行選択線および
列選択線の双方に接続されている選択スイッチのみが選
択され、１つの試験ノードのみが選択される。その後、
読出しは、前述のように隣接する行選択線を用いて、直
ちに行われる。The selection signal of the test node is inputted as an address signal, and in the embodiment, it is shifted one bit at a time in the order of the Y shift register and then the X shift register, and when a predetermined number of bits (for example, 16 bits) are inputted, the register signal. The contents are sent to the X and Y decoders, respectively.
These operations are performed based on a clock signal and an enable signal (not shown). The X and Y decoders select one row and one column corresponding to the contents sent from the shift register, and apply an ON signal to the row selection line / column selection line by each selection line driver. As a result, among the selection switches of the present invention, only the selection switches connected to both the row selection line and the column selection line are selected, and only one test node is selected. afterwards,
Reading is immediately performed using the adjacent row selection line as described above.

【００４９】また、上記実施例ではアドレス信号をシリ
アルに入力しているが、チップ本来のアドレスバス等を
流用しパラレルに入力することもできる。但し、その場
合は上記シフトレジスタの代わりに、論理演算回路と周
辺回路とを切り換える手段が必要で、スイッチング回路
等を設置すればよい。Further, although the address signal is serially input in the above-mentioned embodiment, it is also possible to use the original address bus of the chip and input it in parallel. However, in that case, a means for switching between the logical operation circuit and the peripheral circuit is required instead of the shift register, and a switching circuit or the like may be installed.

【００５０】[0050]

【発明の効果】トランジスタ２個よりなる選択スイッチ
を用い、それらのゲートをそれぞれ行・列２本の選択線
に接続することにより、読出しのみならず、書込みも容
易となり、試験の制御性が大きく向上する。EFFECTS OF THE INVENTION By using a selection switch composed of two transistors and connecting their gates to selection lines of two rows and two columns respectively, not only reading but also writing becomes easy, and the controllability of the test is increased. improves.

【００５１】まず、チップ内のフリップフロップ等の記
憶素子に直接書込みが可能なため、これら順序回路につ
いても、試験においては通常の組合せ回路として扱え
る。更に、外部制御可能となったため、総て入力パッド
と同等な機能を果たすことができ、経路活性対象回路の
範囲を大幅に縮小できる。First, since it is possible to directly write to a memory element such as a flip-flop in a chip, these sequential circuits can be treated as a normal combinational circuit in the test. Further, since the external control is possible, all the functions equivalent to those of the input pad can be achieved, and the range of the circuit for path activation can be greatly reduced.

【００５２】次に、１００％の観測性のみならず、高い
制御性を兼具えて実現できることで、必ずしも高度な試
験パターンを必要とせず、また、オーバーヘッドの少な
い試験が可能となる。また、試験ノードを選択するだけ
で、直ちに書込みが行われ、チップの外から情報を入力
することは不要となるので、入力制御等のオーバーヘッ
ドを大幅に削減できる。フリップフロップ等記憶素子で
構成された順序回路を、試験の際は組合せ論理回路とし
て扱えるので、試験の制御性が大幅に向上する。Next, since not only 100% observability but also high controllability can be realized, it is possible to perform a test that does not necessarily require a sophisticated test pattern and has a small overhead. In addition, writing is performed immediately by selecting a test node, and there is no need to input information from outside the chip, so that overhead such as input control can be significantly reduced. Since a sequential circuit composed of storage elements such as flip-flops can be handled as a combinational logic circuit during a test, the controllability of the test is greatly improved.

【００５３】本書込み機能は、クロック信号を使用せず
に書込み制御できるため、チップ内部の論理状態を全く
変化させることなく、選択したノードのみを任意の論理
値に設定できるため、制御が容易となる。試験論理を構
成するハードウェアそのものについても、基本セル上に
組んでおけば、本発明により事前に正常動作するか否か
を確認できる。Since this write function can perform write control without using a clock signal, only the selected node can be set to an arbitrary logical value without changing the internal logic state of the chip, which facilitates control. Become. If the hardware itself that constitutes the test logic is also assembled on the basic cell, it is possible to confirm in advance whether the hardware normally operates according to the present invention.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の選択スイッチを示す図であり、（ａ）
は試験対象ノードＲ０およびＲ１を読み出すためにｉ行
ｊ列およびｉ＋１行ｊ列に読出し用選択スイッチを設置
した場合の回路を示す図、（ｂ）は試験対象ノードＷ０
およびＷ１に情報を書き込むためｉ行ｊ列およびｉ行ｊ
＋１列に書込み用選択スイッチを設置した場合の回路
（書込み用入力：それぞれ、ローおよびハイ）を示す図
である。FIG. 1 is a diagram showing a selection switch of the present invention, FIG.
Is a diagram showing a circuit in the case where read selection switches are installed at the i-th row and the j-th column and the i + 1-th row and the j-th column for reading the test target nodes R0 and R1, and (b) is the test target node W0.
And column w and column j to write information to and row W1
It is a figure which shows the circuit (writing input: low and high, respectively) when the writing selection switch is installed in the +1 column.

【図２】本発明による順序回路への書込み技術を示す図
であり、（ａ）は試験対象となるＮＡＮＤゲートより構
成されるラッチ機能を有する回路を示す図、（ｂ）はこ
の順序回路に対する情報書込みのための専用回路および
書込み用選択スイッチ回路を示す図である。2A and 2B are diagrams showing a technique for writing to a sequential circuit according to the present invention, in which FIG. 2A is a diagram showing a circuit having a latch function composed of NAND gates to be tested, and FIG. FIG. 4 is a diagram showing a dedicated circuit for writing information and a write selection switch circuit.

【図３】本発明による順序回路への書込み技術を示す図
であり、（ａ）はＮＯＲゲートより成るラッチ機能を有
する回路を示す図、（ｂ）はこの順序回路に対する情報
書込みのための専用回路および書込み用選択スイッチ回
路を示す図である。3A and 3B are diagrams showing a technique for writing data to a sequential circuit according to the present invention, FIG. 3A is a diagram showing a circuit having a latch function composed of a NOR gate, and FIG. 3B is a diagram dedicated to writing information to this sequential circuit. It is a figure which shows a circuit and a selection switch circuit for writing.

【図４】本発明による基本セル内のトランジスタレベル
での試験の実施例を示す図であり、（ａ）は試験対象の
ＡＮＤ−ＯＲ−インバータ回路を示す図、（ｂ）は基本
セルの出力とセル内部の情報を読出すための選択スイッ
チ回路の接続例を示す図である。4A and 4B are diagrams showing an example of a test at a transistor level in a basic cell according to the present invention, FIG. 4A is a diagram showing an AND-OR-inverter circuit to be tested, and FIG. 4B is an output of the basic cell. 3 is a diagram showing a connection example of a selection switch circuit for reading information inside the cell.

【図５】本発明によるフリップフロップを試験するため
の回路を示す図であり、（ａ）はＴ型フリップフロップ
回路を示す図、（ｂ）はこのフリップフロップに対して
４つの書込みノードと出力読出しノードにスイッチ回路
を接続した例を示す図である。5A and 5B are diagrams showing a circuit for testing a flip-flop according to the present invention, in which FIG. 5A shows a T-type flip-flop circuit, and FIG. 5B shows four write nodes and outputs for this flip-flop. It is a figure which shows the example which connected the switch circuit to the read node.

【図６】本発明のスイッチ回路を制御するための周辺回
路の一実施例を示す図である。なお、図中のＡＭＰは、
読出した情報を増幅するための増幅器を示す。FIG. 6 is a diagram showing an embodiment of a peripheral circuit for controlling the switch circuit of the present invention. The AMP in the figure is
An amplifier for amplifying the read information is shown.

【図７】本発明の読出しの際の隣接する行選択線への影
響を示す図である。FIG. 7 is a diagram showing an influence on adjacent row selection lines at the time of reading according to the present invention.

【図８】本発明によるチップ全体のブロック図である。FIG. 8 is a block diagram of an entire chip according to the present invention.

【図９】本発明による行選択線と列選択線に対するチッ
プの周辺回路とチップ内論理回路の関係について、一部
（仮に領域０とする）を示し、併せて、実際の論理素子
あるいは順序回路の配置例を示す図である。FIG. 9 shows a part (provisionally referred to as a region 0) of a relationship between a peripheral circuit of a chip and a logic circuit in a chip for a row selection line and a column selection line according to the present invention, and also includes an actual logic element or a sequential circuit. It is a figure which shows the example of arrangement | positioning.

【符号の説明】[Explanation of symbols]

１、２、７ トランジスタ ５ ＡＮＤ回路 １１ 行選択線 ２１ 列選択線 ６１、６２ ドライブトランジスタ 1, 2, 7 transistors 5 AND circuit 11 row selection line 21 column selection line 61, 62 drive transistor

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 行方向および列方向に、行選択線および
列選択線がそれぞれ複数本配線され、直列に接続されて
いる２個のトランジスタからなる選択スイッチが複数設
置されており、上記選択スイッチについては、それを構
成する２個のトランジスタのうち一方のトランジスタの
ゲートが行選択線に、他方のトランジスタのゲートが列
選択線にそれぞれ接続されている、ことを特徴とする論
理集積回路。1. A plurality of row selection lines and a plurality of column selection lines are provided in the row direction and the column direction, respectively, and a plurality of selection switches each including two transistors connected in series are installed. With regard to, the logic integrated circuit is characterized in that the gate of one of the two transistors forming the transistor is connected to the row selection line and the gate of the other transistor is connected to the column selection line. 【請求項２】 上記２個のトランジスタからなる選択ス
イッチの内、一部の選択スイッチについて、一方の端部
が試験対象に接続され、他方の端部がチップ内のハイま
たはローの配線に接続されている、ことを特徴とする請
求項１の論理集積回路。2. One of the selection switches composed of the two transistors is connected to a test target and the other end is connected to a high or low wiring in a chip. 2. The logic integrated circuit according to claim 1, wherein 【請求項３】 上記２個のトランジスタからなる選択ス
イッチの内、一部の選択スイッチについて、一方の端部
が試験対象に接続され、他方の端部が隣接する行の行選
択線に接続されており、更に、上記隣接する行の行選択
線を読出線として選択する手段が設置されている、こと
を特徴とする請求項１の論理集積回路。3. Of the selection switches composed of the two transistors, one of the selection switches has one end connected to a test target and the other end connected to a row selection line of an adjacent row. 2. The logic integrated circuit according to claim 1, further comprising means for selecting a row selection line of the adjacent row as a read line. 【請求項４】 １つ以上の順序回路について、それらを
構成する論理ゲートのうちの１つ以上の論理ゲートが書
込み用の入力点を有し、その書込み用の入力点は前記選
択スイッチによりローあるいはハイに接続されているこ
とにより、書込み可能な順序回路を備えたことを特徴と
する請求項２記載の論理集積回路。4. For one or more sequential circuits, at least one of the logic gates forming them has an input point for writing, and the input point for writing is set low by the selection switch. 3. The logic integrated circuit according to claim 2, further comprising a sequential circuit writable by being connected to high. 【請求項５】 論理集積回路の中の試験対象に至る回路
を後方に辿りその経路を活性化するためのテストパター
ンを入力して試験を行なう経路活性化法において、上記
試験対象に至る回路を後方に辿る工程では、順序回路に
辿りついた場合は、その順序回路に上記選択スイッチを
接続して書込み可能な順序回路とすることによりその経
路へのテストパターンの入力点とし、順序回路に辿りつ
かない場合は上記集積回路の入力端子あるいは入力パッ
ドをその経路へのテストパターンの入力点とし、テスト
パターンを作成する工程では、上記書込み可能な順序回
路に、前記選択スイッチの選択によりテストパターンを
ラッチさせ、かつ、上記集積回路の入力端子あるいは入
力パッドにテストパターンを直接入力することにより、
上記試験対象に至る回路を活性化するテストパターンを
入力する、ことを特徴とする論理集積回路の試験方法。5. A path activation method for performing a test by tracing back a circuit reaching a test object in a logic integrated circuit and inputting a test pattern for activating the path, and testing the circuit reaching the test object. In the process of tracing backward, when a sequential circuit is reached, the selection switch is connected to the sequential circuit to make it a writable sequential circuit, which becomes the input point of the test pattern to that path, and the sequential circuit is traced. If not, the input terminal or the input pad of the integrated circuit is used as the input point of the test pattern to the path, and in the step of creating the test pattern, the writable sequential circuit is provided with the test pattern by selecting the selection switch. By latching and inputting the test pattern directly to the input terminal or input pad of the integrated circuit,
A test method for a logic integrated circuit, comprising inputting a test pattern for activating a circuit reaching the test target.