JPH0511723A - Display renewal judgment circuit for crystal display device - Google Patents
Display renewal judgment circuit for crystal display deviceInfo
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、メモリ特性をもつ液晶
画素を備えたドットマトリックス型液晶表示装置に用い
られる表示更新判定回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display update judging circuit used in a dot matrix type liquid crystal display device having liquid crystal pixels having memory characteristics.
【０００２】[0002]
【従来の技術】強誘電液晶画素、相転移液晶画素あるい
は反強誘電液晶画素等は、印加電圧を解除しても元の表
示状態を維持し、メモリ特性を有する。このような液晶
画素を備えたドットマトリックス型液晶表示装置では、
大容量表示装置としての用途が期待されている。この液
晶表示装置は、液晶のメモリ特性を利用するために、図
４に示すような表示更新判定回路を用いている。図５
は、図４の回路の動作を示すタイミングチャートであ
る。2. Description of the Related Art A ferroelectric liquid crystal pixel, a phase transition liquid crystal pixel, an antiferroelectric liquid crystal pixel, or the like maintains the original display state even when the applied voltage is released, and has memory characteristics. In a dot matrix type liquid crystal display device including such a liquid crystal pixel,
It is expected to be used as a large-capacity display device. This liquid crystal display device uses a display update determination circuit as shown in FIG. 4 in order to utilize the memory characteristic of liquid crystal. Figure 5
4 is a timing chart showing the operation of the circuit of FIG.
【０００３】フレームメモリ１０にアドレスＡＤが供給
され、リード／ライト信号Ｒ／Ｗが高レベルにされて、
フレームメモリ１０から１フレーム前の１バイトの表示
データＢＤＡＴが読み出され、ラッチ信号Ｌのタイミン
グでデータラッチ回路１２に保持される。次に、リード
／ライト信号Ｒ／Ｗが低レベルにされてフレームメモリ
１０が書込み状態となり、このアドレスＡＤに表示デー
タＤＡＴが書き込まれて更新される。この表示データＤ
ＡＴ及びデータラッチ回路１２に保持された表示データ
ＢＤＡＴは、デジタルコンパレータ１４に供給されて、
両者の一致／不一致が判定される。デジタルコンパレー
タ１４の出力はＤフリップフロップ１６のデータ入力端
子Ｄに供給され、クロックＣＬＫの立ち下がりのタイミ
ングで保持されて、反転出力端子ＱＸから更新信号Ｒが
取り出される。The address AD is supplied to the frame memory 10, the read / write signal R / W is set to a high level,
One byte of display data BDAT of one frame before is read from the frame memory 10 and held in the data latch circuit 12 at the timing of the latch signal L. Next, the read / write signal R / W is set to the low level and the frame memory 10 enters the write state, and the display data DAT is written and updated at this address AD. This display data D
The display data BDAT held in the AT and the data latch circuit 12 is supplied to the digital comparator 14,
A match / mismatch between the two is determined. The output of the digital comparator 14 is supplied to the data input terminal D of the D flip-flop 16, is held at the falling timing of the clock CLK, and the update signal R is taken out from the inverting output terminal QX.
【０００４】上記構成において、１フレーム前の表示デ
ータＢＤＡＴと現在の表示データＤＡＴとが不一致の場
合には、更新信号Ｒが高レベルとなり、この場合のみ液
晶表示内容が更新される。In the above structure, when the display data BDAT one frame before and the current display data DAT do not match, the update signal R becomes high level, and only in this case the liquid crystal display content is updated.
【０００５】このような表示更新判定回路を用いること
により、液晶表示装置の消費電力を低減させ、かつ、フ
リッカを抑えることができる。By using such a display update determination circuit, the power consumption of the liquid crystal display device can be reduced and flicker can be suppressed.
【０００６】[0006]
【発明が解決しようとする課題】しかし、フレームメモ
リ１０は表示画素数に等しい記憶容量を必要とするた
め、高解像度液晶表示装置の場合には、記憶容量が大き
くなる。しかも、１バイトの表示データ毎に、フレーム
メモリ１０を読み出し状態にして表示データＢＤＡＴを
読み出した後、フレームメモリ１０を書込み状態にして
表示データＤＡＴを書き込まなければならないので、高
速アクセス可能なフレームメモリ１０を用いる必要があ
る。例えば、ピクセルクロックが５０ＭＨｚで表示デー
タＤＡＴが１バイトの場合、読み出し及び書き込みの各
アクセス時間を８０ｎｓ以下にしなければならず、高速
アクセス可能な高価なＳＲＡＭを使用する必要がある。However, since the frame memory 10 requires a storage capacity equal to the number of display pixels, the storage capacity becomes large in the case of a high resolution liquid crystal display device. Moreover, the display data BDAT must be written in the frame memory 10 after the display data BDAT is read in the frame memory 10 for each 1-byte display data. It is necessary to use 10. For example, when the pixel clock is 50 MHz and the display data DAT is 1 byte, the read and write access times must be 80 ns or less, and it is necessary to use an expensive SRAM that can be accessed at high speed.
【０００７】本発明の目的は、このような問題点に鑑
み、安価な構成の液晶表示装置用表示更新判定回路を提
供することにある。In view of the above problems, it is an object of the present invention to provide a display update determination circuit for a liquid crystal display device which is inexpensive.
【０００８】[0008]
【課題を解決するための手段及びその作用】図１は、本
発明に係る液晶表示装置用表示更新判定回路の原理構成
を示す。FIG. 1 shows the principle configuration of a display update determination circuit for a liquid crystal display device according to the present invention.
【０００９】この表示更新判定回路は、一連のｎビット
の表示データに基づいてｎ＞ｍなるｍビットの検査コー
ドを生成する検査コード生成回路１、例えばサイクリッ
クレダンシィチェックコード生成回路と、１フレーム前
の検査コードＢＣＣが読み出された後、検査コード生成
回路１から出力された検査コードＣＣが書き込まれて更
新される検査コードメモリ装置２と、検査コードメモリ
装置２から該検査コードＢＣＣが読み出される毎に、読
み出された該検査コードＢＣＣを一時保持する保持回路
３と、該検査コードＣＣと保持回路３に保持された該検
査コードＢＣＣとを比較する比較回路４とを有し、該比
較の結果に基づいて、メモリ特性をもつ液晶画素を備え
たドットマトリックス型液晶表示装置による表示を、該
一連のｎビットの表示データで更新するかどうかを判定
する。The display update determination circuit includes an inspection code generation circuit 1 for generating an m-bit inspection code where n> m based on a series of n-bit display data, for example, a cyclic redundancy check code generation circuit. After the check code BCC before the frame is read, the check code CC output from the check code generation circuit 1 is written and updated, and the check code BCC is read from the check code memory device 2. A holding circuit 3 for temporarily holding the read inspection code BCC every time it is read, and a comparison circuit 4 for comparing the inspection code CC with the inspection code BCC held in the holding circuit 3. Based on the result of the comparison, the display by the dot matrix type liquid crystal display device including the liquid crystal pixel having the memory characteristic is displayed in the series of n bits. It determines whether or not to update in the display data.
【００１０】本発明では、一連のｎビットの表示データ
をｎ＞ｍなるｍビットの検査コードに変換し、この検査
コードＣＣを１フレーム前の検査コードＢＣＣと比較し
て表示更新をするかどうかを判定するので、メモリ装置
の記憶容量を従来のｍ／ｎ、例えば８／６４０にするこ
とができ、しかも、一連のｎビット、例えば６４０ビッ
トの表示データ毎に、検査コードメモリ装置２に対し読
み出し及び書き込みを各１回行えばよいので、小記憶容
量でアクセス速度の遅い安価なＲＡＭを検査コードメモ
リ装置２として用いることができる。したがって、本発
明によれば、安価な構成の表示更新判定回路を提供する
ことができる。According to the present invention, a series of n-bit display data is converted into an m-bit check code of n> m, and this check code CC is compared with the check code BCC one frame before to update the display. Therefore, the storage capacity of the memory device can be set to the conventional m / n, for example, 8/640, and moreover, the inspection code memory device 2 can be stored for every display data of a series of n bits, for example, 640 bits. Since reading and writing may be performed once each, an inexpensive RAM having a small storage capacity and a slow access speed can be used as the inspection code memory device 2. Therefore, according to the present invention, it is possible to provide an inexpensive display update determination circuit.
【００１１】本発明は、上記ｎが、ドットマトリックス
型液晶表示装置の１行表示画素数に等しい場合、最も効
果的である。The present invention is most effective when the above-mentioned n is equal to the number of display pixels in one row of the dot matrix type liquid crystal display device.
【００１２】[0012]
【実施例】以下、図面に基づいて本発明の一実施例を説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to the drawings.
【００１３】図２は、液晶表示装置用表示更新判定回路
を示す。FIG. 2 shows a display update determination circuit for a liquid crystal display device.
【００１４】検査コード生成回路１８には、シリアルの
表示データＳが供給される。検査コード生成回路１８
は、１行表示分の表示データＳ、例えば１１２０ビット
のシリアルデータを、例えば１バイトの検査コードに変
換するものであって、公知のサイクリックレダンダンシ
ィチェックコード（ＣＲＣ）生成回路で構成されてい
る。The inspection code generation circuit 18 is supplied with serial display data S. Inspection code generation circuit 18
Is for converting the display data S for one line display, for example, 1120-bit serial data into, for example, a 1-byte inspection code, and is composed of a known cyclic redundancy check code (CRC) generation circuit. ing.
【００１５】検査コードメモリ２０は、１フレームの行
数に等しいバイト数の記憶容量を有するＲＡＭで構成さ
れている。例えば表示画素数が６４０×４００の場合、
検査コードメモリ２０の記憶容量は４００バイトあれば
よい。リード／ライト信号Ｒ／Ｗを高レベルにしてアド
レスＡＤを検査コードメモリ２０に供給すると、検査コ
ードメモリ２０から１フレーム前の検査コードＢＣＣが
読み出され、次に、リード／ライト信号Ｒ／Ｗを低レベ
ルにすると、このアドレスＡＤの内容が、検査コード生
成回路１８で生成された検査コードＣＣに更新される。The inspection code memory 20 is composed of a RAM having a storage capacity of the number of bytes equal to the number of rows of one frame. For example, if the number of display pixels is 640 × 400,
The storage capacity of the inspection code memory 20 may be 400 bytes. When the read / write signal R / W is set to a high level and the address AD is supplied to the inspection code memory 20, the inspection code BCC one frame before is read from the inspection code memory 20, and then the read / write signal R / W is read. When is set to a low level, the content of the address AD is updated to the check code CC generated by the check code generation circuit 18.
【００１６】検査コードメモリ２０の出力は、ラッチ信
号Ｌのタイミングでコードラッチ回路２２に保持され
る。保持された検査コードＢＣＣは、検査コード生成回
路１８からの検査コードＣＣと共にデジタルコンパレー
タ２４に供給され、両者の一致／不一致が判定される。
デジタルコンパレータ２４の出力電圧は、一致の場合高
レベルとなり、不一致の場合低レベルとなる。デジタル
コンパレータ２４の出力はＤフリップフロップ２６のデ
ータ入力端子Ｄに供給され、水平同期信号ＨＳＹＮＣの
立ち下がりのタイミングでＤフリップフロップ２６に保
持される。Ｄフリップフロップ２６の反転出力端子ＱＸ
から更新信号Ｒが取り出され、アンドゲート２８の一方
の入力端子に供給される。アンドゲート２８の他方の入
力端子には、表示データＳが１Ｈ遅延回路３０を介して
供給され、更新信号Ｒが高レベルのときのみアンドゲー
ト２８から表示データＤＳが取り出される。この１Ｈ遅
延回路３０は、例えばインバータを多段接続した遅延回
路又はシフトレジスタ等で構成されている。The output of the inspection code memory 20 is held in the code latch circuit 22 at the timing of the latch signal L. The held inspection code BCC is supplied to the digital comparator 24 together with the inspection code CC from the inspection code generation circuit 18, and it is determined whether or not they match.
The output voltage of the digital comparator 24 becomes high level when they match and low level when they do not match. The output of the digital comparator 24 is supplied to the data input terminal D of the D flip-flop 26 and held in the D flip-flop 26 at the falling timing of the horizontal synchronizing signal HSYNC. Inversion output terminal QX of the D flip-flop 26
The update signal R is taken out from and is supplied to one input terminal of the AND gate 28. The display data S is supplied to the other input terminal of the AND gate 28 via the 1H delay circuit 30, and the display data DS is taken out from the AND gate 28 only when the update signal R is at a high level. The 1H delay circuit 30 is composed of, for example, a delay circuit in which inverters are connected in multiple stages, a shift register, or the like.
【００１７】次に、図３のタイミングチャートを参照し
て、上記の如く構成された表示更新判定回路の動作を説
明する。Next, the operation of the display update determination circuit configured as described above will be described with reference to the timing chart of FIG.
【００１８】図３（Ａ）に示す水平同期信号ＨＳＹＮＣ
の立ち下がりのタイミングでアドレスＡＤが更新され、
リード／ライト信号Ｒ／Ｗが高レベルの状態で、検査コ
ードメモリ２０から１フレーム前の検査コードＢＣＣが
読み出される。この検査コードＢＣＣは、ラッチ信号Ｌ
のタイミングでコードラッチ回路２２に保持され、デジ
タルコンパレータ２４に供給される。The horizontal synchronizing signal HSYNC shown in FIG.
Address AD is updated at the falling edge of
When the read / write signal R / W is at a high level, the inspection code BCC one frame before is read from the inspection code memory 20. This inspection code BCC is the latch signal L
It is held in the code latch circuit 22 at the timing of and is supplied to the digital comparator 24.
【００１９】一方、シリアルの表示データＳが１行表示
分検査コード生成回路１８に供給されると、検査コード
生成回路１８から出力される検査コードＣＣが図３
（Ｄ）に示す如く確定し、この状態でリード／ライト信
号Ｒ／Ｗが低レベルになって、当該アドレスＡＤに検査
コードＣＣが書き込まれる。この検査コードＣＣは、デ
ジタルコンパレータ２４にも供給される。On the other hand, when the serial display data S is supplied to the inspection code generating circuit 18 for one line display, the inspection code CC output from the inspection code generating circuit 18 is shown in FIG.
As shown in (D), the read / write signal R / W becomes low level in this state, and the check code CC is written in the address AD. The inspection code CC is also supplied to the digital comparator 24.
【００２０】現フレームの第ｉ行の検査コードＣＣと１
フレーム前の第ｉ行の検査コードＢＣＣとが一致してい
る場合には、水平同期信号ＨＳＹＮＣの立ち下がりのタ
イミングで更新信号Ｒが低レベルになり、アンドゲート
２８が閉じられる。現フレームの第ｉ行の検査コードＣ
Ｃと１フレーム前の第ｉ行の検査コードＢＣＣとが不一
致の場合には、水平同期信号ＨＳＹＮＣの立ち下がりの
タイミングで更新信号Ｒが高レベルになり、アンドゲー
ト２８が開かれ、１Ｈ遅延回路３０で１水平走査期間だ
け遅延された表示データＳが、表示データＤＳとしてア
ンドゲート２８から取り出され、更新信号Ｒと共に不図
示の表示駆動回路に供給されて、この場合のみ表示内容
が更新される。Check code CC and 1 in the i-th row of the current frame
When the check code BCC of the i-th row before the frame matches, the update signal R becomes low level at the timing of the fall of the horizontal synchronizing signal HSYNC, and the AND gate 28 is closed. Check code C in line i of current frame
When C and the check code BCC of the i-th row one frame before do not match, the update signal R becomes high level at the falling timing of the horizontal synchronization signal HSYNC, the AND gate 28 is opened, and the 1H delay circuit is opened. The display data S delayed by one horizontal scanning period at 30 is taken out from the AND gate 28 as the display data DS and supplied to the display drive circuit (not shown) together with the update signal R, and only in this case the display content is updated. .
【００２１】本実施例によれば、検査コードメモリ２０
の記憶容量は表示行数に等しいバイト数あれば足り、か
つ、１水平走査期間内に検査コードメモリ２０に対し読
み出し及び書込みを各１回のみ行えばよいので、小記憶
容量でアクセス速度の遅い安価なＲＡＭを検査コードメ
モリ２０として用いることができる。According to the present embodiment, the inspection code memory 20
The storage capacity of is only required to have the number of bytes equal to the number of display rows, and the read and write operations are performed only once in the inspection code memory 20 within one horizontal scanning period. Therefore, the storage capacity is small and the access speed is slow. An inexpensive RAM can be used as the inspection code memory 20.
【００２２】なお、本発明には外にも種々の変形例が含
まれる。例えば、検査コード生成回路は、一連のｎビッ
トの表示データに基づいてｎ＞ｍなるｍビットの検査コ
ードを所定の論理に基づいて生成するものであればよ
く、例えば４０ビット毎に１ビットのパリティを生成し
て、１行６４０ビットの表示データＳに対し１６ビット
のパリティーコードを生成するものであってもよい。The present invention includes various modifications other than the above. For example, the check code generating circuit may be any one as long as it generates an m-bit check code of n> m based on a predetermined logic based on a series of n-bit display data. The parity may be generated to generate a 16-bit parity code for the display data S of 640 bits per row.
【００２３】[0023]
【発明の効果】以上説明した如く、本発明に係る液晶表
示装置用表示更新判定回路では、一連のｎビットの表示
データをｎ＞ｍなるｍビットの検査コードに変換し、こ
の検査コードＣＣを１フレーム前の検査コードＢＣＣと
比較して表示更新をするかどうかを判定するので、メモ
リ装置の記憶容量を従来のｍ／ｎ、例えば８／６４０に
することができ、しかも、一連のｎビット、例えば６４
０ビットの表示データ毎に、検査コードメモリ装置に対
し読み出し及び書き込みを各１回行えばよいので、小記
憶容量でアクセス速度の遅い安価なＲＡＭを検査コード
メモリ装置として用いることができ、したがって、安価
な構成の表示更新判定回路を提供することができるとい
う効果を奏する。。As described above, in the display update determination circuit for a liquid crystal display device according to the present invention, a series of n-bit display data is converted into an m-bit inspection code of n> m, and this inspection code CC is converted. Since it is determined whether or not the display is updated by comparing with the inspection code BCC one frame before, the storage capacity of the memory device can be set to the conventional m / n, for example, 8/640, and a series of n bits can be used. , For example 64
Since it is only necessary to read and write once to the check code memory device for each 0-bit display data, an inexpensive RAM with a small storage capacity and a slow access speed can be used as the check code memory device. It is possible to provide an inexpensive display update determination circuit. .
【００２４】本発明は、上記ｎが、ドットマトリックス
型液晶表示装置の１行の画素数に等しい場合、最も効果
的である。The present invention is most effective when n is equal to the number of pixels in one row of the dot matrix type liquid crystal display device.
【図１】本発明に係る液晶表示装置用表示更新判定回路
の原理構成図である。FIG. 1 is a principle configuration diagram of a display update determination circuit for a liquid crystal display device according to the present invention.
【図２】本発明の一実施例の液晶表示装置用表示更新判
定回路図である。FIG. 2 is a display update determination circuit diagram for a liquid crystal display device according to an embodiment of the present invention.
【図３】図２の回路の動作を示すタイミングチャートで
ある。FIG. 3 is a timing chart showing the operation of the circuit of FIG.
【図４】従来の液晶表示装置用表示更新判定回路図であ
る。FIG. 4 is a display update determination circuit diagram for a conventional liquid crystal display device.
【図５】図４の回路の動作を示すタイミングチャートで
ある。5 is a timing chart showing the operation of the circuit of FIG.
１０ フレームメモリ １２ データラッチ回路 １４、２４ デジタルコンパレータ １６、２６ Ｄフリップフロップ １８ 検査コード生成回路 ２０ 検査コードメモリ ２２ コードラッチ回路 ２８ アンドゲート ３０ １Ｈ遅延回路 10 frame memory 12 Data latch circuit 14, 24 Digital comparator 16,26 D flip-flop 18 Inspection code generation circuit 20 Inspection code memory 22 Code latch circuit 28 AND GATE 30 1H delay circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村上 浩 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Hiroshi Murakami 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited
Claims (2)
ｎ＞ｍなるｍビットの検査コードを生成する検査コード
生成回路（１）と、 １フレーム前の検査コードＢＣＣが読み出された後、該
検査コード生成回路から出力された検査コードＣＣが書
き込まれて更新される検査コードメモリ装置（２）と、 該検査コードメモリ装置から該検査コードＢＣＣが読み
出される毎に、読み出された該検査コードＢＣＣを一時
保持する保持回路（３）と、 該検査コードＣＣと該保持回路に保持された該検査コー
ドＢＣＣとを比較する比較回路（４）とを有し、 該比較の結果に基づいて、メモリ特性をもつ液晶画素を
備えたドットマトリックス型液晶表示装置による表示
を、該一連のｎビットの表示データで更新するかどうか
を判定することを特徴とする液晶表示装置用表示更新判
定回路。1. A check code generation circuit (1) for generating a check code of m bits where n> m based on a series of display data of n bits, and a check code BCC one frame before, An inspection code memory device (2) in which the inspection code CC output from the inspection code generation circuit is written and updated, and the inspection code read every time the inspection code BCC is read from the inspection code memory device. A holding circuit (3) for temporarily holding the code BCC and a comparison circuit (4) for comparing the inspection code CC with the inspection code BCC held in the holding circuit are provided, and based on the result of the comparison. A liquid for judging whether or not the display by a dot matrix type liquid crystal display device having a liquid crystal pixel having a memory characteristic is updated by the series of n-bit display data. The display device for display update judgment circuit.
晶表示装置の１行表示画素数に等しいことを特徴とする
請求項１記載の液晶表示装置用表示更新判定回路。2. The display update determination circuit for a liquid crystal display device according to claim 1, wherein said n is equal to the number of display pixels in one row of said dot matrix type liquid crystal display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16257891A JPH0511723A (en) | 1991-07-03 | 1991-07-03 | Display renewal judgment circuit for crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16257891A JPH0511723A (en) | 1991-07-03 | 1991-07-03 | Display renewal judgment circuit for crystal display device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0511723A true JPH0511723A (en) | 1993-01-22 |
Family
ID=15757252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16257891A Withdrawn JPH0511723A (en) | 1991-07-03 | 1991-07-03 | Display renewal judgment circuit for crystal display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0511723A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013516653A (en) * | 2010-01-06 | 2013-05-13 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | How to detect changes in display data |
-
1991
- 1991-07-03 JP JP16257891A patent/JPH0511723A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013516653A (en) * | 2010-01-06 | 2013-05-13 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | How to detect changes in display data |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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