JPH05114763A - 半導体レ−ザの製造方法 - Google Patents
半導体レ−ザの製造方法Info
- Publication number
- JPH05114763A JPH05114763A JP8287691A JP8287691A JPH05114763A JP H05114763 A JPH05114763 A JP H05114763A JP 8287691 A JP8287691 A JP 8287691A JP 8287691 A JP8287691 A JP 8287691A JP H05114763 A JPH05114763 A JP H05114763A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor laser
- electrode
- manufacturing
- insulating film
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 寄生容量を制御することにより、高速変調
（３Ｇｂ／ｓ以上）可能なレ−ザの製造方法を提供す
る。 【構成】 ダブルヘテロ構造多層半導体の上に電流注入
のための窓を有する絶縁膜とその上に金属電極を形成す
る半導体レ−ザの製造方法において、前記窓に必要最小
幅のストライブ状電極を形成する工程及び該電極の上部
にのみ１０μｍ以上のＡｕメッキ厚を形成する工程を含
む半導体レ−ザの製造方法であり、具体的には、ＳｉＯ
2膜１０を成長させた上に電流を流すコンタクト部１１
を形成する。そして、メサストライプ２２の上部にのみ
Ｃｒ−Ａｕ１２、Ｔｉ−Ｐｔ−Ａｕ１３及び厚さ１０μ
ｍ程度のＡｕメッキ１５を形成する。
（３Ｇｂ／ｓ以上）可能なレ−ザの製造方法を提供す
る。 【構成】 ダブルヘテロ構造多層半導体の上に電流注入
のための窓を有する絶縁膜とその上に金属電極を形成す
る半導体レ−ザの製造方法において、前記窓に必要最小
幅のストライブ状電極を形成する工程及び該電極の上部
にのみ１０μｍ以上のＡｕメッキ厚を形成する工程を含
む半導体レ−ザの製造方法であり、具体的には、ＳｉＯ
2膜１０を成長させた上に電流を流すコンタクト部１１
を形成する。そして、メサストライプ２２の上部にのみ
Ｃｒ−Ａｕ１２、Ｔｉ−Ｐｔ−Ａｕ１３及び厚さ１０μ
ｍ程度のＡｕメッキ１５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体レ−ザの製造方
法に関し、特に、寄生容量を制御し、高速変調（３Ｇｂ
／ｓ以上）を可能とする半導体レ−ザの製造方法に関す
る。
法に関し、特に、寄生容量を制御し、高速変調（３Ｇｂ
／ｓ以上）を可能とする半導体レ−ザの製造方法に関す
る。
【０００２】
【従来の技術】近年、光ファイバ−通信の高ビットレ−
ト化に伴い、高速変調が可能な半導体レ−ザの要請が強
まってきているが、従来のこの種半導体レ−ザでは、寄
生容量が非常に大きく、その結果として、変調速度が２
Ｇｂ／ｓ程度であり、また、高変調速度であるといって
も、２．４Ｇｂ／ｓ程度であり、これが限界である。
ト化に伴い、高速変調が可能な半導体レ−ザの要請が強
まってきているが、従来のこの種半導体レ−ザでは、寄
生容量が非常に大きく、その結果として、変調速度が２
Ｇｂ／ｓ程度であり、また、高変調速度であるといって
も、２．４Ｇｂ／ｓ程度であり、これが限界である。
【０００３】従来のこの種半導体レ−ザの製造工程につ
いて簡単に説明すると、まず、ダブルヘテロ構造を有す
る半導体ウエハをＬＰＥ等の結晶成長方法により作成す
る。次いで、この半導体ウエハの上面に、寄生容量低減
のため、発光部分を挟んで両側にメサ溝を形成し、Ｓｉ
Ｏ2等の絶縁膜を形成した後、コンタクト窓を形成し、
上記ウエハ表面全面にわたって電極を形成している。こ
の半導体レ−ザは、その変調速度が２Ｇｂ／ｓ程度のも
のである。
いて簡単に説明すると、まず、ダブルヘテロ構造を有す
る半導体ウエハをＬＰＥ等の結晶成長方法により作成す
る。次いで、この半導体ウエハの上面に、寄生容量低減
のため、発光部分を挟んで両側にメサ溝を形成し、Ｓｉ
Ｏ2等の絶縁膜を形成した後、コンタクト窓を形成し、
上記ウエハ表面全面にわたって電極を形成している。こ
の半導体レ−ザは、その変調速度が２Ｇｂ／ｓ程度のも
のである。
【０００４】この変調速度を更に向上させた半導体レ−
ザの一例として、上記半導体ウエハの電極部分を、ワイ
ヤ−ボンデイングを行うパッド部分のみを残し、他の部
分は、絶縁膜が露出する構造の半導体レ−ザが知られて
いる。この半導体レ−ザを図３に基づいて説明すると、
図３のａ〜ｅは、その製造工程を示す縦断面図であり、
図３のｆは、図３のｅの上面図である。
ザの一例として、上記半導体ウエハの電極部分を、ワイ
ヤ−ボンデイングを行うパッド部分のみを残し、他の部
分は、絶縁膜が露出する構造の半導体レ−ザが知られて
いる。この半導体レ−ザを図３に基づいて説明すると、
図３のａ〜ｅは、その製造工程を示す縦断面図であり、
図３のｆは、図３のｅの上面図である。
【０００５】以下、図３のａ〜ｅに基づき、その製造工
程順にしたがって、説明する。まず、図３のａに示すよ
うに、Ｎ−ＩｎＰ基板１上に、Ｎ−ＩｎＧａＡｓＰガイ
ド層３、ＩｎＧａＡｓＰ活性層４、Ｐ−ＩｎＰクラッド
層５を順に結晶成長させ、次いで、２つの平行な溝２１
とそれによって挟まれるメサストライプ２２をエッチン
グにより形成し、その後、メサストライプ２２の上部を
除いてＰ−ＩｎＰブロック層６及びＮ−ＩｎＰブロック
層７を、そして、全面にＰ−ＩｎＰ層８及びＰ−ＩｎＧ
ａＡｓＰキャップ層９をそれぞれＬＰＥ法により形成
し、ダブルヘテロ構造の半導体レ−ザを得る。
程順にしたがって、説明する。まず、図３のａに示すよ
うに、Ｎ−ＩｎＰ基板１上に、Ｎ−ＩｎＧａＡｓＰガイ
ド層３、ＩｎＧａＡｓＰ活性層４、Ｐ−ＩｎＰクラッド
層５を順に結晶成長させ、次いで、２つの平行な溝２１
とそれによって挟まれるメサストライプ２２をエッチン
グにより形成し、その後、メサストライプ２２の上部を
除いてＰ−ＩｎＰブロック層６及びＮ−ＩｎＰブロック
層７を、そして、全面にＰ−ＩｎＰ層８及びＰ−ＩｎＧ
ａＡｓＰキャップ層９をそれぞれＬＰＥ法により形成
し、ダブルヘテロ構造の半導体レ−ザを得る。
【０００６】次に、図３のｂに示すように、チャンネル
部１４、１１４をエッチングにより形成し、絶縁膜とし
てのＳｉＯ2１０を成長させ、その上に電流を流すコン
タクト部１１をエッチングにより形成する。そして、図
３のｃに示すように、その上にＣｒ−Ａｕ１２でコンタ
クト部１１を少なくとも覆うように形成し、更に、Ｎ−
ＩｎＰ基板１の下にＡｕＧｅ−ＡｕＮｉからなる電極２
０を形成する。
部１４、１１４をエッチングにより形成し、絶縁膜とし
てのＳｉＯ2１０を成長させ、その上に電流を流すコン
タクト部１１をエッチングにより形成する。そして、図
３のｃに示すように、その上にＣｒ−Ａｕ１２でコンタ
クト部１１を少なくとも覆うように形成し、更に、Ｎ−
ＩｎＰ基板１の下にＡｕＧｅ−ＡｕＮｉからなる電極２
０を形成する。
【０００７】次に、図３のｄに示すように、その上にＴ
ｉ−Ｐｔ−Ａｕ１３でチャンネル部１４、１１４を少な
くとも覆うように形成した後、ワイヤ−をボンディング
するパッド部分（直径１００φ）に相当するＡｕメッキ
１１５、２１５の部分のみを残し（図３のｆ参照）、図
３のｅに示すように、その残った電極の上に厚さ５μｍ
程度のＡｕメッキ１５を形成する。
ｉ−Ｐｔ−Ａｕ１３でチャンネル部１４、１１４を少な
くとも覆うように形成した後、ワイヤ−をボンディング
するパッド部分（直径１００φ）に相当するＡｕメッキ
１１５、２１５の部分のみを残し（図３のｆ参照）、図
３のｅに示すように、その残った電極の上に厚さ５μｍ
程度のＡｕメッキ１５を形成する。
【０００８】上記図３のａ〜ｅで製造される従来の半導
体レ−ザは、図３のｆ（図３のｅの上面図）に示すよう
に、発光部分の上部及びパッド部分を残し他の部分は、
ＳｉＯ2１０が露出している構造のものであり、この半
導体レ−ザは、その変調速度が２．４Ｇｂ／ｓ程度のも
のである。
体レ−ザは、図３のｆ（図３のｅの上面図）に示すよう
に、発光部分の上部及びパッド部分を残し他の部分は、
ＳｉＯ2１０が露出している構造のものであり、この半
導体レ−ザは、その変調速度が２．４Ｇｂ／ｓ程度のも
のである。
【０００９】
【発明が解決しようとする課題】従来の半導体レ−ザ−
では、上記したとおり、寄生容量の低減が不十分であ
り、その結果として、従来のパッド構造電極を採用した
半導体レ−ザにおいても、その変調速度が２．４Ｇｂ／
ｓ程度であり、これが限度である。また、パッド構造電
極を有さない前記従来の半導体レ−ザにおいては、同じ
く前述したとおり、その変調特性は更に劣り、たかだか
２Ｇｂ／ｓ程度である。
では、上記したとおり、寄生容量の低減が不十分であ
り、その結果として、従来のパッド構造電極を採用した
半導体レ−ザにおいても、その変調速度が２．４Ｇｂ／
ｓ程度であり、これが限度である。また、パッド構造電
極を有さない前記従来の半導体レ−ザにおいては、同じ
く前述したとおり、その変調特性は更に劣り、たかだか
２Ｇｂ／ｓ程度である。
【００１０】この変調速度として、３Ｇｂ／ｓ以上とす
ることを目標とすると、この解決手段としては、電極表
面積を更に最小限にする必要がある。しかしながら、従
来の半導体レ−ザにおいて、発光部分の上部にワイヤ−
ボンディングを行ない、電極面積を最小化しようとする
と、発光部分にストレスがかかり、その結果、Ｌ−Ｉ特
性において、キンクの発生及び信頼性の点で問題が生ず
る。
ることを目標とすると、この解決手段としては、電極表
面積を更に最小限にする必要がある。しかしながら、従
来の半導体レ−ザにおいて、発光部分の上部にワイヤ−
ボンディングを行ない、電極面積を最小化しようとする
と、発光部分にストレスがかかり、その結果、Ｌ−Ｉ特
性において、キンクの発生及び信頼性の点で問題が生ず
る。
【００１１】本発明は、上記問題点を解消し、そして、
３Ｇｂ／ｓ以上の高速変調可能で、かつ、Ｌ−Ｉ特性及
び歩留まりが良好であり、しかも、信頼性に優れた半導
体レ−ザの製造方法を提供することを目的とする。
３Ｇｂ／ｓ以上の高速変調可能で、かつ、Ｌ−Ｉ特性及
び歩留まりが良好であり、しかも、信頼性に優れた半導
体レ−ザの製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】そして、本発明は、上記
目的を達成する手段として、ダブルヘテロ構造多層半導
体の上に電流注入のための窓を有する絶縁膜とその上に
金属電極を形成する半導体レ−ザの製造方法において、
前記窓に必要最小幅のストライブ状電極を形成する工程
及び該電極の上部にのみ５μｍ以上のＡｕメッキ厚を形
成する工程を含むことを特徴とする半導体レ−ザの製造
方法である。
目的を達成する手段として、ダブルヘテロ構造多層半導
体の上に電流注入のための窓を有する絶縁膜とその上に
金属電極を形成する半導体レ−ザの製造方法において、
前記窓に必要最小幅のストライブ状電極を形成する工程
及び該電極の上部にのみ５μｍ以上のＡｕメッキ厚を形
成する工程を含むことを特徴とする半導体レ−ザの製造
方法である。
【００１３】本発明は、前述した従来の半導体レ−ザの
製造方法に対し、半導体ウエハの電極面積を必要最小限
に抑え、かつ、半導体レ−ザ−チップに電流を流すため
のワイヤ−ボンディング時に半導体レ−ザにストレスを
与えない電極を形成するという点で相違する。
製造方法に対し、半導体ウエハの電極面積を必要最小限
に抑え、かつ、半導体レ−ザ−チップに電流を流すため
のワイヤ−ボンディング時に半導体レ−ザにストレスを
与えない電極を形成するという点で相違する。
【００１４】
【作用】即ち、本発明は、必要最小幅のストライブ状電
極を形成し、電極面積を極めて小さくすることにより、
寄生容量を低減し、その結果、高速変調を可能にし、こ
の高速変調において、十分良好なアイパタ−ンが得ら
れ、十分な高速応答性が得られる作用が生ずる。また、
本発明は、Ａｕメッキ厚を従来の５μｍからそれ以上に
することが好ましい。より好ましくは、１０μｍ程度、
叉は、１０μｍ以上である。このようなＡｕメッキ厚に
することにより、ワイヤ−ボンディング後においても十
分良好なＬ−Ｉ特性及び高信頼性が得られる作用が生ず
る。
極を形成し、電極面積を極めて小さくすることにより、
寄生容量を低減し、その結果、高速変調を可能にし、こ
の高速変調において、十分良好なアイパタ−ンが得ら
れ、十分な高速応答性が得られる作用が生ずる。また、
本発明は、Ａｕメッキ厚を従来の５μｍからそれ以上に
することが好ましい。より好ましくは、１０μｍ程度、
叉は、１０μｍ以上である。このようなＡｕメッキ厚に
することにより、ワイヤ−ボンディング後においても十
分良好なＬ−Ｉ特性及び高信頼性が得られる作用が生ず
る。
【００１５】
【実施例】次に、図１及び図２に基づいて、本発明を詳
細に説明する。図１は、本発明の実施例１の半導体レ−
ザを説明するための図であって、図１のａ〜ｅは、その
製造工程の縦断面図であり、図１のｆは、図１のｅの上
面図である。また、図２は、本発明の実施例２の半導体
レ−ザを説明するための図であって、図２のａ〜ｅは、
その製造工程の縦断面図であり、図２のｆは、図２のｅ
の上面図である。
細に説明する。図１は、本発明の実施例１の半導体レ−
ザを説明するための図であって、図１のａ〜ｅは、その
製造工程の縦断面図であり、図１のｆは、図１のｅの上
面図である。また、図２は、本発明の実施例２の半導体
レ−ザを説明するための図であって、図２のａ〜ｅは、
その製造工程の縦断面図であり、図２のｆは、図２のｅ
の上面図である。
【００１６】（実施例１）この実施例は、図３のａ〜ｅ
に示す前記従来の半導体レ−ザにおいて、パッド部を作
成しない構造のものである。以下、図１のａ〜ｅに基づ
き、その製造工程順にしたがって、説明する。まず、図
１のａに示すように、Ｎ−ＩｎＰ基板１上に、Ｎ−Ｉｎ
ＧａＡｓＰガイド層３、ＩｎＧａＡｓＰ活性層４、Ｐ−
ＩｎＰクラッド層５を順に結晶成長させ、次いで、２つ
の平行な溝２１とそれによって挟まれるメサストライプ
２２をエッチングにより形成し、その後、メサストライ
プ２２の上部を除いて、Ｐ−ＩｎＰブロック層６及びＮ
−ＩｎＰブロック層７を、そして、全面にＰ−ＩｎＰ層
８及びＰ−ＩｎＧａＡｓＰキャップ層９をそれぞれＬＰ
Ｅ法により形成し、ダブルヘテロ構造の半導体レ−ザを
得る。
に示す前記従来の半導体レ−ザにおいて、パッド部を作
成しない構造のものである。以下、図１のａ〜ｅに基づ
き、その製造工程順にしたがって、説明する。まず、図
１のａに示すように、Ｎ−ＩｎＰ基板１上に、Ｎ−Ｉｎ
ＧａＡｓＰガイド層３、ＩｎＧａＡｓＰ活性層４、Ｐ−
ＩｎＰクラッド層５を順に結晶成長させ、次いで、２つ
の平行な溝２１とそれによって挟まれるメサストライプ
２２をエッチングにより形成し、その後、メサストライ
プ２２の上部を除いて、Ｐ−ＩｎＰブロック層６及びＮ
−ＩｎＰブロック層７を、そして、全面にＰ−ＩｎＰ層
８及びＰ−ＩｎＧａＡｓＰキャップ層９をそれぞれＬＰ
Ｅ法により形成し、ダブルヘテロ構造の半導体レ−ザを
得る。
【００１７】次に、図１のｂに示すように、チャンネル
部１４、１１４をエッチングにより形成し、絶縁膜とし
てのＳｉＯ2１０を成長させ、その上に電流を流すコン
タクト部１１をエッチングにより形成する。そして、図
１のｃに示すように、その上にＣｒ−Ａｕ１２でコンタ
クト部１１を少なくとも覆うように形成し、更に、Ｎ−
ＩｎＰ基板１の下にＡｕＧｅ−ＡｕＮｉからなる電極２
０を形成する。
部１４、１１４をエッチングにより形成し、絶縁膜とし
てのＳｉＯ2１０を成長させ、その上に電流を流すコン
タクト部１１をエッチングにより形成する。そして、図
１のｃに示すように、その上にＣｒ−Ａｕ１２でコンタ
クト部１１を少なくとも覆うように形成し、更に、Ｎ−
ＩｎＰ基板１の下にＡｕＧｅ−ＡｕＮｉからなる電極２
０を形成する。
【００１８】次に、図１のｄに示すように、その上にＴ
ｉ−Ｐｔ−Ａｕ１３でチャンネル部１４、１１４を少な
くとも覆うように形成し、次いで、図３のｅに示すよう
に、その残った電極の上に厚さ１０μｍ程度のＡｕメッ
キ１５を形成する。
ｉ−Ｐｔ−Ａｕ１３でチャンネル部１４、１１４を少な
くとも覆うように形成し、次いで、図３のｅに示すよう
に、その残った電極の上に厚さ１０μｍ程度のＡｕメッ
キ１５を形成する。
【００１９】図１のｆは、図１のｅの上面図であり、発
光部分の上部のみ残し他の部分は、ＳｉＯ2１０が露出
している。このように製造した半導体レ−ザの変調特性
を測定したところ、６Ｇｂ／ｓＮＲＺ変調において、十
分良好なアイパタ−ンが得られ、十分な高速応答性が得
られる。また、Ａｕメッキ厚を従来の５μｍから１０μ
ｍにすることにより、ワイヤ−ボンディング（但し、ワ
イヤ−はリボンワイヤ−を使用した。）後においても、
十分良好なＬ−Ｉ特性及び信頼性が得られる。
光部分の上部のみ残し他の部分は、ＳｉＯ2１０が露出
している。このように製造した半導体レ−ザの変調特性
を測定したところ、６Ｇｂ／ｓＮＲＺ変調において、十
分良好なアイパタ−ンが得られ、十分な高速応答性が得
られる。また、Ａｕメッキ厚を従来の５μｍから１０μ
ｍにすることにより、ワイヤ−ボンディング（但し、ワ
イヤ−はリボンワイヤ−を使用した。）後においても、
十分良好なＬ−Ｉ特性及び信頼性が得られる。
【００２０】（実施例２）図２のａ〜ｆは、本発明の第
２の実施例を示す図である。前記実施例１は、Ｔｉ−Ｐ
ｔ−Ａｕ１３でチャンネル部１４、１１４を少なくとも
覆うように形成し（図１のｄ参照）、その上にＡｕメッ
キ１５を形成させる（図３のｅ参照）のに対し、この実
施例２は、図２のｃで形成したＣｒ−Ａｕ１２の上部に
のみＴｉ−Ｐｔ−Ａｕ１３を形成させ、チャンネル部１
４、１１４を覆うように形成させない点（図２のｄ参
照）及びそのＴｉ−Ｐｔ−Ａｕ１３上にＡｕメッキ１５
を形成させる点（図２のｅ参照）で両者相違する。そし
て、実施例２は、このＴｉ−Ｐｔ−Ａｕ１３の形成箇所
及びＡｕメッキ１５の形成箇所を除いて前記実施例１と
同一であり、重複するので、図２のａ〜ｆに基づく説明
は省略する。
２の実施例を示す図である。前記実施例１は、Ｔｉ−Ｐ
ｔ−Ａｕ１３でチャンネル部１４、１１４を少なくとも
覆うように形成し（図１のｄ参照）、その上にＡｕメッ
キ１５を形成させる（図３のｅ参照）のに対し、この実
施例２は、図２のｃで形成したＣｒ−Ａｕ１２の上部に
のみＴｉ−Ｐｔ−Ａｕ１３を形成させ、チャンネル部１
４、１１４を覆うように形成させない点（図２のｄ参
照）及びそのＴｉ−Ｐｔ−Ａｕ１３上にＡｕメッキ１５
を形成させる点（図２のｅ参照）で両者相違する。そし
て、実施例２は、このＴｉ−Ｐｔ−Ａｕ１３の形成箇所
及びＡｕメッキ１５の形成箇所を除いて前記実施例１と
同一であり、重複するので、図２のａ〜ｆに基づく説明
は省略する。
【００２１】前記実施例１においては、非常に優れた特
性を有するが、変調速度１０Ｇｂ／Ｓ以上の高速変調が
必要な場合においては、不十分である。これに対して、
実施例２においては、更に電極面積を小さくすることが
でき、これによって、寄生容量をより一層低減させるこ
とができ、そして、Ａｕメッキ厚を１０μｍ以上にする
ことにより、ワイヤ−ボンディング時のストレスを回避
することができる。
性を有するが、変調速度１０Ｇｂ／Ｓ以上の高速変調が
必要な場合においては、不十分である。これに対して、
実施例２においては、更に電極面積を小さくすることが
でき、これによって、寄生容量をより一層低減させるこ
とができ、そして、Ａｕメッキ厚を１０μｍ以上にする
ことにより、ワイヤ−ボンディング時のストレスを回避
することができる。
【００２２】この実施例２において形成した半導体レ−
ザにおいては、１０Ｇｂ／ｓＮＲＺ変調において、十分
良好なアイパタ−ンが得られ、十分な高速応答特性が得
られる。また、ワイヤ−ボンディング（但し、ワイヤ−
はリボンワイヤ−を使用した。）後においても、十分良
好なＬ−Ｉ特性及び信頼性が得られる。更に、この実施
例２は、電極面積を極めて小さくすることにより、１０
Ｇｂ／ｓ以上の非常に速い変調特性を有する半導体チッ
プを安定に提供することが可能になるという利点があ
る。
ザにおいては、１０Ｇｂ／ｓＮＲＺ変調において、十分
良好なアイパタ−ンが得られ、十分な高速応答特性が得
られる。また、ワイヤ−ボンディング（但し、ワイヤ−
はリボンワイヤ−を使用した。）後においても、十分良
好なＬ−Ｉ特性及び信頼性が得られる。更に、この実施
例２は、電極面積を極めて小さくすることにより、１０
Ｇｂ／ｓ以上の非常に速い変調特性を有する半導体チッ
プを安定に提供することが可能になるという利点があ
る。
【００２３】
【効果】本発明は、以上詳記したように、半導体レ−ザ
の製造方法において、少なくとも絶縁膜を施し、表面の
電極を製造上必要最小限の大きさに形成し、この電極部
分のみを残し、他の部分は、絶縁膜を露出させることに
より、半導体レ−ザ素子の寄生容量を減少させ、その構
造により、変調特性を大幅に改善できるという顕著な効
果が生ずる。また、本発明は、Ａｕメッキ厚を従来の５
μｍからそれ以上にすることにより、良好なＬ−Ｉ特性
及び高信頼性が得られる効果が生ずる。
の製造方法において、少なくとも絶縁膜を施し、表面の
電極を製造上必要最小限の大きさに形成し、この電極部
分のみを残し、他の部分は、絶縁膜を露出させることに
より、半導体レ−ザ素子の寄生容量を減少させ、その構
造により、変調特性を大幅に改善できるという顕著な効
果が生ずる。また、本発明は、Ａｕメッキ厚を従来の５
μｍからそれ以上にすることにより、良好なＬ−Ｉ特性
及び高信頼性が得られる効果が生ずる。
【図１】 図１は、本発明の実施例１の半導体レ−ザを
説明するための図であり、そのうち、図１のａ〜ｅは、
その製造工程の縦断面図、図１のｆは、その上面図であ
る。
説明するための図であり、そのうち、図１のａ〜ｅは、
その製造工程の縦断面図、図１のｆは、その上面図であ
る。
【図２】 図２は、本発明の実施例２の半導体レ−ザを
説明するための図であり、そのうち、図２のａ〜ｅは、
その製造工程の縦断面図、図２のｆは、その上面図であ
る。
説明するための図であり、そのうち、図２のａ〜ｅは、
その製造工程の縦断面図、図２のｆは、その上面図であ
る。
【図３】 図３は、従来の半導体レ−ザを説明するため
の図であり、そのうち、図３のａ〜ｅは、その製造工程
の縦断面図、図３のｆは、その上面図である。
の図であり、そのうち、図３のａ〜ｅは、その製造工程
の縦断面図、図３のｆは、その上面図である。
１ Ｎ−ＩｎＰ基板 ２１ 溝 ２２ メサストライプ ３ Ｎ−ＩｎＧａＡｓＰガイド層 ４ ＩｎＧａＡｓＰ活性層 ５ Ｐ−ＩｎＰクラッド層 ６ Ｐ−ＩｎＰブロック層 ７ Ｎ−ＩｎＰブロック層 ８ Ｐ−ＩｎＰ層 ９ Ｐ−ＩｎＧａＡｓＰキャップ層 １０ ＳｉＯ2膜 １１ コンタクト部 １２ Ｃｒ−Ａｕ １３ Ｔｉ−Ｐｔ−Ａｕ １４ チャンネル部 １１４ チャンネル部 １５ Ａｕメッキ １１５ Ａｕメッキ ２１５ Ａｕメッキ ２０ ＡｕＧｅ−ＡｕＮｉ
【手続補正書】
【提出日】平成４年９月３０日
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】実施例１の半導体レーザの製造工程（ａ）〜
（ｃ）の工程順縦断面図。
（ｃ）の工程順縦断面図。
【図２】図１に続く製造工程（ｄ）〜（ｅ）の工程順縦
断面図。
断面図。
【図３】図１（ｅ）の上面図。
【図４】実施例２の半導体レーザの製造工程（ａ）〜
（ｃ）の工程順縦断面図。
（ｃ）の工程順縦断面図。
【図５】図４に続く製造工程（ｄ）〜（ｅ）の工程順縦
断面図。
断面図。
【図６】図５（ｅ）の上面図。
【図７】従来の半導体レーザの製造工程（ａ）〜（ｃ）
の工程順縦断面図。
の工程順縦断面図。
【図８】図７に続く工程（ｄ）〜（ｅ）の製造工程順縦
断面図。
断面図。
【図９】図８（ｅ）の上面図。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図５】
【図４】
【図６】
【図７】
【図８】
【図９】
Claims (2)
- 【請求項１】 ダブルヘテロ構造多層半導体の上に電流
注入のための窓を有する絶縁膜とその上に金属電極を形
成する半導体レ−ザの製造方法において、前記窓に必要
最小幅のストライブ状電極を形成する工程及び該電極の
上部にのみ５μｍ以上のＡｕメッキ厚を形成する工程を
含むことを特徴とする半導体レ−ザの製造方法。 - 【請求項２】 上記Ａｕメッキ厚が１０μｍ程度である
請求項１に記載の半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8287691A JPH05114763A (ja) | 1991-03-25 | 1991-03-25 | 半導体レ−ザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8287691A JPH05114763A (ja) | 1991-03-25 | 1991-03-25 | 半導体レ−ザの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114763A true JPH05114763A (ja) | 1993-05-07 |
Family
ID=13786493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8287691A Pending JPH05114763A (ja) | 1991-03-25 | 1991-03-25 | 半導体レ−ザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114763A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6583510B2 (en) | 2001-02-19 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with varying thickness gold electrode |
| US6654397B2 (en) | 2000-08-31 | 2003-11-25 | Sanyo Electric Co., Ltd. | Semiconductor laser device and manufacturing method thereof |
| CN100364189C (zh) * | 2004-01-30 | 2008-01-23 | 夏普株式会社 | 半导体激光及其制造方法 |
| CN100399655C (zh) * | 2005-04-22 | 2008-07-02 | 夏普株式会社 | 半导体激光器 |
-
1991
- 1991-03-25 JP JP8287691A patent/JPH05114763A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6654397B2 (en) | 2000-08-31 | 2003-11-25 | Sanyo Electric Co., Ltd. | Semiconductor laser device and manufacturing method thereof |
| US6583510B2 (en) | 2001-02-19 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with varying thickness gold electrode |
| CN100364189C (zh) * | 2004-01-30 | 2008-01-23 | 夏普株式会社 | 半导体激光及其制造方法 |
| CN100399655C (zh) * | 2005-04-22 | 2008-07-02 | 夏普株式会社 | 半导体激光器 |
| US7528415B2 (en) | 2005-04-22 | 2009-05-05 | Sharp Kabushiki Kaisha | Semiconductor laser |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4870468A (en) | Semiconductor light-emitting device and method of manufacturing the same | |
| JPS58216486A (ja) | 半導体レ−ザおよびその製造方法 | |
| JPH05114763A (ja) | 半導体レ−ザの製造方法 | |
| US4791647A (en) | Semiconductor laser | |
| US20040057483A1 (en) | Semiconductor laser device | |
| JP2003115632A (ja) | 光半導体素子の製造方法 | |
| US6316280B1 (en) | Method of manufacturing semiconductor devices separated from a wafer | |
| JPS63122187A (ja) | 半導体レ−ザ | |
| JPH0478186A (ja) | 半導体レーザ | |
| US5360763A (en) | Method for fabricating an optical semiconductor device | |
| JPH09162484A (ja) | プレーナ電極型半導体光素子及びその製造方法 | |
| JPH05152679A (ja) | 半導体レーザ | |
| JPH03250684A (ja) | メサ埋め込み型光半導体装置の製造方法 | |
| US20080247439A1 (en) | Semiconductor Laser Device and Method for Fabrication Thereof | |
| JPH01239890A (ja) | 半導体発光素子の作製方法 | |
| KR100343311B1 (ko) | 반도체 레이저 다이오드 및 그 제조방법 | |
| JP2554852B2 (ja) | 半導体発光素子 | |
| JPH0936484A (ja) | 半導体レーザ及びその製造方法 | |
| JPH03173487A (ja) | 半導体発光素子の製造方法 | |
| JP2839539B2 (ja) | 半導体発光素子とその製造方法 | |
| JPS6318874B2 (ja) | ||
| JPH01185988A (ja) | 半導体発光素子及びその製造方法 | |
| JPH0590704A (ja) | 分布帰還型半導体レーザ | |
| JPH05235477A (ja) | 光半導体素子の製造方法 | |
| JPH10144996A (ja) | 半導体レーザ素子 |