JPH05113870A - Sorting process processor - Google Patents
Sorting process processorInfo
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- JPH05113870A JPH05113870A JP3275297A JP27529791A JPH05113870A JP H05113870 A JPH05113870 A JP H05113870A JP 3275297 A JP3275297 A JP 3275297A JP 27529791 A JP27529791 A JP 27529791A JP H05113870 A JPH05113870 A JP H05113870A
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- processor
- memory
- sort
- generation circuit
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】この発明はソート処理装置に用い
るソート処理プロセッサ、さらに詳しくは実装面積の高
密度化に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sort processor used in a sort processing device, and more particularly to a high-density packaging area.
【０００２】[0002]
【従来の技術】本願発明の先行技術としては、電子情報
通信学会研究報告（１９８８年５月２７日）ＤＥ８８−
２がある。図３は先行技術のソート処理装置の構成を示
すブロック図であり、図において、１はソート処理プロ
セッサ、２はローカル・メモリ、３は入力データストリ
ーム、４は出力データストリーム、５はアドレス線、６
はデータ線、７はＷＥ（ライト・イネーブル）線、８は
メモリ制御回路、９はクロック線を示す。図に示す例で
は、Ｐ１〜Ｐ１９の１９個のソートプ処理ロセッサ１が
縦続的に接続されて配列され、それぞれのプロセッサ１
にローカル・メモリ２が配属されている。プロセッサ１
には配列の順番ｉに従って符号を付し、ローカル・メモ
リ２へも配属されているプロセッサと同一の符号を付
し、Ｐｉ（１ｉ），Ｍｉ（２ｉ）で表してある。なお、
ローカル・メモリ２ｉのうち容量の小さなものはＳＲＡ
Ｍで構成され、容量の大きなものはＤＲＡＭで構成され
ている。2. Description of the Related Art As a prior art of the present invention, a research report of the Institute of Electronics, Information and Communication Engineers (May 27, 1988) DE88-
There are two. FIG. 3 is a block diagram showing the configuration of a prior art sort processing apparatus, in which 1 is a sort processing processor, 2 is a local memory, 3 is an input data stream, 4 is an output data stream, 5 is an address line, 6
Is a data line, 7 is a WE (write enable) line, 8 is a memory control circuit, and 9 is a clock line. In the example shown in the figure, 19 sort processing processors 1 of P1 to P19 are connected and arranged in cascade, and each processor 1
Local memory 2 is assigned to. Processor 1
Are denoted by the symbols i in the order i of the array, and are denoted by the same symbols as the processors assigned to the local memory 2, and are denoted by Pi (1i) and Mi (2i). In addition,
The small capacity of the local memory 2i is SRA.
It is composed of M, and the one having a large capacity is composed of a DRAM.
【０００３】プロセッサＰｉ（１ｉ）は前段のプロセッ
サＰｉ−１（１ｉ−１）から送られてくる２i-1 個のレ
コードからなるソート済みのデータストリングを受け
て、当該プロセッサ１ｉに配属されたメモリＭｉ（２
ｉ）にロードし、続いてプロセッサＰｉ−１から送られ
てくる２i-1 個のレコードからなるソート済みのデータ
ストリングとマージして、２i個のレコードからなるマ
ージ済みのデータストリングを生成し次段のプロセッサ
Ｐｉ＋１（１ｉ＋１）に送る。また、Ｐ１にデータが入
力し始めてから、Ｐ１９からデータが出力し始めるまで
の時間を短縮する為に、全段のプロセッサがパイプライ
ン方式により制御され、クロック線９上の共通のクロッ
クにより各プロセッサの動作が同期して制御される。The processor Pi (1i) is assigned to the processor 1i by receiving a sorted data string composed of 2 i-1 records sent from the preceding stage processor Pi-1 (1i-1). Memory Mi (2
i), and then merged with the sorted data string of 2 i-1 records sent from the processor Pi-1 to generate a merged data string of 2 i records. Then, it is sent to the processor Pi + 1 (1i + 1) of the next stage. Further, in order to reduce the time from the start of data input to P1 to the start of data output from P19, all the processors are controlled by the pipeline system, and each processor is controlled by a common clock on the clock line 9. The operations of are controlled synchronously.
【０００４】ローカル・メモリＭｉの容量は配列の順番
ｉが１番増加するごとに２倍になる。同一構造のプロセ
ッサＰｉから、容量の異なるローカル・メモリＭｉにア
クセスする為にメモリ制御回路８が設けられている。図
４は図３のメモリ制御回路８の内部接続の一例を示すブ
ロック図で、図において、図３と同一符号は同一または
相当部分を示し、縦続配列のｉ番目の回路を表す意味
で、ソートプロセッサ１ｉ、ローカル・メモリ２ｉ、入
力データストリーム３ｉ、出力データストリーム４ｉ、
メモリ制御回路８ｉとしている。６１はデータ線、８１
はアドレス生成回路、８２はリフレッシュアドレス生成
回路、８３はロウアドレス・カラムアドレス生成回路、
８４はＲＡＳ（ロウアドレス・ストローブ信号），ＣＡ
Ｓ（カラムアドレス・ストローブ信号）生成回路、９０
は内部クロック線、９１はメモリアドレス信号線、９２
はリフレッシュアドレス信号線、９３はメモリ要求信号
線を示す。The capacity of the local memory Mi doubles as the order i of the array increases by one. A memory control circuit 8 is provided to access the local memories Mi having different capacities from the processors Pi having the same structure. FIG. 4 is a block diagram showing an example of the internal connection of the memory control circuit 8 of FIG. 3. In the figure, the same reference numerals as those in FIG. 3 indicate the same or corresponding parts, and the sorting is performed in the sense that the i-th circuit in the cascade arrangement is represented. Processor 1i, local memory 2i, input data stream 3i, output data stream 4i,
The memory control circuit 8i is used. 61 is a data line, 81
Is an address generation circuit, 82 is a refresh address generation circuit, 83 is a row address / column address generation circuit,
84 is a RAS (row address strobe signal), CA
S (column address / strobe signal) generation circuit, 90
Is an internal clock line, 91 is a memory address signal line, and 92 is
Is a refresh address signal line, and 93 is a memory request signal line.
【０００５】ローカル・メモリＭｉ（２ｉ）がＤＲＡＭ
で構成されている場合は定期的にリフレッシングを必要
とし、このリフレッシングは全プロセッサのソート動作
を一時停止して実行する。すなわち、内部クロック線９
０上のクロックを停止し、メモリアドレス信号線９１上
のクロックを停止し、リフレッシュアドレス信号線９２
上にリフレッシュアドレス用クロック信号を送出する
と、ローカル・メモリＭｉ（２ｉ）のリフレッシュが行
われる。データ線６１はＰｉ（１ｉ），Ｍｉ（２ｉ）な
どの検査のために設けられている。なお、大容量のメモ
リＭｉ（２ｉ）をソート動作だけに専用するのは不経済
であり、他のプロセッサに対する一般用メモリとしても
利用するのが普通で、そのためＭｉ（２ｉ）のうち大容
量のものは、他のプロセッサからもアクセスが可能なよ
うに２ポートメモリとなっている。The local memory Mi (2i) is a DRAM
If it is configured with, refreshing is required periodically, and this refreshing suspends and executes the sort operation of all processors. That is, the internal clock line 9
0, the clock on the memory address signal line 91 is stopped, and the refresh address signal line 92 is stopped.
When the refresh address clock signal is sent to the upper side, the local memory Mi (2i) is refreshed. The data line 61 is provided for inspection of Pi (1i), Mi (2i) and the like. It should be noted that it is uneconomical to dedicate a large-capacity memory Mi (2i) only to the sort operation, and it is usually used also as a general-purpose memory for another processor. The one is a 2-port memory so that it can be accessed by other processors.
【０００６】[0006]
【発明が解決しようとする課題】上記のような先行技術
に示す従来のソート処理プロセッサではソート処理装置
に使用した場合に実装面積が必要以上に大きくなり、且
つ、各種信号に遅延が生じるなどの問題点があった。す
なわち、図３，図４で説明した先行技術では、Ｍ１，Ｍ
２，Ｍ３等の小容量のローカル・メモリ以外のメモリに
対しては、メモリ制御回路８をソートプロセッサ１の外
付けとしているため、基板上での実装面積が大きくな
り、また小容量のローカル・メモリＭ１，Ｍ２，Ｍ３も
プロセッサ１の外に置く必要があるため、実装面積が大
きくなると共に、各種信号に遅延が生じ処理速度が遅く
なる等の問題点があった。In the conventional sorting processor shown in the prior art as described above, the mounting area becomes unnecessarily large when it is used in the sorting processor, and various signals are delayed. There was a problem. That is, in the prior art described with reference to FIGS.
For memories other than small-capacity local memories such as 2, M3, etc., since the memory control circuit 8 is externally attached to the sort processor 1, the mounting area on the board is large, and the small-capacity local memory is used. Since the memories M1, M2 and M3 also need to be placed outside the processor 1, there are problems that the mounting area is increased and various signals are delayed to reduce the processing speed.
【０００７】この発明は、かかる問題点を解決するため
になされたもので、ソート処理装置に使用する場合に全
体の実装面積を小さくできると共に処理速度の向上が図
れるソート処理プロセッサを提供することを目的として
いる。The present invention has been made to solve the above problems, and it is an object of the present invention to provide a sort processing processor which can reduce the entire mounting area and can improve the processing speed when used in a sort processing apparatus. Has a purpose.
【０００８】[0008]
【課題を解決するための手段】この発明に係わるソート
処理プロセッサにおいては、小容量のメモリ自体と、外
付けの大容量のメモリに対応するメモリ制御回路とをソ
ート処理プロセッサ内に内蔵させたものである。In the sort processor according to the present invention, a small capacity memory itself and a memory control circuit corresponding to an external large capacity memory are incorporated in the sort processor. Is.
【０００９】[0009]
【作用】上記のように小容量のメモリ自体と、外付けの
大容量のメモリに対応するメモリ制御回路とをソート処
理プロセッサ内に内蔵させることにより、ソート処理装
置に使用する場合に小容量のローカル・メモリと、大容
量のローカル・メモリに対するメモリ制御回路の接続と
が不要となる。By incorporating the small-capacity memory itself and the memory control circuit corresponding to the external large-capacity memory in the sort processor, as described above, the small-capacity memory can be used when the sort processor is used. It eliminates the need for local memory and the connection of memory control circuits to large amounts of local memory.
【００１０】[0010]
実施例１．以下、この発明の一実施例を図面を用いて説
明する。図１はこの発明の一実施例を示すブロック図で
あり、図において、図４と同一符号は同一または相当部
分を示し、１０ｉは本実施例におけるソート処理プロセ
ッサ、１１は内部ＲＡＭ、６１，６２，６３，６４はそ
れぞれデータ線、６５はデータセレクタ、８５はアドレ
スセレクタを示す。なお、図１中で図４と同一符号の部
分は、図３，図４に示す従来のソート処理装置と同様に
動作するので、ここでは重複した説明は省略するが、図
１に示す実施例においては、図３に示すような小容量の
メモリ、Ｍ１，Ｍ２，Ｍ３は省略され、そのかわりに内
部ＲＡＭ１１が使用される。そして、この内部ＲＡＭ１
１を使用するか、ローカル・メモリ２ｉを使用するか
は、当該段が必要とするメモリ容量により決定され、実
装前にデータセレクタ６５により切り換えられる。Example 1. An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, the same reference numerals as those in FIG. 4 designate the same or corresponding parts, 10i is a sort processor in this embodiment, 11 is an internal RAM, 61, 62. , 63 and 64 are data lines, 65 is a data selector, and 85 is an address selector. Note that, in FIG. 1, the portions having the same reference numerals as those in FIG. 4 operate similarly to the conventional sort processing apparatus shown in FIGS. 3 and 4. Therefore, the duplicated description will be omitted here, but the embodiment shown in FIG. In FIG. 3, the small capacity memories M1, M2 and M3 as shown in FIG. 3 are omitted, and the internal RAM 11 is used instead. And this internal RAM1
Whether 1 is used or the local memory 2i is used is determined by the memory capacity required by the stage, and is switched by the data selector 65 before mounting.
【００１１】本実施例におけるソート処理プロセッサ１
０ｉが構成するソート処理装置のローカル・メモリのア
ドレス信号として必要な最大のビット数をｍとし、また
アドレス信号の全ビットが２分され、ロウアドレス，カ
ラムアドレスとしてローカル・メモリ２ｉに入力される
場合のアドレス信号の全ビット数の最大値を２ｐとする
とき、アドレス生成回路８１はｍビットのアドレス信号
を発生し、ロウアドレス・カラムアドレス生成回路８３
はロウアドレスとしてｐビット、カラムアドレスとして
ｐビットのアドレス信号を発生する。そして、実際に接
続されるローカル・メモリ２ｉで必要とするアドレス信
号のビット数がｎビット、またはロウアドレス，カラム
アドレスとして、それぞれｑビット（ｎ≦ｍ，ｑ≦ｐ）
である場合には、アドレス生成回路８１の出力の上位ｍ
−ｎビットの出力線を接地し、ロウアドレス・カラムア
ドレス生成回路８３の出力の上位２ｐ−２ｑビットの出
力線を接地し、下位２ｑビットを２分してｑビットずつ
ロウアドレスまたはカラムアドレスとして出力する。こ
のような接地は実装前にアドレスセレクタ８５により実
施される。Sort processing processor 1 in this embodiment
The maximum number of bits required for the address signal of the local memory of the sort processing device constituted by 0i is m, and all the bits of the address signal are divided into two and input to the local memory 2i as the row address and the column address. When the maximum value of the total number of bits of the address signal is 2p, the address generation circuit 81 generates an m-bit address signal and the row address / column address generation circuit 83.
Generates a p-bit address signal as a row address and a p-bit address signal as a column address. Then, the number of bits of the address signal required in the actually connected local memory 2i is n bits, or q bits (n≤m, q≤p) as the row address and the column address, respectively.
, The upper m of the output of the address generation circuit 81
-The n-bit output line is grounded, the upper 2p-2q-bit output line of the output of the row address / column address generation circuit 83 is grounded, the lower 2q bits are divided into two, and each q bit is used as a row address or a column address. Output. Such grounding is performed by the address selector 85 before mounting.
【００１２】良く知られているように、ロウアドレスと
カラムアドレスとは同一のアドレス線上に時分割的に出
力され、そのアドレス線上の信号は、ＲＡＳ信号の有意
時点ではロウアドレスとして設定され、ＣＡＳ信号の有
意時点ではカラムアドレスとして設定される。また、Ｄ
ＲＡＭのリフレッシングではメモリの全アドレスにわた
り、アドレス順に各アドレスのデータを一端読み出し
て、この読み出したデータを再び同一アドレス位置へ書
き込むことによってリフレッシングを行うので、リフレ
ッシュアドレス生成回路８２は、順次アドレスが上昇
（又は下降）するアドレスを発生すれば良い。As is well known, the row address and the column address are time-divisionally output on the same address line, and the signal on the address line is set as the row address at the significant point of the RAS signal. It is set as a column address when the signal is significant. Also, D
In the refreshing of the RAM, refreshing is performed by once reading the data of each address in the address order over all the addresses of the memory and writing the read data to the same address position again. It suffices to generate (or descend) addresses.
【００１３】図２はアドレスセレクタ８５の接続例を示
すブロック図で、図１と同一符号は同一部分を示し、ア
ドレスセレクタ８５の出力はｍまたはｐのうちの大きな
数値に相当する本数のアドレス線を持ち、これがローカ
ル・メモリ２ｉに到るアドレスピンに接続される。ま
た、リフレッシュアドレス生成回路８２の出力ビット数
は、当該ローカル・メモリへアクセスするためのアドレ
ス信号のビット数に一致させる。FIG. 2 is a block diagram showing a connection example of the address selector 85. The same reference numerals as those in FIG. 1 indicate the same parts, and the output of the address selector 85 is the number of address lines corresponding to a large value of m or p. , Which is connected to an address pin reaching the local memory 2i. Also, the number of output bits of the refresh address generation circuit 82 is made to match the number of bits of the address signal for accessing the local memory.
【００１４】[0014]
【発明の効果】この発明は以上説明したように、小容量
のメモリ自体と、外付けの大容量のメモリに対応するメ
モリ制御回路とをソート処理プロセッサ内に内蔵させる
ことにより、ソート処理装置に使用する場合に全体的な
実装面積を小さくでき、且つ、不要な外付け回路を省略
して処理速度の向上が図れる等の効果を奏する。As described above, according to the present invention, a sort processing apparatus is provided by incorporating a small capacity memory itself and a memory control circuit corresponding to an external large capacity memory in a sort processing processor. When used, the entire mounting area can be reduced, and unnecessary external circuits can be omitted to improve the processing speed.
【図１】この発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.
【図２】図１に示すアドレスセレクタの接続例を示すブ
ロック図である。FIG. 2 is a block diagram showing a connection example of the address selector shown in FIG.
【図３】先行技術の構成を示すブロック図である。FIG. 3 is a block diagram showing a configuration of a prior art.
【図４】図３のメモリ制御回路の構成を示すブロック図
である。FIG. 4 is a block diagram showing a configuration of a memory control circuit of FIG.
１ｉ ソートプロセッサ・コア部 ２ｉ ローカル・メモリ ３ｉ 入力データストリーム ４ｉ 出力データストリーム １０ｉ ソート処理プロセッサ ８１ アドレス生成回路 ８２ リフレッシュアドレス生成回路 ８３ ロウアドレス・カラムアドレス生成回路 ８４ ＲＡＳ，ＣＡＳ生成回路 ８５ アドレスセレクタ ９０ 内部クロック線 ９１ メモリアドレス信号線 ９２ リフレッシュアドレス信号線 1i Sort processor core unit 2i Local memory 3i Input data stream 4i Output data stream 10i Sort processing processor 81 Address generation circuit 82 Refresh address generation circuit 83 Row address / Column address generation circuit 84 RAS, CAS generation circuit 85 Address selector 90 Internal Clock line 91 Memory address signal line 92 Refresh address signal line
Claims (1)
接続され、その縦続の第ｉ番目のソート処理プロセッサ
は第ｉ−１番目のソート処理プロセッサから送られてく
る２i-1 個のレコードからなるソート済みのデータスト
リングを当該プロセッサに配属されたメモリにロード
し、続いて上記第ｉ−１番目のソート処理プロセッサか
ら送られてくる２i-1 個のレコードからなるソート済み
のデータストリングとマージして２i 個のレコードから
なるソート済みのデータストリングを生成して第ｉ＋１
番目のソート処理プロセッサに送出し、全てのソート処
理プロセッサがパイプライン方式に従って制御されて総
合的なソート処理を行うソート処理装置に用いるソート
処理プロセッサにおいて、 上記縦続の番号を表す数値ｉが小さい場所のプロセッサ
に配属された場合にメモリとして使用する内部ＲＡＭ、 メモリアドレス信号から配属されたメモリにアクセスす
るためのアドレスを生成するアドレス生成回路、 上記メモリにアクセスするためのロウアドレスとカラム
アドレスとを生成するロウアドレス・カラムアドレス生
成回路、 上記ロウアドレスまたはカラムアドレスの入力を指令す
るＲＡＳ信号，ＣＡＳ信号を発生するＲＡＳ，ＣＡＳ生
成回路、 上記配属されるメモリがＤＲＡＭの場合そのリフレッシ
ュのため、リフレッシュアドレス信号からリフレッシュ
アドレスを生成するリフレッシュアドレス生成回路、 上記アドレス生成回路，上記ロウアドレス・カラムアド
レス生成回路，上記リフレッシュアドレス生成回路にお
いて、縦続された各プロセッサで必要とされるアドレス
ビット数のうち最大のビット数に適合するビット数のア
ドレスを発生し、当該プロセッサに配属されるメモリへ
のアクセスに必要のない上位ビットの出力は接地してア
ドレスピンに接続するアドレスセレクタ、 を内蔵したことを特徴とするソート処理プロセッサ。1. A plurality of sort processors are connected in cascade, and the i-th sort processor in the cascade is composed of 2 i−1 records sent from the i−1-th sort processor. A sorted data string loaded into the memory assigned to the processor, and a sorted data string consisting of 2 i-1 records sent from the i-1 th sort processing processor. Merged to generate a sorted data string of 2 i records and
In the sort processor used in the sort processor for sending to the second sort processor and controlling all sort processors in accordance with the pipeline system to perform comprehensive sort processing, a place where the numerical value i representing the cascade number is small. Internal RAM used as a memory when assigned to the processor of, an address generation circuit for generating an address for accessing the assigned memory from a memory address signal, and a row address and a column address for accessing the memory. A row / column address generation circuit for generating, a RAS signal for instructing the input of the row address or column address, a RAS for generating a CAS signal, a CAS generation circuit, and a refresh for refreshing when the assigned memory is a DRAM. Address In the refresh address generation circuit that generates a refresh address from a signal, the address generation circuit, the row address / column address generation circuit, and the refresh address generation circuit, the maximum number of address bits required by each cascaded processor is set. It has a built-in address selector that generates an address with a number of bits that matches the number of bits, and connects the output of the higher-order bits that are not necessary for accessing the memory assigned to the processor to ground to connect to the address pin. Sort processing processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275297A JPH05113870A (en) | 1991-10-23 | 1991-10-23 | Sorting process processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3275297A JPH05113870A (en) | 1991-10-23 | 1991-10-23 | Sorting process processor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05113870A true JPH05113870A (en) | 1993-05-07 |
Family
ID=17553471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3275297A Pending JPH05113870A (en) | 1991-10-23 | 1991-10-23 | Sorting process processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05113870A (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133662A (en) * | 1982-11-26 | 1984-08-01 | インモス，リミテツド | Data communication between processes in array of microcomputer and computer |
| JPS61127056A (en) * | 1984-11-26 | 1986-06-14 | Hitachi Ltd | Data processor |
| JPH01303521A (en) * | 1988-05-31 | 1989-12-07 | Mitsubishi Electric Corp | Hardware sorter unit |
-
1991
- 1991-10-23 JP JP3275297A patent/JPH05113870A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59133662A (en) * | 1982-11-26 | 1984-08-01 | インモス，リミテツド | Data communication between processes in array of microcomputer and computer |
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