JPH0510850B2

JPH0510850B2 -

Info

Publication number: JPH0510850B2
Application number: JP58184988A
Authority: JP
Inventors: Masahiro Furuya; Yoshizumi Eto
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-10-05
Filing date: 1983-10-05
Publication date: 1993-02-10
Also published as: JPS6077528A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はたたみ込み符号の復号器、更に詳しく
言えば、伝送データの符号誤りを少なくするため
伝送すべきデータ符号をコンボリユーシヨナル
（たたみ込み）符号のような冗長な符号にして伝
送して得られた受信信号を、そのたたみ込み符号
の性質と雑音の統計的性質を利用し過去に逆上つ
て予測される複数の受信値のうち最も確率の高い
復号値を復号値とす復号器（ビタビ復号器）に関
するものである。[Detailed Description of the Invention] [Field of Application of the Invention] The present invention relates to a decoder for convolutional codes, and more specifically, to a decoder for convolutional codes, in order to reduce code errors in transmitted data, data codes to be transmitted are convolutionally processed. ), the received signal obtained by transmitting a redundant code such as a The present invention relates to a decoder (Viterbi decoder) that uses a decoded value with a high probability as a decoded value.

〔発明の背景〕[Background of the invention]

ビタビ復号器は、衛星通信などのように受信電
力が制限され、信号対雑音比が小さい状態で受信
が必要な場合特に威力を発揮し、ビタビ復号器を
付けない場合に比べて誤り率を２ケタ以上下げる
ことができる。また別の見方をすれば、同じ誤り
率を達成するために必要な電力を３〜4dB程低く
でき、送信電力をその分低く抑えることができ
る。 The Viterbi decoder is particularly effective in situations such as satellite communications, where reception power is limited and reception is required with a small signal-to-noise ratio, reducing the error rate by 2. It can be lowered by more than an order of magnitude. From another perspective, the power required to achieve the same error rate can be lowered by about 3 to 4 dB, and the transmission power can be held down by that much.

ビタビ復号アルゴリズムは、文献１“Error
Bounds for Convolutional Codes and
Asymptotically Optimum Decoding Algo−
rithm”A.J.Viterbi IEEE Trans.on
Information Theory IT−13No.2pp.260−269
April 1967ではじめて紹介されました。また、文
献２“Viterbi Decoding for Satellite and
Space Communication” J.A.Heller IEEE
Transaction COM−19No.５ October 1971
pp835〜848にビタビ復号のシミユレーシヨンや
ハードウエアに関することが記載されている。 The Viterbi decoding algorithm is described in the document 1 “Error
Bounds for Convolutional Codes and
Asymmetrically Optimum Decoding Algo−
rithm”AJViterbi IEEE Trans.on
Information Theory IT−13No.2pp.260−269
First introduced in April 1967. Also, see document 2 “Viterbi Decoding for Satellite and
Space Communication” JAHeller IEEE
Transaction COM−19No.5 October 1971
pp. 835-848 contain information about Viterbi decoding simulation and hardware.

ビタビ復号アルゴリズムは、考えられうるすべ
てのデータ系列と受信系列を比較し最も確率の高
い（最も似ている）データ系列を選択するのでは
なく、各受信シンボル毎に、限られた数のデータ
系列を選択し以下は選択によりふるい落されたデ
ータ系列は考慮しないことにより、計算量を極端
に減らすことのできるアルゴリズムである。この
ようにしても性能的にみて、すべてのデータ系列
と受信系列とを比較する場合と同一であることは
文献１で証明されている。 Rather than comparing all possible data sequences with the received sequence and selecting the most probable (most similar) data sequence, the Viterbi decoding algorithm uses a limited number of data sequences for each received symbol. The following is an algorithm that can dramatically reduce the amount of calculation by not considering the data series filtered out by selection. It has been proven in Reference 1 that even in this case, performance is the same as when all data sequences and received sequences are compared.

上記たたみ込み符号の復号器の一般的な構成は
受信アナログ信号をデイジタル信号に変換するア
ナログ・デイジタル（Ａ／Ｄ）変換器と、上記
Ａ／Ｄ変換器の出力とたたみ込み符号の規則によ
つて考えられる過去の状態から現在の状態に遷移
するパスに発生する符号との相関をパス尤度とし
て求める手段と、上記パス尤度と過去の状態の尤
度を加算し、現在の各状態の状態尤度を求め、現
在の複数の状態の状態尤度のうち大きい尤度を
“生残りパス”とする生残パス選択手段と、上記
生残りパスの時系列情報から出力を推定、すなわ
ち復号出力を得る論理回路から構成される。 The general configuration of the above convolutional code decoder is an analog-to-digital (A/D) converter that converts the received analog signal into a digital signal, and the output of the above A/D converter and the convolutional code rules. means to calculate the correlation with the code that occurs on the path that transitions from the past state to the current state as the path likelihood; Survival path selection means that calculates the state likelihood and selects a larger likelihood among the state likelihoods of the current plurality of states as the "survival path", and estimates the output from the time series information of the surviving path, that is, decoding. It consists of a logic circuit that obtains an output.

従来提案されているビタビ復号器（U.S.
P.378360 CONVOLUTIONAL DECODE）では
構成回路に多数の回路を必要とする。すなわち生
残りパスの時系列情報から復号出力を推定する回
路は、現時点の各状態に入る生残りパスを逆上つ
て過去の時点の生残りパスのうち途中でとぎれて
いない真の生残りパスを見出すことにより正しい
データ系列を特定する。この特定のために、複数
の状態の各々について、いま逆上つている生残り
パスが通過するかしないかを表す信号を用意し、
それらの信号と生残りパス選択手段で選択した時
の情報（生残りパス情報）とから、１時刻前の複
数の状態の各々についていま逆上つている生残り
パスが通過するかしないかを表す信号を決定す
る。この１時刻だけ生残りパスを逆上る論理演算
を所定回数実行して過去の時点の真の生残りパス
を特定する。したがつて、たたみ込み符号の状態
の数がＮならば、論理演算で算出する信号の数は
Ｎ個、また論理演算に必要な信号数は、生残りパ
スの通過・不通過を各状態毎に表す信号Ｎ個と、
各状態毎の生残りパス情報Ｎ個の合計2N個とな
る。すなわち、この従来の復号器では論理回路の
規模がたたみ込み符号の状態数Ｎの２倍に比例
し、状態数が増えると回路規模が大幅に増えると
いう欠点があつた。 The previously proposed Viterbi decoder (US
P.378360 CONVOLUTIONAL DECODE) requires many circuits in the configuration circuit. In other words, the circuit that estimates the decoded output from the time-series information of the surviving paths works backwards through the surviving paths that enter each state at the current time to find the true surviving paths that are unbroken in the middle among the surviving paths at the past point in time. Identify the correct data series by finding it. For this purpose, for each of the multiple states, a signal is prepared that indicates whether the surviving path that is currently going up will pass or not.
Based on these signals and the information selected by the surviving path selection means (surviving path information), it indicates whether or not the surviving path that is currently going up will pass or not for each of the multiple states one time ago. Determine the signal. A logical operation that reverses the surviving paths at this one time is executed a predetermined number of times to identify the true surviving paths at the past time. Therefore, if the number of states of the convolutional code is N, the number of signals to be calculated by logical operation is N, and the number of signals required for logical operation is determined by determining whether the surviving path passes or does not pass for each state. N signals represented by
There are N pieces of surviving path information for each state, for a total of 2N pieces. That is, in this conventional decoder, the scale of the logic circuit is proportional to twice the number of states N of the convolutional code, and as the number of states increases, the circuit scale increases significantly.

〔発明の目的〕[Purpose of the invention]

本発明の主な目的は、従来提案されているたた
み込み符号の復号器を改良し回路規模を小さくし
た複号器を実現することである。 The main object of the present invention is to improve the convolutional code decoder that has been proposed in the past and to realize a decoder with a reduced circuit scale.

〔発明の概要〕[Summary of the invention]

本発明は、たたみ込み符号の受信信号とたたみ
込み符号によつて発生の可能性を持つ複数の伝送
路符号との相関（パス尤度）を得る手段と、たた
み込み符号における複数の状態毎に、その各状態
に入る複数のパスに対応する上記第１手段の出力
およびそのパスの発生した状態の状態尤度を加算
し、上記複数のパスに対応する複数の加算値のう
ちで最大の値を有する生残りパスを選択し、選択
された生残りパスに対応する加算値をその状態の
状態尤度として一時記憶するとともに、選択した
生残りパスは上記各状態に入る複数のパスのいず
れであるかを示す生残りパス情報を発生する手段
と、上記生残りパス情報を格納する手段と、格納
された生残りパス情報を入力して現在からある時
間過去に逆上つた復号値を推定する推定手段とを
含む復号器において、上記推定手段は、逆上つて
いる生残りパスが通過した状態を表し、たたみ込
み符号における複数の状態を表す信号と同一ビツ
ト構成を有する信号と、入力した生残りパス情報
とを用いて生残りパスが通過した１時刻前の状態
を算出して次の算出のために一時記憶し、この算
出を所定回くりかえして得た最終結果のビツトの
一つを上記復号値とすることを特徴とする。 The present invention provides means for obtaining a correlation (path likelihood) between a received signal of a convolutional code and a plurality of transmission path codes that may occur due to the convolutional code, and , add the output of the first means corresponding to the plurality of paths entering each state and the state likelihood of the state in which the path has occurred, and calculate the maximum value among the plurality of added values corresponding to the plurality of paths. , and temporarily store the added value corresponding to the selected surviving path as the state likelihood of that state. a means for generating surviving path information indicating whether there is a surviving path; a means for storing the surviving path information; and a means for inputting the stored surviving path information to estimate a decoded value that has gone up a certain amount of time from the present. In the decoder including an estimating means, the estimating means includes a signal representing a state passed through by an inverted surviving path and having the same bit configuration as a signal representing a plurality of states in a convolutional code, and an input raw signal. Using the remaining path information, calculate the state one time before the remaining path passed, temporarily store it for the next calculation, repeat this calculation a predetermined number of times, and use one of the bits of the final result as described above. It is characterized in that it is a decoded value.

上記構成によれば、時間を逆上つていく各時刻
毎の論理演算に必要な信号数は、生残りパス情報
の数（２値符号であれば各状態毎に１ビツト、つ
まり状態数がＮならＮビツト）と、逆上つている
生残りパスが通過した状態を表す信号の数（状態
数がＮならlog₂Ｎ）の合計（Ｎ＋log₂Ｎ）ビツト
となる（従来は2Nビツト）。また論理演算で算出
する信号は生残りパスが通過した１時刻前の状態
であるのでlog₂Ｎビツトの信号となる（従来は各
状態ごとに１ビツト、計Ｎビツト）。したがつて、
従来より回路規模の小さな論理回路で復号が可能
であり、その差は状態数Ｎが大きい程広がる。さ
らに言えば、算出の最終結果の信号は真の生残り
パスが通過した状態そのものを示す。この信号は
符号器シフトレジスタに入力した原符号列の一部
であるので、上記構成によれば算出結果の１ビツ
トをそのまま復号出力とすることができるのであ
る。これに対し、従来例では、時間を逆上る演算
の最終結果は各状態毎に生残りパスの通過、不通
過を示しているので、これらから復号出力を算出
する何らかの復号論理回路が必要となる。 According to the above configuration, the number of signals required for the logical operation at each time that goes backwards in time is the number of surviving path information (in the case of a binary code, 1 bit for each state, that is, the number of states is N). (N bits) and the number of signals (log ₂ N if the number of states is N) representing the states passed by the surviving path that is rising upward (conventionally, it is _2N bits). Furthermore, since the signal calculated by the logical operation is the state one time before the surviving path passed, it is a log ₂ N-bit signal (conventionally, there is 1 bit for each state, a total of N bits). Therefore,
Decoding is possible with a logic circuit having a smaller circuit scale than before, and the difference increases as the number of states N increases. Furthermore, the signal resulting from the final calculation indicates the state in which the true surviving path has passed. Since this signal is part of the original code string input to the encoder shift register, with the above configuration, one bit of the calculation result can be directly used as the decoded output. In contrast, in the conventional example, the final result of the operation that moves backward in time indicates whether the surviving path passes or does not pass for each state, so some kind of decoding logic circuit is required to calculate the decoding output from this. .

〔発明の実施例〕[Embodiments of the invention]

まず、本発明の理解を容易にするため、たたみ
込み符号の符号化および復号化の原理について図
面を用いて説明する。 First, in order to facilitate understanding of the present invention, the principles of encoding and decoding of convolutional codes will be explained using the drawings.

第１図に、たたみ込み符号器と復号器を含む代
表的な通信システムを示す。情報源１から出力さ
れた情報ビツト（伝送すべきデータ）列はたたみ
込み符号器１０により冗長度を付加され、伝送路
１１に送出される。伝送路では雑音２が加わり、
符号器１０出力の伝送シンボル（伝送路符号）ｂ
とは異なつたシンボル（受信信号）ｃが受信され
る。 FIG. 1 shows a typical communication system including a convolutional encoder and decoder. A string of information bits (data to be transmitted) outputted from the information source 1 is given redundancy by a convolutional encoder 10 and sent to a transmission path 11. Noise 2 is added on the transmission path,
Transmission symbol (transmission line code) b of encoder 10 output
A different symbol (received signal) c is received.

図に示すように情報ビツト列ａ“010…”が符号
器によつて“00，11，10…”の伝送符号列ｂに符
号化される。受信信号ｃは“01，11，00…”とな
る。これは第２番目の“０”が雑音によつて
“１”に変つた例を示す。復号器１２では、上記
誤つた受信信号であるに係らず、以下説明するた
たみ込み符号の性質を利用して、正しく情報源ビ
ツト列ａ“010…”を復し、出力端３に出力する。 As shown in the figure, an information bit string a "010..." is encoded by an encoder into a transmission code string b of "00, 11, 10...". The received signal c becomes "01, 11, 00...". This shows an example where the second "0" is changed to "1" due to noise. In the decoder 12, regardless of the above-mentioned erroneous received signal, the information source bit string a "010 . . ." is correctly decoded and outputted to the output terminal 3 by utilizing the properties of the convolutional code described below.

第２図に、ｒ＝１／２（ｒは符号の効率と呼ばれ、情報ビツト長／伝送符号ビツト長であらわされ
る）Ｋ（拘束長）＝３（Ｋは符号器シフトレジスタ
の長さをあらわす）のたたみ込み符号器の例を示
す。情報ビツト列ａは３ビツトのシフトレジスタ
１３に順次入力される（シフトレジスタの長さ≧
拘束長）。モジユロ２加算器１４はシフトレジス
タの第１、第２、第３ビツトのモジユロ２をと
り、もう一つのモジユロ２加算器１５はシフトレ
ジスタの第１、第３ビツトのモジユロ２をとる。
シフトレジスタに１ビツト入力される毎に、２つ
のモジユロ２加算器の出力を切り換え器１６によ
り交互に伝送路１１に送出する。 In Figure 2, r = 1/2 (r is called code efficiency and is expressed as information bit length/transmission code bit length) K (constraint length) = 3 (K is the length of the encoder shift register. An example of a convolutional encoder is shown below. Information bit string a is sequentially input to a 3-bit shift register 13 (length of shift register ≧
restraint length). A modulo 2 adder 14 takes modulo 2 of the first, second and third bits of the shift register, and another modulo two adder 15 takes modulo 2 of the first and third bits of the shift register.
Every time one bit is input to the shift register, the outputs of the two modulo-2 adders are alternately sent to the transmission line 11 by the switch 16.

第３図に、第２図のたたみ込み符号の状態遷移
図をしめす。図中サークルで包む状態（state）
20は、たたみ込み符号器のシフトレジスタ１３の
前２ビツトを表わしている。各状態間の遷移はパ
スｄで表わされ、実線のパスは符号器入力ビツト
が“０”のときの遷移を示し、破線のパスは符号
器入力ビツトが“１”のときの遷移を示す。たと
えば状態11から状態01に遷移する場合の符号器入
力ビツトは“０”である。パスｄには２ビツトの
伝送路符号（符号器出力）が対応している。すな
わち状態11から状態01に遷移する場合、符号器か
ら“01”という伝送路符号が出力される。 FIG. 3 shows a state transition diagram of the convolutional code shown in FIG. 2. State wrapped in a circle in the diagram
20 represents the first two bits of the shift register 13 of the convolutional encoder. The transition between each state is represented by a path d, where a solid line path indicates a transition when the encoder input bit is “0” and a dashed line path indicates a transition when the encoder input bit is “1”. . For example, when transitioning from state 11 to state 01, the encoder input bit is "0". A 2-bit transmission line code (encoder output) corresponds to path d. That is, when transitioning from state 11 to state 01, the encoder outputs a transmission path code of "01".

第３図に示した状態遷移図の時間推移をより明
確にするため第３図を第４図のトレリス線図で表
す。図において、右に行く程時間が経過している
ことを表わしている。 In order to make the time course of the state transition diagram shown in FIG. 3 more clear, FIG. 3 is represented by the trellis diagram of FIG. 4. In the figure, the further to the right it is, the more time has elapsed.

第４図で、時刻０で状態00しかないのは、初期
状態00と仮定しているためである。時刻２以後は
同一パタンがくりかえされている。この同一パタ
ンのくりかえしの性質を利用し、たたみ込み符号
の復号（ビタビ復号）が行われる。次にビタビ復
号は具体的にどのように行われるかを第５図、第
６図を使つて説明する。ビタビ復号においては、
まず各状態00，01，10，11にある相関値（状態尤
度：state metricと呼ぶ）ｅを対応させる。ま
た、受信信号ｃ＝r₁r₁′とパスｐに対応する伝送
路符号との相関をあらわす指標（パス尤度
branch metricと呼ぶ）ｆを各パスに対応させ
る。今、時刻ｎにおいて、各状態尤度ｅがすべて
０であつたと仮定しよう（この仮定はビタビ復号
動作説明の便宜上つけたものである。）。時刻ｎか
らｎ＋１の間にr₁r₁′を受信したとする。この受
信信号rr′に対応するパス尤度ｆを第５図に例示
する。次に時刻ｎ＋１では、各状態に入る２つの
パスのうちどちらかを選択する。選択基準は、各
パスの出発点となつている。時刻ｎにおける状態
尤度ｅとパス尤度ｆを加算し、大きい方、すなわ
ち相関が強い方のパスを選択し、これを生残りパ
スと呼ぶ。また、加算、選択された尤度を時刻ｎ
＋１の時の各状態尤度とする。具体例で再度説明
する。時刻ｎ＋１の状態00に注目しよう。この状
態には２つのパスｐ−１およびｐ−２が入つてお
り、第一のパスｐ−１の時刻ｎにおける出発点は
状態00であり、第二のパスｐ−２の出発点は状態
01である。第一のパスｐ−１の場合、状態00の状
態尤度が０、パス尤度ｆが14であり、合計尤度14
となる。第二のパスｐ−２の場合、状態01の状態
尤度が０、パス尤度も０であり、合計尤度０とな
る。したがつて時刻ｎ＋１において状態00に入る
２つのパスのうち、パスｐ−１を選択しパスｐ−
２をすてる。パスｐ−１を生残りパスとする。ま
た、状態00の時刻ｎ＋１における状態尤度を14と
する。 In FIG. 4, there is only state 00 at time 0 because it is assumed that the initial state is 00. After time 2, the same pattern is repeated. The convolutional code is decoded (Viterbi decoding) by utilizing this property of repeating the same pattern. Next, how Viterbi decoding is specifically performed will be explained using FIGS. 5 and 6. In Viterbi decoding,
First, correlation values (referred to as state metric) e are associated with each state 00, 01, 10, and 11. In addition, an index ( _path _likelihood
(referred to as branch metric) corresponds to each path. Let us now assume that all state likelihoods e are 0 at time n (this assumption is made for the convenience of explaining the Viterbi decoding operation). Assume that r ₁ r ₁ ' is received between time n and n+1. The path likelihood f corresponding to this received signal rr' is illustrated in FIG. Next, at time n+1, one of the two paths entering each state is selected. The selection criteria serve as the starting point for each pass. The state likelihood e and the path likelihood f at time n are added, and the path with the larger value, that is, the path with the stronger correlation, is selected and is called the surviving path. Also, add the selected likelihood at time n
Let the likelihood of each state be +1. This will be explained again using a specific example. Let's focus on state 00 at time n+1. This state contains two paths p-1 and p-2, the starting point of the first path p-1 at time n is state 00, and the starting point of the second path p-2 is state
It is 01. For the first path p-1, the state likelihood of state 00 is 0, the path likelihood f is 14, and the total likelihood is 14
becomes. In the case of the second path p-2, the state likelihood of state 01 is 0, the path likelihood is also 0, and the total likelihood is 0. Therefore, of the two paths that enter state 00 at time n+1, path p-1 is selected and path p-
Throw away 2. Let path p-1 be the surviving path. Further, the state likelihood at time n+1 of state 00 is assumed to be 14.

状態に示した操作を時刻ｎ＋１において各状態
00，01，10，11のすべてにつき行い、各状態に入
力されるパスを１つずつ残し、各状態尤度として
記憶しておく。 The operation shown in the state is executed in each state at time n+1.
This is performed for all of 00, 01, 10, and 11, leaving one path input to each state and storing it as the likelihood of each state.

時刻ｎ＋１とｎ＋２との間にr₂r₂′を受信後、
時刻ｎ＋２において、まつたく同一動作をくりか
えす。第６図に時間ｎ〜ｎ＋４の場合の生残りパ
スおよび状態尤度を示す。 After receiving r ₂ r ₂ ′ between times n+1 and n+2,
At time n+2, the same operation is repeated again. FIG. 6 shows the surviving paths and state likelihoods for times n to n+4.

第６図を見るとわかるように、生残りパスのう
ち途中でたち切れになつているものもある。時刻
ｎ＋４の各状態から生残りパスｑ（太線で示す）
をさかのぼつていくと、時刻ｎ＋２で１つに合流
しているのがわかる。それより以前では生残りパ
スは１つとなつており、その生残りパスに対応す
る情報ビツト（パスが実線なら“０”、破線なら
“１”）を決定できる。すなわち、どのデータ系列
が正しいかを決定でき、復号出力を決定できる。 As can be seen from Figure 6, some of the surviving paths are suddenly cut off in the middle. Survival path q from each state at time n+4 (indicated by thick line)
If you trace them back, you will see that they merge into one at time n+2. Before that, there is only one surviving path, and the information bit corresponding to that surviving path ("0" if the path is a solid line, "1" if the path is a broken line) can be determined. That is, it is possible to determine which data series is correct, and the decoding output can be determined.

生残りパス情報ｇの記憶は通常２つの入力パス
のうちどちらを選択したかを各状態毎に格納して
おくことにより行われる。たとえば、第５図で言
えば、時刻ｎ＋１で状態00に入る２つのパスｐ−
１，Ｐ−２のうち上の方のパスｐ−１が生残れば
“０”、下の方のパスｐ−２が生残れば“１”を記
憶するといつた具合である。このように生残りパ
ス情報を記憶すると、時刻ｎにおける状態を表わ
す２ビツト00，01のうち、第２ビツト目を格納し
たことと等価である。状態が符号器シフトレジス
タの前２ビツトを表わしていることと考えあわせ
ると、１時刻前の符号器入力ビツトすなわち情報
ビツトそのものを格納していることになる。 The surviving path information g is normally stored by storing which of the two input paths is selected for each state. For example, in Figure 5, two paths p- enter state 00 at time n+1.
If the upper path p-1 of 1 and P-2 survives, "0" is stored, and if the lower path p-2 survives, "1" is stored. Storing the surviving path information in this manner is equivalent to storing the second bit of the two bits 00 and 01 representing the state at time n. Considering that the state represents the first two bits of the encoder shift register, this means that the encoder input bits from one time ago, that is, the information bits themselves are stored.

例えば、第６図、時刻ｎ＋１における生残りパ
ス情報ｇは、状態00，01，10，11に対しそれぞれ
０，０，１，０となる。 For example, the surviving path information g at time n+1 in FIG. 6 is 0, 0, 1, and 0 for states 00, 01, 10, and 11, respectively.

このように生残りパス情報を記憶すると、最終
的に復号器出力を決定する際、現在から過去に逆
上つて生残りパスをたどつていく必要がある。第
６図の例で説明する。現在、時刻ｎ＋４とする。
現在まで生残つているパスは時刻ｎ＋３では状態
00と10から出発している。時刻ｎ＋３において状
態00と10に到達しているパスの時刻ｎ＋２での出
発状態を見ると状態01と１つになつている。以
後、時刻ｎ＋１では状態10、時刻ｎでは状態01と
いう具合に時間を逆上るにしたがい１本のパスが
生残つていくのがわかる。生残りパスが１本とな
れば、生残りパスに対応する情報ビツトを出力す
ることができる。 When surviving path information is stored in this way, it is necessary to trace the surviving paths backwards from the present to the past when finally determining the decoder output. This will be explained using the example shown in FIG. The current time is n+4.
The path that has survived until now is in the state at time n+3
Starting from 00 and 10. Looking at the starting state at time n+2 of the path that has reached states 00 and 10 at time n+3, it becomes one with state 01. Thereafter, it can be seen that one path survives as time goes up, such as state 10 at time n+1 and state 01 at time n. When there is only one surviving path, information bits corresponding to the surviving path can be output.

前記従来提案されている（US Patent
3789360）の復号器では、上記の時間を逆上る操
作を次のように実現している。各状態00，01，
10，11の生残りパス情報ｇをそれぞれ、c₁，c₂，
c₃，c₄とする。また各状態00，01，10，11を現在
生残りパスが通過するかしないかを表わす信号を
各状態毎に１つ用意し、それぞれs₁，s₂，s₃，s₄
とする。s₁，s₂，s₃，s₄は生残りパスが各状態を
通過すれば“１”通過しなければ“０”とする。 As previously proposed (US Patent
In the decoder of 3789360), the above operation of increasing the time is realized as follows. Each state 00, 01,
The surviving path information g of 10 and 11 is c ₁ , c ₂ ,
Let c ₃ and c ₄ . In addition, one signal is prepared for each state that indicates whether the current surviving path passes through each state ₀₀ , ₀₁ , ₁₀ , and _11.
shall be. s ₁ , s ₂ , s ₃ , and s ₄ are set to "1" if the surviving path passes through each state, and "0" if the surviving path does not pass through each state.

１時刻前の生残りパス通過・不通過を表わす信
号を各状態00，01，10，11に対しそれぞれs₁′，
s₂′，s₃′，s₄とすると、s₁′，s₂′，s₃′，s₄′は次
式
のように表わすことができる。 The signal representing whether the surviving path passed or did not pass one time ago is s ₁ ′, for each state 00, 01, 10, and 11, respectively.
Assuming that s ₂ ′, s ₃ ′, and s ₄ , s ₁ ′, s ₂ ′, s ₃ ′, and s ₄ ′ can be expressed as follows.

s₁′＝s₁・₁＋s₃・₃ …(1) s₂′＝s₁・c₁＋s₃・c₃ …(2) s₃′＝s₂・₂＋s₄・₄ …(3) s₄′＝s₂・c₂＋s₄・c₄ …(4) ここで−は論理否定、・は論理積、＋は論理和を
表わす。 s ₁ ′=s ₁・₁ +s ₃・₃ …(1) s ₂ ′=s ₁・c ₁ +s ₃・c ₃ …(2) s ₃ ′=s ₂・₂ +s ₄・₄ …(3) s ₄ ′=s ₂・c ₂ +s ₄・c ₄ …(4) Here, − represents logical negation, ・ represents logical product, and + represents logical sum.

上式のように表わすことができることは以下の
ように説明すると容易に理解できよう。 The fact that it can be expressed as in the above equation can be easily understood by explaining it as follows.

すなわち、１時刻前に生残りパスが状態00を通
過する（s₁′＝１）場合は次の２通りに限られる。 That is, when the surviving path passes through state 00 one time ago (s ₁ '=1), there are only two possibilities:

現在、生残りパスが状態00を通過（s₁＝１）
し、かつ状態00の生残りパス情報c₁＝０（上の
方のパスが生残る）の場合現在、生残りパスが状態10を通過（s₃＝１）
し、かつ状態10の生残りパス情報c₃＝０（上の
方のパスが生残る）の場合この２つの場合を論理式で書きあらわすと、そ
れぞれ、s₁・₁，s₃・₃となり、結局s₁′はs₁′
＝s₁・₁＋s₃・₃となり、(1)式と一致する。 Currently, the surviving path passes through state 00 (s ₁ = 1)
and the surviving path information of state 00 c ₁ = 0 (the upper path survives), the surviving path currently passes through state 10 (s ₃ = 1)
and the surviving path information of state 10 c ₃ = 0 (the upper path survives). If these two cases are expressed in logical formulas, they become s ₁・₁ and s ₃・_3, respectively. , after all s ₁ ′ is s ₁ ′
= s ₁・₁ + s ₃・₃ , which agrees with equation (1).

１時刻前に生残りパスが状態01，10，11を通過
するかしないかについても状態00の場合と同様に
考えることができ、結局s₁′，s₂′，s₃′，s₄′は上
述した(1)，(2)，(3)，(4)式のように表わすことがで
きる。 Whether the surviving path passes through states 01, 10, and 11 one time before or not can be considered in the same way as the case of state 00, and in the end, s ₁ ′, s ₂ ′, s ₃ ′, s ₄ ′ can be expressed as in equations (1), (2), (3), and (4) above.

上記、論理式を用いて、現在から過去に時間を
逆上つていき、最終的に生残りパスが到達した状
態の生残りパス情報を復号器出力とすればよい。 Using the above logical formula, time can be traced back from the present to the past, and the surviving path information in the state where the surviving path has finally arrived can be output from the decoder.

すなわち最終到達状態により生残りパス情報を
選択し復号器出力とする。あるいは、最終到達状
態が00か10の時“０”を01か11の時“１”を出力
する。これは状態を表わす２ビツトのうち後の１
ビツトを出力していることに相当する。いずれに
せよ復号器出力を決定するために何らかの論理回
路が必要となる。 That is, the surviving path information is selected according to the final arrival state and is output from the decoder. Alternatively, it outputs "0" when the final state is 00 or 10, and outputs "1" when it is 01 or 11. This is the last 1 of the 2 bits that represent the state.
This corresponds to outputting bits. In either case some logic circuitry is required to determine the decoder output.

上記論理式では、１時刻前の生残りパス通過、
不通過をあらわすs₁′，s₂′，s₃′，s₄′を求めるの
にc₁，c₂，c₃，c₄，s₁，s₂，s₃，s₄の８つの信号を
必要とする。また状態数が４から８となると合計
16の信号が必要となる。一般に、状態数Ｎだと
2Nの信号が必要となる。すなわち、回路規模が
状態数Ｎの２倍に比例して増加することを意味
し、状態数が増えると回路規模が大幅に増加する
という欠点があつた。 In the above logical formula, the surviving path passed one time ago,
Eight signals, _c ₁ , c ₂ , c ₃ , c ₄ , s 1 , s 2 , s ₃ , and s ₄ are required to find s _{1 ′} , s ₂ _′ , s _{3 ′} , and s _{4 ′} , which represent non-passage. Requires. Also, when the number of states increases from 4 to 8, the total
16 signals are required. Generally, if the number of states is N
2N signal is required. That is, this means that the circuit scale increases in proportion to twice the number of states N, and there is a drawback that as the number of states increases, the circuit scale increases significantly.

また、第６図を見ると、各状態の状態尤度ｅが
時間とともに増加しているのがわかる。これは状
態尤度ｅを記憶するために必要なビツト数がこの
ままでは無限に必要となつてしまうことを意味す
る。したがつて実際には状態尤度を一定範囲内に
おさえる正規化という操作が必要である。 Moreover, looking at FIG. 6, it can be seen that the state likelihood e of each state increases with time. This means that the number of bits required to store the state likelihood e would be infinite if left as is. Therefore, it is actually necessary to perform normalization to keep the state likelihood within a certain range.

従来例（US Patent 4015238）の復号器では、
状態尤度がある固定のしきい値をこえたというこ
とをあらわす信号を、状態尤度とパス尤度の加
算・選択用ROMのアドレスに戻している。これ
は、しきい値をこえた場合にある特定値を状態尤
度から減算することにより正規化を行つているこ
とを意味し、状態尤度を表わす値（4bitならば０
〜15）の全範囲を十分利用しているとは言えず、
誤り率特性の劣化を招く。 In the conventional decoder (US Patent 4015238),
A signal indicating that the state likelihood has exceeded a certain fixed threshold is returned to the ROM address for addition and selection of the state likelihood and path likelihood. This means that normalization is performed by subtracting a certain value from the state likelihood when the threshold is exceeded, and the value representing the state likelihood (0 if 4 bits)
It cannot be said that the entire range of ~15) is fully utilized.
This leads to deterioration of error rate characteristics.

第７図は本発明によるたたみ込み符号の復号器
の一実施例の構成を示す図である。 FIG. 7 is a diagram showing the configuration of an embodiment of a convolutional code decoder according to the present invention.

受信信号ｃは入力端子４０に入力され、アナロ
グデイジタル変換器４１によりデイジタル信号に
変換される。通常このデイジタル信号は３ビツト
で量子化される。今まで例としてあげてきた、ｒ
＝１／２（ｒ：符号の効率）、Ｋ＝３のたたみ込み符号の場合、時間的に直列に入る２つの受信信号
（例えば第５図のr₁とr₁′やr₂とr₂′のように）が得
られる毎に復号処理が実行される。すなわち、２
つの受信信号（r₁，r₁′）に対応した２つの３ビ
ツトデイジタル信号（合計６ビツト）ｓ−１，ｓ
−２を同時に利用することになる。２つのデイジ
タル信号ｓ−１，ｓ−２はメモリ43のアドレスと
なる。メモリ43は受信信号と伝送路符号の相関を
あらすパルス尤度を記憶するROMである。した
がつて、メモリ43は上記２つの受信信号ｒ，r′が
入力される毎に各状態に対応してそれぞれ２通り
のパス尤度（全体で８通りのパス尤度）を出力す
る。 The received signal c is input to an input terminal 40 and converted into a digital signal by an analog-to-digital converter 41. Typically, this digital signal is quantized to three bits. As an example, r
= 1/2 (r: code efficiency), in the case of a convolutional code with K = 3, two received signals that are serial in time (for example, r ₁ and r ₁ ' or r ₂ and r ₂ in Fig. 5) ′) is obtained, the decoding process is executed. That is, 2
Two 3-bit digital signals (total 6 bits) s-1, s corresponding to the received signals (r ₁ , r ₁ ')
-2 will be used at the same time. The two digital signals s-1 and s-2 become addresses of the memory 43. The memory 43 is a ROM that stores pulse likelihoods representing the correlation between the received signal and the transmission line code. Therefore, each time the two received signals r and r' are input, the memory 43 outputs two path likelihoods (total eight path likelihoods) corresponding to each state.

メモリ43の出力であるパス尤度ｆはビツト数低
減に伴う性能劣化をなくすため、４ビツト（16レ
ベル）で表わされ、これがメモリ46のアドレスと
なる。 The path likelihood f, which is the output of the memory 43, is expressed in 4 bits (16 levels) to eliminate performance deterioration due to a reduction in the number of bits, and this becomes the address of the memory 46.

メモリ46は、パス尤度ｆと状態尤度ｅとの加算
と、加算された状態尤度のうち大きい方の選択、
生残りパス情報ｇの記憶の３機能を有するROM
である。メモリ46のアドレスとしては、前述のパ
ス尤度ｆの他、１時刻前における２つの状態尤度
ｈ−１，ｈ−２が必要である。なぜならば、現在
のある状態尤度ｅを求めるためには、その状態に
入る２つのパスの出発点となつている２つの状態
尤度ｅとそれぞれのパス尤度が必要ｆだかである
（しかし２つのパス尤度は実際にはお互い１の補
数の関係となつているので、１つのパス尤度のみ
メモリ46のアドレスにつなげばよい）。 The memory 46 adds the path likelihood f and the state likelihood e, and selects the larger one of the added state likelihoods.
ROM with three functions: storing surviving path information g
It is. As the address of the memory 46, in addition to the path likelihood f described above, two state likelihoods h-1 and h-2 from one time ago are required. This is because, in order to find the current state likelihood e, we need the two state likelihoods e that are the starting points of the two paths entering that state and the respective path likelihoods f (but Since the two path likelihoods actually have a one's complement relationship, only one path likelihood needs to be connected to the address of the memory 46).

メモリ46の出力47は加算、選択されたある状態
尤度f′を表わし、これは読み出し、書込み可能メ
モリ（RAM）49に格納される。メモリ46のもう
１つの出力は生残りパス情報ｇを表わし、これは
RAM50に格納される。 The output 47 of the memory 46 represents the summed, selected state likelihood f', which is read and stored in a writeable memory (RAM) 49. Another output of memory 46 represents the surviving path information g, which is
Stored in RAM50.

メモリ49に格納されている各状態尤度は、５ビ
ツトで表わされており、これをそのままメモリ46
のアドレスに戻すとメモリ46の容量が大きくなり
すぎるし、次の時刻では６ビツトで表現する必要
性が生じ、時間がたつにつれ１ビツトずつふえて
いくことになる。これを解決するために毎回各状
態尤度を４ビツトに制限する（これを正規化と呼
ぶ）。これは次のように行われる。メモリ49に格
納されている各状態尤度（これを正規化前状態尤
度とよぶ）の中の最大値を見つけ出す。メモリ49
の出力をメモリ（ROM）51のアドレスとする。
メモリ51の他のアドレス53は以前に求められ、フ
リツプフロツプ52に記憶されている状態尤度の最
大値を表わしている。メモリ51の機能は、２つの
アドレス値を比較し、大きい方を出力することで
ある。このようにしてメモリ49に格納されている
すべての状態尤度のうち最大値が求められ52のフ
リツプフロツプに記憶される。 Each state likelihood stored in the memory 49 is represented by 5 bits, and this is directly stored in the memory 46.
If the address is returned to , the capacity of the memory 46 will become too large, and the next time will need to be expressed in 6 bits, which will increase by 1 bit as time passes. To solve this problem, each state likelihood is limited to 4 bits each time (this is called normalization). This is done as follows. The maximum value of each state likelihood (this is called a state likelihood before normalization) stored in the memory 49 is found. memory 49
Let the output be the address of memory (ROM) 51.
Another address 53 in memory 51 represents the maximum state likelihood previously determined and stored in flip-flop 52. The function of memory 51 is to compare two address values and output the larger one. In this manner, the maximum value of all state likelihoods stored in memory 49 is determined and stored in flip-flop 52.

すべての状態尤度の最大値が求められると次に
５ビツトで表わされている各状態尤度を４ビツト
で表現することを行う。これは、求められた最大
値が15（４ビツトで表現できる最大値）となるよ
うに各状態尤度から（最大値−15）という可変値
を減じることにより実行される。もし、減算の結
果ゼロ以下となつた場合には強制的にゼロとす
る。このようにすると、正規化後の状態尤度最大
値はつねに15（４ビツトで表現できる最大値）と
なり、４ビツトで表現できる全範囲を十分活用で
きる。したがつて誤り率劣化を防ぐことができ
る。 Once the maximum value of all state likelihoods is determined, each state likelihood represented by 5 bits is then expressed by 4 bits. This is performed by subtracting the variable value (maximum value - 15) from each state likelihood so that the maximum value found is 15 (the maximum value that can be expressed with 4 bits). If the result of subtraction is less than or equal to zero, it is forced to zero. In this way, the maximum state likelihood value after normalization is always 15 (the maximum value that can be expressed with 4 bits), and the entire range that can be expressed with 4 bits can be fully utilized. Therefore, deterioration of the error rate can be prevented.

実例を示すと、今４つの状態00，01，10，11の
正規化前の各状態尤度が27，10，22，19だつたと
する。最大値27が求められると、この状態尤度が
15となるように、すべての状態尤度から12（＝27
−15）が引かれる。しかし、２番目の状態尤度は
10−12＝−２となりゼロ以下となるので強制的に
ゼロにする。したがつて、正規化メモリ54の出力
は各状態で15，０，10，７となり４ビツトで表現
される。このように正規化され、４ビツトで表現
された各状態尤度は状態尤度メモリ55に格納さ
れ、次に受信信号を得た時にメモリ46のアドレス
として使用される。 To give an example, assume that the likelihoods of the four states 00, 01, 10, and 11 before normalization are 27, 10, 22, and 19. When the maximum value 27 is found, this state likelihood is
12 (=27) from all state likelihoods so that
−15) is subtracted. However, the second state likelihood is
10-12=-2, which is less than zero, so it is forced to zero. Therefore, the output of the normalization memory 54 is 15, 0, 10, and 7 in each state, which is expressed by 4 bits. Each state likelihood thus normalized and expressed in 4 bits is stored in the state likelihood memory 55, and is used as an address in the memory 46 the next time a received signal is obtained.

第７図はビタビ復号器を一基本回路の状態間多
重処理により実現する場合の実施例を示してある
が、多重処理でなく基本回路を多数並列してなら
べて処理を行う場合でも上記の考え方は適用でき
る。第８図は上記最大値探索メモリ51及び正規化
メモリ54部を並列に並べて処理する場合の回路例
を示す。第８図において、正規化前の状態尤度47
の最大値を求めるメモリ51を３ケ（一般には状態
数−１ケ）用いて最大値53を求め、４ビツト正規
化メモリ54を状態数分用意し正規化を行う。本回
路でも、上述しているのと同様の効果がある。 Figure 7 shows an example in which a Viterbi decoder is realized by multiple processing between the states of one basic circuit, but the above concept can also be applied when processing is performed by arranging many basic circuits in parallel instead of multiple processing. is applicable. FIG. 8 shows an example of a circuit in which the maximum value search memory 51 and the normalization memory 54 are arranged in parallel and processed. In Figure 8, the state likelihood 47 before normalization
The maximum value 53 is determined using three memories 51 (generally the number of states minus one), and 4-bit normalization memories 54 are prepared for the number of states to perform normalization. This circuit also has the same effect as described above.

状態尤度の正規化（一定範囲内に保つ）手段と
して毎回可変値を減ずる方法は他にもいくつかあ
るが、ここでは、さらにもうひとつを示すにとど
める。以下にそれを示す。 There are several other methods of reducing the variable value each time as a means of normalizing the state likelihood (maintaining it within a certain range), but here we will only show one more. It is shown below.

ステツプ１：正規化前状態尤度の最大値
（MAX）と最小値（MIN）を求める。 Step 1: Find the maximum value (MAX) and minimum value (MIN) of the state likelihood before normalization.

ステツプ２：MAX−MIN＝Ｄを求める。 Step 2: Find MAX-MIN=D.

ステツプ３：正規化前状態尤度よりMINとい
う可変値を減ずる。 Step 3: Subtract the variable value MIN from the state likelihood before normalization.

ステツプ５：Ｄ15の場合には、ステツプ３の
結果を正規化後状態尤度とする。Ｄ＞15の場合に
は、ステツプ３の結果よりさらに（Ｄ−15）を減
じ、負になつた場合は強制的にゼロとし、正規化
後状態尤度とする。 Step 5: In the case of D15, the result of step 3 is used as the normalized state likelihood. If D>15, (D-15) is further subtracted from the result of step 3, and if it becomes negative, it is forcibly set to zero and used as the normalized state likelihood.

本方法では、基本的には正規化前状態尤度の最
小値を探索し、それをすべての正規化前状態尤度
から減ずることにより正規化を実行している。た
だし、この方法だと、正規化前状態尤度の最大値
と最小値の差が15より大きい場合に、正規化後の
状態尤度の最大値が15以上となるため、ステツプ
４に示す補正が必要となる。 In this method, normalization is basically performed by searching for the minimum value of the pre-normalized state likelihood and subtracting it from all the pre-normalized state likelihoods. However, with this method, if the difference between the maximum and minimum state likelihoods before normalization is greater than 15, the maximum state likelihood after normalization will be 15 or more, so the correction shown in step 4 is necessary. Is required.

この方法によつても、毎回可変値を減じ正規化
を実行することにより、正規化後の状態尤度にわ
りあてられたビツト数で表現できる範囲を十分に
活用することが可能となつている。 Even with this method, by subtracting the variable value each time and performing normalization, it is possible to fully utilize the range that can be expressed by the number of bits allocated to the state likelihood after normalization.

第９図は上記方法による正規化部の実施例の構
成を示す。正規化前状態尤度メモリ49の最小値探
索80と最大値探索51を行い、最大値、最小値をま
ず求める。減算器８３により正規化前状態尤度よ
り最小値を減ずる。一方、最大値と最小値の差82
は減算器８１により求められ、さらに８４（15と
いう値）との差を減算器８５により求める。８５
の結果の符号ビツトが１すなわち、最大値と最小
値の差が15より小さい場合には、選択回路８７に
より、減算器８３の出力を選択する。減算器８５
の結果の符号ビツトが“０”、すなわち、最大値
と最小値の差が15より大きい場合には、減算器８
３の結果からさらに減算器８５の結果を減じる。
もし減算器８６の結果が負になれば、選択回路８
７の出力をゼロとし、それ以外は、減算器８６の
出力を選択回路８７の出力する。選択回路８７の
出力88は正規化後の状態尤度を表わしている。 FIG. 9 shows the structure of an embodiment of the normalization section according to the above method. A minimum value search 80 and a maximum value search 51 are performed in the pre-normalization state likelihood memory 49 to first obtain the maximum and minimum values. A subtracter 83 subtracts the minimum value from the state likelihood before normalization. On the other hand, the difference between the maximum and minimum values is 82
is determined by a subtractor 81, and the difference between it and 84 (the value 15) is determined by a subtractor 85. 85
If the sign bit of the result is 1, that is, the difference between the maximum value and the minimum value is less than 15, the selection circuit 87 selects the output of the subtracter 83. Subtractor 85
If the sign bit of the result is “0”, that is, the difference between the maximum value and the minimum value is greater than 15, the subtracter 8
The result of subtractor 85 is further subtracted from the result of step 3.
If the result of the subtracter 86 is negative, the selection circuit 8
The output of the subtracter 86 is set to zero, and the output of the subtracter 86 is outputted from the selection circuit 87 otherwise. The output 88 of the selection circuit 87 represents the state likelihood after normalization.

以上、状態尤度の正規化方法の実施例を示し
た。 The embodiments of the state likelihood normalization method have been described above.

再び、第７図に戻り、メモリ50には生残りパス
情報ｇが記憶されている。すなわち、各状態に入
る２つのパスのうち上のパスが生残れば“０”下
のパスが生残れば“１”が各状態毎に記憶されて
いる。この場合現在から過去に逆上つて生残りパ
スをたどつていく必要がある。 Returning to FIG. 7 again, the surviving path information g is stored in the memory 50. That is, of the two paths entering each state, if the upper path survives, "0" is stored, and if the lower path survives, "1" is stored for each state. In this case, it is necessary to trace the survival path from the present to the past.

フリツプフロツプ56は、現在から過去に逆上る
各時刻毎に生残りパスを記憶しておくためのもの
である。メモリ57は、ある時刻において生残りパ
スが通過している状態60とその状態における各状
態の生残りパス情報59をアドレスとし、１時刻前
に生残りパスが通過した状態を出力するROMで
ある。61は復号器出力を表わす。生残りパスの各
状態通過、不通過を表わす信号60は状態４ビツト
（状態数分）必要であつたものを本発明では２ビ
ツト（log₂（状態数））としている。これは、前記
文献２に示されているように、約５・Ｋ（Ｋ＝拘
束長）時刻逆上ると生残りパスは一本に集約さ
れ、集約されない確率は伝送路で加わる雑音によ
つて生じる誤り率より十分小さい性質を利用して
いる。これは、最初はどの状態からはじめても、
時間を5K逆上れば、いきつく先の状態は同じで
あることを意味している。言いかえれば、時間を
逆上る過程において最初どの状態からはじめても
5K時刻さかのぼればいつも同一の状態を通過す
ることになる。このようにすると、時間を逆上る
過程において各時刻において生残りパスはたえず
１本となり、通過する状態はただひとつとなる。
したがつて各時刻において、生残りパスがどの状
態を通過しているかを示す信号があればよい。す
なわち、どの状態を生残りパスが通過するかを表
わすのに、各状態毎に１ビツト、合計４ビツト
（状態数分）の信号は必要でなく、２ビツト
（log₂（状態数））でよい。いまこの２ビツトをp₁，
p₂とし、符号器シフトレジスタの前２ビツトすな
わち状態を表わす２ビツトと同一のビツト構成と
する。すなわち p₁＝０、p₂＝０の時、状態00を通過 p₁＝０、p₂＝１の時、状態01を通過 p₁＝１、p₂＝０の時、状態10を通過 p₁＝１、p₂＝１の時、状態11を通過をそれぞれ意味するものとする。 The flip-flop 56 is for storing surviving paths at each time point going backwards from the present to the past. The memory 57 is a ROM that uses the state 60 that the surviving path is passing through at a certain time and the surviving path information 59 of each state in that state as an address, and outputs the state that the surviving path passed one time ago. . 61 represents the decoder output. The signal 60 representing passage or non-passage of each state of the surviving path used to require 4 bits (for the number of states), but in the present invention, it is reduced to 2 bits (log ₂ (number of states)). This is because, as shown in the above-mentioned document 2, when the time is about 5·K (K = constraint length), the surviving paths are aggregated into one, and the probability that they are not aggregated depends on the noise added in the transmission path. It takes advantage of the fact that the error rate is sufficiently smaller than the error rate that occurs. This means that no matter what state you start from,
This means that if you travel 5K backwards in time, you will end up in the same state. In other words, no matter what state you start from in the process of moving backwards through time,
If you go back 5K time, you will always pass through the same state. If this is done, there will always be one surviving path at each time in the process of moving backwards through time, and only one state will be passed through.
Therefore, it is sufficient to have a signal indicating which state the surviving path is passing through at each time. In other words, to represent which state the surviving path passes through, a signal of 1 bit for each state, a total of 4 bits (for the number of states) is not required, but a signal of 2 bits (log ₂ (number of states)) is required. good. Now let these two bits be p ₁ ,
p ₂ and has the same bit configuration as the first two bits of the encoder shift register, that is, the two bits representing the state. That is, when p ₁ = 0, p ₂ = 0, pass through state 00; when p ₁ = 0, p ₂ = 1, pass through state 01; when p ₁ = 1, p ₂ = 0, pass through state 10 p When ₁ = 1 and p ₂ = 1, state 11 is assumed to mean passing.

このようにした場合、p₁′，p₂′を１時刻前の生
残りパスが通過する状態を表わす２ビツト、c₁，
c₂，c₃，c₄を生残りパス情報とすると、p₁′、
p₂′は次式のように表わされる。 In this case, 2 bits representing the state in which the surviving path from one time ago passes through p ₁ ′, p ₂ ′, c ₁ ,
If c ₂ , c ₃ , c ₄ are surviving path information, then p ₁ ′,
p ₂ ′ is expressed as follows.

p₁′＝p₂ …(5) p₂′＝₁・₂・c₁＋₁・p₂・c₂＋p₁・₂・
c₃＋p₁・p₂・c₄ …(6) ここで−は論理否定、・は論理積、＋は論理和を
表わす。 p ₁ ′=p ₂ …(5) p ₂ ′= ₁・₂・c ₁ + ₁・p ₂・c ₂ +p ₁・₂・
c ₃ +p ₁・p ₂・c ₄ …(6) Here, − represents logical negation, ・ represents logical product, and + represents logical sum.

上述の式のようにあらわされることは第４図の
トレリス線図を用いて以下のように説明できる。
この説明において１時刻前を時刻３、現在を時刻
４と考えれば理解しやすい。 The expression expressed in the above equation can be explained as follows using the trellis diagram shown in FIG.
In this explanation, it will be easier to understand if one time ago is considered to be time 3, and the current time is considered to be time 4.

まず、(5)式について説明する。 First, equation (5) will be explained.

１時刻前の生残りパスの通過、不通過を表わす
２ビツトの前１ビツトp₁′が１となるということ
は、１時刻前に状態10か11を通過することを意味
する。このようになるのは第４図のトレリス線図
によれば、現在、状態01か11を通過している場合
のみである。すなわち、現在生残りパスが通過し
ている状態の後の１ビツトp₂が１の場合のみであ
る。式であらわせば、p₁′＝p₂となる。この場合、
生残りパス情報には無関係となる。 The fact that the previous 1 bit p ₁ ' of the 2 bits representing the passage or non-passage of the surviving path one time ago becomes 1 means that state 10 or 11 is passed one time ago. According to the trellis diagram in FIG. 4, this happens only when the state is currently passing through state 01 or 11. That is, only when the 1 bit _p2 after the state currently being passed by the surviving path is 1. Expressed as a formula, p ₁ ′=p ₂ . in this case,
It is irrelevant to the surviving path information.

次に、(6)式について説明する。 Next, equation (6) will be explained.

１時刻前の生残りパス通過、不通過を表わす２
ビツトのうち後の１ビツトp₂′が１となるという
ことは、１時刻前に状態01か11を通過することを
意味する。これは４つの場合が考えられる。 2 Indicates passing or not passing the surviving pass 1 hour ago
When the last bit p ₂ ' becomes 1, it means that the state passed through state 01 or 11 one time ago. There are four possible cases.

現在状態00を通過し、状態00の生残りパス情
報c₁＝１（下の方のパスが生残る）の場合論理
式で表わせば、₁・₂・c₁、現在状態01を通過し、状態01の生残りパス情
報c₂＝１の場合、論理式で表わせば₁・p₂・c₂ 現在状態10を通過し、状態10の生残りパス情
報c₃＝１の場合、論理式で表わせばp₁・₂・c₃ 現在状態11を通過し、状態11の生残りパス情
報c₄＝１の場合、論理式で表わせばp₁・p₂・c₄ 以上４つの場合の論理和をとり、 p₂′＝₁・₂・c₁＋₁・p₂・c₂＋p₁・₂・
c₃＋p₁・p₂・c₄ …(6) 式となる。 If the current state 00 is passed and the surviving path information of state 00 is c ₁ = 1 (the lower path survives), then expressed in a logical formula, ₁・₂・c ₁ , the current state 01 is passed, If the surviving path information of state 01 is c ₂ = 1, then the logical expression is ₁・p ₂・c ₂ If the surviving path information of state 10 is c ₃ = 1, then the logical expression is 1・p 2・c 2 Expressed as p ₁ , p ₂ , c ₃ passes through current state 11, and surviving path information of state 11 c ₄ = 1. Expressed as a logical formula, p ₁ , p ₂ , c ₄ is the logical sum of four or more cases. and p ₂ ′= ₁・₂・c ₁ + ₁・p ₂・c ₂ +p ₁・₂・
c ₃ +p ₁・p ₂・c ₄ …(6) becomes the formula.

また、(5)，(6)式は従来例の中で示された(1)，
(2)，(3)，(4)式から直接、式の変換により求めるこ
ともできる。 Also, equations (5) and (6) are shown in the conventional example (1),
It can also be obtained directly from equations (2), (3), and (4) by converting the equations.

(1)，(2)，(3)，(4)式内のs_i（ｉ＝１〜４）と(5)，
(6)式内のp_j（ｊ＝１〜２）には次の関係がある。 s _i (i=1 to 4) and (5) in equations (1), (2), (3), and (4),
p _j (j=1 to 2) in equation (6) has the following relationship.

s₁＝₁・₂ …(7) s₂＝₁・p₂ …(8) s₃＝p₁・₂ …(9) s₄＝p₁・p₂ …(10) これは、p₁，p₂が状態をあらわす２ビツトと同
一のビツト構成をとつていることから容易に理解
されよう。たとえば、いま状態00を生残りパスが
通過しているとすれば、p₁＝０、p₂＝０となり、
s₁のみ１となる。また１時刻前においても(7)，
(8)，(9)，(10)式と同様の関係が成立する。すなわ
ち、(7)，(8)，(9)，(10)式内の各信号の右方に′を付
した場合も成立する。以上の関係を用いて、(1)，
(2)，(3)，(4)式は次のように書き換えることができ
る。 s ₁ = ₁・₂ …(7) s ₂ = ₁・p ₂ …(8) s ₃ =p ₁・₂ …(9) s ₄ =p ₁・p ₂ …(10) This means that p ₁ , This can be easily understood from the fact that _p2 has the same bit configuration as the 2 bits representing the state. For example, if the surviving path is currently passing through state 00, p ₁ = 0, p ₂ = 0,
Only s ₁ becomes 1. Also, even one hour before (7),
The same relationships as in equations (8), (9), and (10) hold true. That is, the equations (7), (8), (9), and (10) also hold true if ' is added to the right of each signal. Using the above relationship, (1),
Equations (2), (3), and (4) can be rewritten as follows.

₁′・₂′＝₁・₂・＋p₁・・₃ …(11) ₁′p₂′＝₁・₂・c₁＋p₁・₂・c₃ …(12) p₁′・₂′＝₁・p₂・₂＋p₁・p₂・₄ …(13) p₁′・p₂′＝₁・p₂・c₂＋p₁・p₂・c₄ …(14) 式の両辺の論理和をとると、 p₁′・₂′＋p₁′・p₂′＝₁・p₂・₂＋p₁・
p₂・₄＋₁・p₂・c₂＋p₁・p₂・c₄ …(15) となり、 p₁＝₁・p₂＋p₁・p₂＝p₂ となり、(5)式と一致する。 ₁ ′・₂ ′= ₁・₂・＋p _1・・₃ …(11) ₁ ′p ₂ ′= ₁・₂・c ₁ +p ₁・₂・c ₃ …(12) p ₁ ′・₂ ′= ₁・p ₂・₂ +p ₁・p ₂・₄ …(13) p ₁ ′・p ₂ ′= ₁・p ₂・c ₂ +p ₁・p ₂・c ₄ …(14) Logical sum of both sides of equation Then, p ₁ ′・₂ ′＋p ₁ ′・p ₂ ′= ₁・p ₂・₂ +p ₁・
p ₂・₄ + ₁・p ₂・c ₂ +p ₁・p ₂・c ₄ …(15), and p ₁ = ₁・p ₂ +p ₁・p ₂ = p ₂ , which matches equation (5). .

式の両辺の論理和をとると、 p₂′＝₁・₂・c₁・₂・c₃＋₁・p₂・c₂＋
p₁・p₂・c₄ となり、(6)式と一致する。 Taking the logical sum of both sides of the equation, p ₂ ′ = ₁・₂・c ₁・₂・c ₃ + ₁・p ₂・c ₂ +
p ₁・p ₂・c ₄ , which agrees with equation (6).

以上のように従来例に出された(1)，(2)，(3)，(4)
式から(5)，(6)式を直接導き出すこともできる。ち
なみに、第７図のメモリ57は(5)，(6)式の論理式と
一致した内容となつている。 As mentioned above, (1), (2), (3), (4) presented in the conventional example
It is also possible to derive equations (5) and (6) directly from equations. Incidentally, the memory 57 in FIG. 7 has contents that match the logical expressions (5) and (6).

また、p₁，p₂を状態をあらわす２ビツトと同一
のビツト構成にすると、p₁，p₂のどちらを復号器
出力としてもよい。なぜならば、状態とはそもそ
も符号器を構成しているシフトレジスタの前２ビ
ツトを表わし、そのシフトレジスタへの入力信号
はとりもなおさず送信情報そのものであるからで
ある。 Furthermore, if p ₁ and p ₂ are made to have the same bit configuration as the two bits representing the state, either p ₁ or p ₂ may be used as the decoder output. This is because the state originally represents the first two bits of the shift register that constitutes the encoder, and the input signal to the shift register is the transmission information itself.

すなわち、第７図において復号器出力61は時間
を逆上つた後のp₂そのものとなつている。 That is, in FIG. 7, the decoder output 61 is exactly p ₂ after the time has gone up.

こうすることにより最終復号値を出力するため
に余分な論理はいつさい不要となる。 By doing this, no extra logic is required to output the final decoded value.

第６図に示した具体的例によつて説明する。現
在時刻ｎ＋４とする。また、初期状態00とする
（p₁＝０、p₂＝０）。入力端子５９の４ビツトは生
残りパス情報36より0000である（c₁＝c₂＝c₃＝c₄
＝０）。時刻ｎ＋３において生残りパスが通過す
る状態は(5)，(6)式より00となる（p₁′＝０、p₂′＝
０）。時刻ｎ＋３の生残りパス情報は1010であり、
時刻ｎ＋２では状態01を生残りパスが通過するこ
とになる。以後同様の動作をくりかえす。 This will be explained using a specific example shown in FIG. The current time is assumed to be n+4. Further, the initial state is set to 00 (p ₁ =0, p ₂ =0). The 4 bits of the input terminal 59 are 0000 from the surviving path information 36 (c ₁ = c ₂ = c ₃ = c ₄
=0). The state through which the surviving path passes at time n+3 is 00 from equations (5) and (6) (p ₁ ′=0, p ₂ ′=
0). The surviving path information at time n+3 is 1010,
At time n+2, the surviving path passes through state 01. The same operation is repeated thereafter.

以上説明したように、１時刻前に各状態を生残
りパスが通過するかしないかを表わす信号は２ビ
ツトp₁′，p₂′でよく、それを求めるのにp₁，p₂，
c₁，c₂，c₃，c₄の６ケの信号ですむ。一般に状態
数Ｎとし、生残りパスの通過不通過を表わすのに
log₂Ｎケの信号でよいことになる。 As explained above, the signal representing whether the surviving path passed through each state one time ago or not can be 2 bits p ₁ ', p ₂ ', and to find it, p ₁ , p ₂ ,
Only 6 signals c ₁ , c ₂ , c ₃ , and c ₄ are required. Generally, the number of states is N, and it represents the passing or non-passing of the surviving path.
This means that log ₂ N signals are sufficient.

このようにして生残りパス情報から復号器出力
を推定すると、回路規模は状態数をＮとし、（Ｎ
＋log₂Ｎ）に比例することになり従来にくらべて
減少している。たとえば、Ｎ＝８の時、復号器出
力推定回路を、ROMを用いて実現しようとする
と従来はアドレス16ビツト（２×Ｎ）必要だが、
本実施例では、アドレス11ビツト（８＋３）でよ
い。すなわち１つのROMで実現可能となる。 When the decoder output is estimated from the surviving path information in this way, the circuit size is determined by setting the number of states to N and (N
+log ₂ N), which is a decrease compared to the past. For example, when N = 8, if you try to implement a decoder output estimation circuit using ROM, conventionally it would require 16 bits of address (2 x N), but
In this embodiment, the address may be 11 bits (8+3). In other words, it can be realized with one ROM.

また、第１０図に別の復号器出力推定回路を示
す。ここで６２は多重化回路（Multiplexer）で
あり、(5)式は単なる配線６５により実現でき、(6)
式はp₁，p₂を多重化回路の制御信号とし、４ビツ
トc₁，c₂，c₃，c₄のうちの１ビツトを選択するこ
とにより実現できる。なお第１０図の構成で、第
７図の構成と同一の部分は同一の番号を付して説
明を省略する。 Further, FIG. 10 shows another decoder output estimation circuit. Here, 62 is a multiplexer, and formula (5) can be realized by simply wiring 65, and (6)
The formula can be realized by using p ₁ and p ₂ as control signals for the multiplexing circuit and selecting one bit out of the four bits c ₁ , c ₂ , c ₃ , and c ₄ . In the configuration of FIG. 10, parts that are the same as those in the configuration of FIG. 7 are given the same numbers, and explanations thereof will be omitted.

第７図および第１０図に示した実施例では復号
器推定機能を１基本回路の多重処理により実現し
ている例を示しているが逆上る時間数だけ基本回
路を用意し並列に処理する場合も考えられる。第
１１図は第９図の基本回路のROMを逆上る時間
数分用意した場合を示す。第１２図は第１０図の
基本回路の多重化回路を逆上る時間数分用意した
場合を示す。 The embodiments shown in FIGS. 7 and 10 show an example in which the decoder estimation function is realized by multiplexing one basic circuit, but when preparing as many basic circuits as the number of times required and processing in parallel. can also be considered. FIG. 11 shows a case where the ROM of the basic circuit shown in FIG. 9 is prepared for several hours to be reversed. FIG. 12 shows a case where the multiplexing circuit of the basic circuit of FIG. 10 is prepared for the number of times required.

第７図の実施例では、状態尤度55、正規化前状
態尤度49、生残りパス情報50をそれぞれひとつの
RAM（読出し書込み可能メモリ）に各状態毎に
アドレスを変えて記憶している（太わく部）。こ
のアドレスとしては、基本回路への入力信号を選
択する信号、出力記憶先を決定する信号をそのま
ま使うことができる。 In the example shown in FIG. 7, the state likelihood 55, the state likelihood before normalization 49, and the surviving path information 50 are each
It is stored in RAM (readable/writable memory) with a different address for each state (thick frame). As this address, a signal for selecting an input signal to the basic circuit or a signal for determining an output storage destination can be used as is.

これにより上記RAMと基本回路とを直接接続
することができ、従来多用されていた多重化回路
を完全になくすことができる。 As a result, the RAM and the basic circuit can be directly connected, and the multiplexing circuit that has been frequently used in the past can be completely eliminated.

したがつて１基本回路の多重使用による回路規
模削減効果が増す。 Therefore, the effect of reducing the circuit size by multiple use of one basic circuit increases.

ビタビ復号器を基本回路の多重処理で行つた場
合の波及効果を以下に説明する。 The ripple effect when the Viterbi decoder is performed by multiplexing basic circuits will be explained below.

本実施例の第７図を大きくブロツク分けすると
第１３図のようになる。すなわち、受信信号をデ
イジタル信号に変換する機能、パス尤度への変
換、状態尤度格納用メモリ、生残りパス情報の格
納と復号出力推定部は、データ変換、格納部70に
相当する。状態尤度とパス尤度の加算・選択、状
態尤度の最大値を求める機能、状態尤度を一定範
囲内におさえる正規化部は基本演算部71に相当す
る。制御部72は、データ変換、格納部70に適用さ
れる制御信号を発生する。タイミング発生部73
は、制御部72に必要なタイミング信号を発生す
る。 When FIG. 7 of this embodiment is divided into major blocks, it becomes as shown in FIG. 13. That is, the function of converting the received signal into a digital signal, the conversion into path likelihood, the memory for storing state likelihood, the storage of surviving path information, and the decoding output estimation section correspond to the data conversion and storage section 70. The basic calculation unit 71 corresponds to the function of adding and selecting the state likelihood and path likelihood, finding the maximum value of the state likelihood, and the normalization unit that keeps the state likelihood within a certain range. The control unit 72 generates control signals applied to the data conversion and storage unit 70. Timing generator 73
generates a timing signal necessary for the control section 72.

第１３図のブロツク構成はいくつかの利点を有
する。まず、ｒ＝１／２のままで拘束長がＫ＝３からＫ＝４に仕様変更になつた場合を考える。この
場合、状態数４から８に変わる。従来の並列処理
回路（同一回路を状態数分用意し並列動作をさせ
る）では、回路量２倍となり、配線も大部分変更
する必要がある。しかし、第７図の構成では、デ
ータ格納部メモリ容量２倍にすることと、制御部
クロツク部の変更のみでよい。 The block configuration of FIG. 13 has several advantages. First, consider the case where the specification is changed from K=3 to K=4 with the constraint length remaining r=1/2. In this case, the number of states changes from 4 to 8. In a conventional parallel processing circuit (the same circuit is prepared for the same number of states and operated in parallel), the amount of circuitry is doubled and most of the wiring needs to be changed. However, in the configuration of FIG. 7, it is only necessary to double the memory capacity of the data storage section and change the clock section of the control section.

すなわち、仕様変更に柔軟に対処できる利点が
ある。 In other words, it has the advantage of being able to flexibly deal with changes in specifications.

また、２チヤンネル分同時に処理したい場合も
データ格納メモリ部を２チヤンネル分用意する
他、制御部の変更のみで対処できる。 Furthermore, even if it is desired to process two channels at the same time, this can be done simply by preparing data storage memory sections for two channels and by changing the control section.

さらに、高速データレートが要求される場合に
は、基本演算部を複数個用意し対処することも可
能である。 Furthermore, if a high data rate is required, it is also possible to provide a plurality of basic calculation units.

このように、拡張性、柔軟性に富む回路構成と
なつている。 In this way, the circuit configuration is highly expandable and flexible.

〔発明の効果〕〔Effect of the invention〕

本発明では以下の効果がある。 The present invention has the following effects.

生残りパス情報から復号器出力を推定する回路
において、時間を逆上る過程の各時刻毎にどの状
態を生残りパスが通過したかをたたみ込み符号の
状態の符号と同一ビツト構成で表わす信号を算出
するので、従来状態数分の数の信号を算出するこ
とが必要だつたものをlog₂（状態数）分でよくな
り、しかも算出に必要な入力の数も｛（状態数）＋
log₂（状態数）｝となる。したがつて、状態数が多
いほど算出する信号の数、及び算出に必要な入力
の数が従来より少なくなり、回路規模を削減でき
る。 In a circuit that estimates the decoder output from surviving path information, a signal is generated that indicates which state the surviving path passed through at each time in the process of moving backward in time, with the same bit configuration as the code of the state of the convolutional code. Since it is calculated, the number of signals required for calculating the number of signals for the number of states is now reduced to log ₂ (number of states), and the number of inputs required for calculation is also reduced to {(number of states) +
log ₂ (number of states)}. Therefore, as the number of states increases, the number of signals to be calculated and the number of inputs required for calculation become smaller than before, and the circuit size can be reduced.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明が適用される通信システムの代
表例を示すブロツク図、第２図は符号効率1/2、
拘束長３のたたみ込み符号器の一例の構成を示す
ブロツク図、第３図は第２図に示した、たたみ込
み符号の状態遷移図、第４図は第３図に示した状
態遷移図のトレリス線図、第５図はビタビ復号動
作を説明するためのトレリス線図、第６図はビタ
ビ復号動作、特に生残りパスを示すトレリス線
図、第７図は本発明による復号器の一実施例の構
成を示すブロツク図、第８図は他の実施例におけ
る状態尤度の正規化回路ブロツク図、第９図は他
の実施例における状態尤度の正規化回路ブロツク
図、第１０図は本発明による復号器の他の実施例
に用いられる復号器出力推定回路、第１１図およ
び第１２図はいずれも本発明による復号器の更に
他の実施例に用いられる並列処理形復号器出力推
定回路の回路図、第１３図は本発明の効果を説明
するためのブロツク図である。 Fig. 1 is a block diagram showing a typical example of a communication system to which the present invention is applied, and Fig. 2 shows a code efficiency of 1/2,
A block diagram showing the configuration of an example of a convolutional encoder with a constraint length of 3. Fig. 3 is a state transition diagram of the convolutional code shown in Fig. 2. Fig. 4 is a state transition diagram of the convolutional code shown in Fig. 3. trellis diagram; FIG. 5 is a trellis diagram for explaining the Viterbi decoding operation; FIG. 6 is a trellis diagram showing the Viterbi decoding operation, in particular surviving paths; and FIG. 7 is an implementation of the decoder according to the present invention. FIG. 8 is a block diagram showing the configuration of the example. FIG. 8 is a block diagram of a state likelihood normalization circuit in another embodiment. FIG. 9 is a block diagram of a state likelihood normalization circuit in another embodiment. Decoder output estimation circuits used in other embodiments of the decoder according to the present invention, FIGS. 11 and 12 are both parallel processing type decoder output estimation circuits used in still other embodiments of the decoder according to the present invention. The circuit diagram of FIG. 13 is a block diagram for explaining the effects of the present invention.

Claims

【特許請求の範囲】１たたみ込み符号の受信信号とたたみ込み符号
によつて発生の可能性を持つ複数の伝送路符号と
の相関（パス尤度）を得る第１手段と、たたみ込み符号における複数の状態毎に、その
各状態に入る複数のパスに対応する上記第１手段
の出力およびそのパスの発生した状態の状態尤度
を加算し、上記複数のパスに対応する複数の加算
値のうちで最大の値を有する生残りパスを選択
し、選択された生残りパスに対応する加算値をそ
の状態の状態尤度として一時記憶するとともに、
選択した生残りパスは上記各状態に入る複数のパ
スのいずれであるかを示す生残りパス情報を発生
する第２手段と、上記第２手段からのたたみ込み符号における複
数の状態ごとの生残りパス情報を格納する第３手
段と、上記第３手段の出力を入力して現在からある時
間過去に逆上つた復号値を推定する手段であり、
逆上つている生残りパスが通過した状態を表し、
たたみ込み符号における複数の状態を表す信号と
同一ビツト構成を有する信号と、入力した生残り
パス情報とを用いて生残りパスが通過した１時刻
前の状態を算出して次の算出のために一時記憶
し、この算出を所定回くりかえし、得られ最終結
果のビツトの一つを上記復号値とする第４手段と
を具備してなることを特徴とするたたみ込み符号
の復号器。２上記第４手段は、生残りパスが通過した１時
刻前の状態を表す算出した信号を一時記憶するフ
リツプフロツプと、上記フリツプフロツプの出力
と上記第３手段の出力とをアドレスとする読出し
専用メモリ（ROM）とで構成されることを特徴
とする特許請求の範囲第１項に記載のたたみ込み
符号の復号器。３上記第４手段は、生残りパスが通過した１時
刻前の状態を表す算出した信号を一時記憶するフ
リツプフロツプと、上記フリツプフロツプの出力
と上記第３手段の出力とを制御ビツトとする選択
回路とで構成されたことを特徴とする特許請求の
範囲第１項に記載のたたみ込み符号の復号器。[Claims] 1. A first means for obtaining a correlation (path likelihood) between a received signal of a convolutional code and a plurality of transmission path codes that may be generated by the convolutional code; For each of the plurality of states, the output of the first means corresponding to the plurality of paths entering each state and the state likelihood of the state in which the path has occurred are added, and the plurality of summed values corresponding to the plurality of paths are calculated. Select the surviving path with the maximum value among them, temporarily store the added value corresponding to the selected surviving path as the state likelihood of that state, and
a second means for generating survivor path information indicating which of the plurality of paths that the selected surviving path enters each of the states; and survival for each of the plurality of states in the convolutional code from the second means. a third means for storing path information; and a means for inputting the output of the third means and estimating a decoded value that has gone up a certain time past from the present,
Represents the state where the surviving pass that is rising upwards has passed,
A signal having the same bit configuration as the signal representing multiple states in the convolutional code and the input surviving path information are used to calculate the state one time before the surviving path passed, and for the next calculation. A decoder for a convolutional code, comprising: a fourth means for temporarily storing the bits, repeating the calculation a predetermined number of times, and using one of the obtained final result bits as the decoded value. 2. The fourth means includes a flip-flop that temporarily stores a calculated signal representing the state one time before the surviving path passed, and a read-only memory whose addresses are the output of the flip-flop and the output of the third means. 2. The convolutional code decoder according to claim 1, wherein the convolutional code decoder is comprised of a ROM). 3 The fourth means includes a flip-flop that temporarily stores a calculated signal representing the state one time before the surviving path passed, and a selection circuit that uses the output of the flip-flop and the output of the third means as control bits. A convolutional code decoder according to claim 1, characterized in that the convolutional code decoder is comprised of: