JPH05107308A - Integrated circuit testing method - Google Patents
Integrated circuit testing methodInfo
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- JPH05107308A JPH05107308A JP3268018A JP26801891A JPH05107308A JP H05107308 A JPH05107308 A JP H05107308A JP 3268018 A JP3268018 A JP 3268018A JP 26801891 A JP26801891 A JP 26801891A JP H05107308 A JPH05107308 A JP H05107308A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は，ＬＳＩ試験のためにス
キャンデータを設定できる複数のスキャンタイプのフリ
ップフロップとスキャンデータを設定できないノンスキ
ャンタイプのフリップフロップを備える集積回路装置の
試験方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of testing an integrated circuit device having a plurality of scan type flip-flops for which scan data can be set for LSI testing and a non-scan type flip-flop for which scan data cannot be set.
【０００２】集積回路（ＬＳＩ）の大規模化にともな
い，製造過程で発生するＬＳＩ内部の「０」または
「１」の固定障害を検出するための試験を行う必要があ
る。その場合，回路論理がフリップフロップの段数とと
もに深くなると，フリップフロップに対して必要な試験
データを設定するテストパターンを作成することが困難
になる。そのため，フリップフロップをスキャンタイプ
として，一連のスキャンタイプのフリップフロップに直
接に外部より試験データを設定するようにしている。With the increase in the scale of integrated circuits (LSIs), it is necessary to perform a test for detecting a fixed fault of "0" or "1" inside the LSI that occurs during the manufacturing process. In that case, if the circuit logic becomes deeper with the number of flip-flop stages, it becomes difficult to create a test pattern for setting necessary test data for the flip-flops. Therefore, the flip-flops are set as the scan type, and the test data is directly set to the series of scan-type flip-flops from the outside.
【０００３】[0003]
【従来の技術】従来のＬＳＩは，全フリップフロップを
スキャンタイプにするか，または，論理の浅いところに
あるフリップフロップはノンスキャンタイプとし，論理
が深く複雑な部分にはスキャンタイプのフリップフロッ
プを採用するようにしていた。2. Description of the Related Art In a conventional LSI, all flip-flops are of scan type, or flip-flops in shallow logic are of non-scan type, and scan-type flip-flops are used in deep and complicated parts. I was hiring.
【０００４】図６は従来の技術を示す。図において，１
００はＬＳＩ，１０１はＬＳＩ１００における論理の浅
い回路部分，１０２は論理の深い回路部分，１０３はＬ
ＳＩ試験装置，１０４はＬＳＩ試験装置にテストパター
ンを入力するテストパターン入力部である。１０５はＬ
ＳＩの入力部，１０６はＬＳＩの出力部である。FIG. 6 shows a conventional technique. In the figure, 1
00 is an LSI, 101 is a shallow logic circuit portion in the LSI 100, 102 is a deep logic circuit portion, and 103 is L.
The SI tester 104 is a test pattern input unit for inputting a test pattern to the LSI tester. 105 is L
The SI input unit 106 is an LSI output unit.
【０００５】１１０，１１１，１１２は論理の浅い回路
部分のフリップフロップであって，ノンスキャンタイプ
（ＦＦＮ）である。１１５，１１６，１１７は論理の深
い回路部分のフリップフロップであって，スキャンタイ
プ（ＦＦＳ）である。１２０はスキャンデータ入力部で
あって，スキャンモードにおいて，スキャンタイプフリ
ップフロップ１１５〜１１７に試験のためのスキャンデ
ータを入力するものである。１２１はスキャンデータ出
力部であって，スキャンデータにおいて，任意時刻にお
けるスキャンフリップフロップ１１５〜１１７に保持さ
れるデータを読み出すためのものである。Reference numerals 110, 111 and 112 denote flip-flops of a circuit portion having a shallow logic and are non-scan type (FFN). Reference numerals 115, 116 and 117 denote flip-flops of a circuit portion having a deep logic and are scan type (FFS). A scan data input unit 120 inputs scan data for testing to the scan type flip-flops 115 to 117 in the scan mode. Reference numeral 121 denotes a scan data output unit for reading the data held in the scan flip-flops 115 to 117 at an arbitrary time in the scan data.
【０００６】スキャンモードにおける任意の時刻につい
て，図の構成の動作を説明する。実際のＬＳＩの試験
は，まず，論理設計段階で作成される試験パターンを，
テストパターン入力部１０４よりＬＳＩ試験装置１０３
へ入力する。試験装置１０３ではテストパターンに従っ
て適切なデータをＬＳＩ入力部１０５またはスキャンデ
ータ入力部１２０からＬＳＩに入力し，続いてＬＳＩ出
力部１０６またはスキャンデータ出力部１２１から得ら
れる出力を期待値と比較することによって行われる。The operation of the configuration shown in the figure will be described for an arbitrary time in the scan mode. In the actual LSI test, first, the test pattern created in the logic design stage is
From the test pattern input unit 104 to the LSI test apparatus 103
To enter. The test apparatus 103 inputs appropriate data to the LSI from the LSI input unit 105 or the scan data input unit 120 according to the test pattern, and then compares the output obtained from the LSI output unit 106 or the scan data output unit 121 with an expected value. Done by
【０００７】[0007]
【発明が解決しようとする課題】ＬＳＩの全フリップフ
ロップをスキャンタイプにすることは，診断のためだけ
に設けたゲート数が増加し，実際の動作に必要なゲート
の全ゲート数に対する割合を低下させることになる。When all flip-flops of the LSI are of scan type, the number of gates provided only for diagnosis increases, and the ratio of gates required for actual operation to the total number of gates decreases. I will let you.
【０００８】そのため，論理の浅い回路部分のフリップ
フロップはノンスキャンタイプを採用し，論理の深い回
路部分のフリップフロップはスキャンタイプを採用する
ようにしているが，実際の回路動作に必要なゲートを少
しでも多くとるために，できるだけ少ないスキャンタイ
プのフリップフロップにより的確な診断が下せるように
ＬＳＩを構成する必要がある。Therefore, the flip-flops in the circuit part having a shallow logic are of non-scan type and the flip-flops in the circuit part having a deep logic are of scan type, but the gates necessary for the actual circuit operation are adopted. In order to obtain as many bits as possible, it is necessary to configure the LSI so that accurate diagnosis can be made using as few scan type flip-flops as possible.
【０００９】本発明は，できるだけ少ないスキャンタイ
プフリップフロップで容易に試験することのできる集積
回路試験方法を提供することを目的とする。It is an object of the present invention to provide an integrated circuit test method which can be easily tested with as few scan type flip-flops as possible.
【００１０】[0010]
【課題を解決するための手段】本発明は，スキャンタイ
プとノンスキャンタイプのフリップフロップを備えるＬ
ＳＩにおいて，スキャンデータの一部をノンスキャンタ
イプフリップフロップを指定するアドレスデータとし，
残りの部分をアドレス指定されたノンスキャンタイプフ
リップフロップに設定する試験データとして，スキャン
データをスキャンタイプフリップフロップに設定するよ
うにした。そして，スキャンタイプフリップフロップに
設定された試験データをノンスキャンタイプフリップフ
ロップに移行させることによりノンスキャンタイプフリ
ップフロップに外部より任意の試験データを設定できる
ようにした。According to the present invention, an L including a scan type flip-flop and a non-scan type flip-flop is provided.
In SI, a part of the scan data is used as address data that specifies a non-scan type flip-flop,
The scan data was set in the scan type flip-flops as the test data for setting the remaining part in the addressed non-scan type flip-flops. Then, by transferring the test data set in the scan type flip-flops to the non-scan type flip-flops, arbitrary test data can be set in the non-scan type flip-flops from the outside.
【００１１】図１は本発明の原理説明図である。図にお
いて，１，２，３，４はスキャンタイプフリップフロッ
プ（それぞれ，ＦＦＳ１，ＦＦＳ２，ＦＦＳ３，ＦＦＳ
４）である。５，６，７，８はノンスキャンタイプフリ
ップフロップ（それぞれＦＦＮ１，ＦＦＮ２，ＦＦＮ
３，ＦＦＮ４）である。ＳＤＩはスキャンデータの入力
端子である。FIG. 1 illustrates the principle of the present invention. In the figure, 1, 2, 3 and 4 are scan type flip-flops (FFS1, FFS2, FFS3, FFS, respectively).
4). 5, 6, 7 and 8 are non-scan type flip-flops (FFN1, FFN2 and FFN, respectively).
3, FFN 4). SDI is an input terminal for scan data.
【００１２】１０，１１，１２，１３は試験データ選択
部（マルチプレクサ）である。マルチプレクサ１０，１
１はＦＦＳ１の出力が選択信号として用いられ，マルチ
プレクサ１２，１３はＦＦＳ２の出力が選択信号として
用いられる。各マルチプレクサは選択信号が１の場合に
限り，ＦＦＳ３およびＦＦＳ４に保持されている試験デ
ータをＦＦＮ１，２，３，４へ伝播させ，選択信号が０
の場合はＦＦＮ１，２，３，４各々が保持するデータを
再帰的に自身に入力する。ＦＦＳ１，ＦＦＳ２，ＦＦＳ
３，ＦＦＳ４はスキャンモードにおいて，それぞれの出
力が次の段のＳＤＩ入力部に入力されるようにチェーン
接続される。Reference numerals 10, 11, 12, and 13 are test data selection units (multiplexers). Multiplexer 10,1
1, the output of FFS1 is used as a selection signal, and the multiplexers 12 and 13 use the output of FFS2 as a selection signal. Each multiplexer propagates the test data held in FFS3 and FFS4 to FFN1, 2, 3, and 4 only when the selection signal is 1, and the selection signal is 0.
In the case of, the data held by each FFN 1, 2, 3, 4 is recursively input to itself. FFS1, FFS2, FFS
In the scan mode, the FFSs 3 and 3 are chain-connected so that their outputs are input to the SDI input section of the next stage.
【００１３】また，ＦＦＳ１のＳＤＩ入力部は，ＬＳＩ
のスキャンデータ入力ピンに，一方，ＦＦＳ４の出力は
ＬＳＩのスキャンデータ出力ピンに各々出力される。The SDI input section of the FFS1 is an LSI
, And the output of FFS4 is output to the scan data output pin of the LSI.
【００１４】[0014]
【作用】図１の基本構成の動作を説明する。まず，スキ
ャンモードにおいて，ＦＦＮ１(5) 〜ＦＦＮ４(8) をア
ドレス指定するデータとアドレス指定されたＦＦＮ１
(5) 〜ＦＦＮ４(8) にセットする試験データよりなるス
キャンデータをＦＦＳ１(1) ，ＦＦＳ２(2) ，ＦＦＳ３
(3) ，ＦＦＳ４(4) にセットする。例えば，４ビットの
スキャンデータのうち，ＦＦＳ１(1) とＦＦＳ２(2) に
セットされる下位２ビットをＦＦＮ１(5) 〜ＦＦＮ４
(8) をアドレス指定するデータとする。ＦＦＳ３(3) と
ＦＦＳ４(4) にセットされる上位２ビットをアドレス指
定されたＦＦＮ１(5) 〜ＦＦＮ４(8) にセットするデー
タとする。The operation of the basic configuration of FIG. 1 will be described. First, in scan mode, the data for addressing FFN1 (5) to FFN4 (8) and the addressed FFN1
(5) to FFS1 (1), FFS2 (2), FFS3 scan data consisting of test data set in FNF4 (8)
(3) Set to FFS4 (4). For example, in the 4-bit scan data, the lower 2 bits set in FFS1 (1) and FFS2 (2) are FFN1 (5) to FFN4.
Let (8) be the addressing data. The upper 2 bits set in FFS3 (3) and FFS4 (4) are used as data set in the addressed FFN1 (5) to FFN4 (8).
【００１５】例えば，ＦＦＳ１(1) に「１」，ＦＦＳ２
(2) に「０」をセットすれば，図の構成においては，Ｆ
ＦＳ１(1) （出力Ｑ＝１）により，ＦＦＮ１(5) とＦＦ
Ｎ２(6) が選択される。その結果，マルチプレクサ１０
によりＦＦＳ３(3) にセットされている試験データがＦ
ＦＮ１(5) に入力される。また，マルチプレクサ１１に
よりＦＦＳ４(4) にセットされている試験データがＦＦ
Ｎ２(6) に入力される。そして，システムクロックによ
り，ＦＦＮ１(5) とＦＦＮ２(6) にセットされたデータ
が出力（Ｑ）され，論理回路部に送られる。そして，図
示されてはいないが，ＦＦＮ１(5) ，ＦＦＮ２(6) の出
力Ｑはそれぞれの入力に再帰的に入力されるようにして
おいて，次のＦＦＮ３(7) とＦＦＮ４(8) に試験データ
をセットするとき出力値が変更されないように保持して
おく。For example, "1" in FFS1 (1), FFS2
If “0” is set in (2), F will be
By FS1 (1) (output Q = 1), FFN1 (5) and FF
N2 (6) is selected. As a result, the multiplexer 10
Causes the test data set in FFS3 (3) to be F
It is input to FN1 (5). In addition, the test data set in FFS4 (4) by the multiplexer 11 is FF.
Input to N2 (6). The data set in FFN1 (5) and FFN2 (6) is output (Q) by the system clock and sent to the logic circuit section. Although not shown, the outputs Q of FFN1 (5) and FFN2 (6) are set to be recursively input to their respective inputs, and the next FFN3 (7) and FFN4 (8) are input. Hold it so that the output value does not change when setting the test data.
【００１６】なお，上記のアドレス指定の方法，データ
セットのしかたは一例であって，例えば，試験データの
ビット数を増やして，一度に全部のＦＦＮにアドレス指
定し，データセットを行う等様々な方法が可能である。The above addressing method and data set method are merely examples. For example, the number of bits of test data is increased, all FFNs are addressed at one time, and various data sets are performed. Method is possible.
【００１７】[0017]
【実施例】図２は，本発明の実施例(1) を示す。図にお
いて，２０はアドレス用の下位２ビットのＦＦＳ（スキ
ャンタイプフリップフロップ）部分，２１はデータ用上
位２ビットのＦＦＳ部分，２２はＦＦＮ（ノンスキャン
タイプフリップフロップ）の部分である。２３，２４，
２５，２６はスキャンタイプのフリップフロップであっ
て，ＦＦＳ１(23)はスキャンデータの最下位ビットをセ
ットされるもの，ＦＦＳ２(24)はスキャンデータの最下
位から２桁目のビットをセットするものである。ＦＦＳ
１(23)とＦＦＳ２(24)によりＦＦＮをアドレス指定す
る。ＦＦＳ３(25)はスキャンデータの最上位より２桁目
のビットをセットするもの，ＦＦＳ４(26)はスキャンデ
ータの最上位ビットをセットするものである。２７，２
８，２９，３０はそれぞれＦＦＮ１，ＦＦＮ２，ＦＦＮ
３，ＦＦＮ４であって，ノンスキャンタイプのフリップ
フロップである。Embodiment FIG. 2 shows an embodiment (1) of the present invention. In the figure, 20 is a lower 2-bit FFS (scan type flip-flop) portion for address, 21 is a higher 2-bit FFS portion for data, and 22 is an FFN (non-scan type flip-flop) portion. 23, 24,
25 and 26 are scan type flip-flops, FFS1 (23) sets the least significant bit of scan data, and FFS2 (24) sets the second least significant bit of scan data. Is. FFS
Address the FFN with 1 (23) and FFS2 (24). The FFS3 (25) sets the second most significant bit of the scan data, and the FFS4 (26) sets the most significant bit of the scan data. 27,2
8, 29 and 30 are FFN1, FFN2 and FFN respectively
3 and FFN4, which are non-scan type flip-flops.
【００１８】３１，３２，３３，３４それぞれマルチプ
レクサ（ＭＵＸ）であって，それぞれＦＦＮ１(27)，Ｆ
ＦＮ２(28)，ＦＦＮ３(29)，ＦＦＮ４(30)に入力する信
号を選択するものであり，アンド回路とオア回路により
構成されるものである。マルチプレクサ３１，３２の選
択信号は，ＴＭ（後述），ＳＭ（後述），ＦＦＳ１(23)
のアンドをとった信号である。Numerals 31, 32, 33, 34 are multiplexers (MUXs), respectively, and are FFN1 (27), F, respectively.
It selects signals to be input to the FN2 (28), FFN3 (29), and FFN4 (30), and is composed of an AND circuit and an OR circuit. The selection signals of the multiplexers 31 and 32 are TM (described later), SM (described later), and FFS1 (23).
It is a signal obtained by ANDing.
【００１９】各マルチプレクサの選択信号が１の場合，
ＦＦＳ３(25)の出力がＦＦＮ１(27)およびＦＦＮ３(29)
へ伝播され, ＦＦＳ４(26)の出力はＦＦＮ２(28)および
ＦＦＮ４(30)へ伝播される。When the selection signal of each multiplexer is 1,
The output of FFS3 (25) is FFN1 (27) and FFN3 (29)
The output of FFS4 (26) is propagated to FFN2 (28) and FFN4 (30).
【００２０】一方，各マルチプレクサの選択信号が０の
場合，選択信号の反転であるＯｔｈｅｒがＯｔｈｅｒ＝
１となり，各ＦＦＮ１，２，３，４の出力が（図中には
明記されていないが）論理回路部を通って再帰的に各Ｆ
ＦＮ１，２，３，４へ入力される。On the other hand, when the selection signal of each multiplexer is 0, the other, which is the inversion of the selection signal, is Other =
1 and the output of each FFN 1, 2, 3, 4 recursively passes through each logic circuit unit (not shown in the figure).
Input to FN1, 2, 3, 4.
【００２１】ＴＭはテストモードの入力信号である。Ｔ
Ｍ＝１のとき，ＬＳＩがテストモードにあって，内部論
理，ＦＦ等がテストデータのセット，チェックのために
動作することを示す。ＳＭはスキャンモードの入力信
号，ＳＣＬＫはフリップフロップ（(23)〜(26)，(27)〜
(30)）および論理回路部へ供給されるシステムクロッ
ク，ＸＡ，ＸＢはすべてのＦＦおよび論理回路部へ供給
されるスキャンクロックであり，ＦＦＳ１(23)〜ＦＦＳ
４(26)にスキャンデータをセットするために用いられ
る。ＳＤＩはスキャンデータの入力信号，ＳＤＯはＦＦ
Ｓ４(26)から出力される出力信号でスキャンチェーンの
先端を示す。TM is an input signal in the test mode. T
When M = 1, it means that the LSI is in the test mode and the internal logic, FF, etc. operate for setting and checking the test data. SM is a scan mode input signal, SCLK is a flip-flop ((23) to (26), (27) to
(30)) and the system clocks supplied to the logic circuit unit, XA and XB are scan clocks supplied to all FFs and the logic circuit unit, and FFS1 (23) to FFS
4 (26) Used to set scan data. SDI is a scan data input signal, SDO is FF
The output signal output from S4 (26) indicates the tip of the scan chain.
【００２２】図３，図４により，図２の実施例(1) の構
成の動作を説明する。図３は本発明の実施例(1) のタイ
ムチャート(1) である。図 (a)は，スキャンモード信号
（ＳＭ）とシステムクロック，スキャンクロックの関係
を示す。The operation of the configuration of the embodiment (1) of FIG. 2 will be described with reference to FIGS. FIG. 3 is a time chart (1) of the embodiment (1) of the present invention. Figure (a) shows the relationship between the scan mode signal (SM) and the system clock and scan clock.
【００２３】スキャンモード信号ＳＭが「１」のとき，
システムクロックＳＣＬＫは「１」を持続し，無効とさ
れる。そして，ＳＭが「１」のとき，スキャンクロック
ＸＡ，ＸＢがスキャンタイプフリップフロップ（ＦＦ
Ｓ）に入力される。When the scan mode signal SM is "1",
The system clock SCLK maintains "1" and is invalidated. When SM is "1", the scan clocks XA and XB are scan type flip-flops (FF).
S) is input.
【００２４】図 (b)は，システムクロックとフリップフ
ロップ（ＦＦＳとＦＦＮの両方を含む）の入出力の関係
を示す。システムクロックが０から１へ立ち上がる時，
フリップフロップ固有のセットアップ時間ＳＵとホール
ド時間ＨＯＬＤを満足するデータが入力されると，ＳＣ
ＬＫが立ち上がってからＦＦの内部遅延時間ＤＬだけ経
過した後に入力Ｄが出力されるものである。FIG. 2B shows the relationship between the system clock and the input / output of the flip-flop (including both FFS and FFN). When the system clock rises from 0 to 1,
When data that satisfies the setup time SU and hold time HOLD specific to the flip-flop is input, SC
The input D is output after the internal delay time DL of the FF has elapsed from the rise of LK.
【００２５】図(c) は，スキャンクロックとスキャンデ
ータの入出力の関係を示す。スキャンタイプのフリップ
フロップは，スキャンクロックＸＡ，ＸＢおよびスキャ
ンデータ入力部ＳＤＩと，出力部Ｑ（スキャンデータ出
力部ＳＤＯと共通）を有し，ＸＡの立ち下がりのタイミ
ングでセットアップ時間ＳＵとホールド時間ＨＯＬＤを
満足するデータがＳＤＩに入力されると，これを内部に
ラッチし，続くＸＢの立ち下がりからＦＦの内部遅延時
間ＤＬだけ経過した後に，このデータが出力されるもの
である。FIG. 3C shows the relationship between the scan clock and the input / output of scan data. The scan type flip-flop has scan clocks XA and XB, a scan data input section SDI, and an output section Q (common to the scan data output section SDO), and has setup time SU and hold time HOLD at the falling timing of XA. When data satisfying the above condition is input to SDI, this data is latched internally, and this data is output after the internal delay time DL of FF has elapsed from the subsequent fall of XB.
【００２６】図４は，本発明の実施例(1) のタイムチャ
ート(2) である。ＴＭ＝１，ＳＭ＝１ではシステムクロ
ックＳＣＬＫが無効とされる。図示の時間ｔ1 でＳＤＩ
(a)がＸＡ，ＸＢのタイミングでＦＦＳ１に取り込まれ
て，出力される。次の時間ｔ2 において，ＸＡ，ＸＢの
タイミングで，ＦＦＳ２はＦＦＳ１の出力しているＳＤ
Ｉ (a)を取り込んで出力し，ＳＤＩ (b)がＦＦＳ１に取
り込まれて出力される。次の時間ｔ3 において，ＸＡ，
ＸＢのタイミングでＦＦＳ３はＦＦＳ２が出力している
ＳＤＩ (a)を取り込んで出力し，ＦＦＳ２はＦＦＳ１が
出力しているＳＤＩ (b)を取り込んで出力する。さら
に，ＳＤＩ(c)がＦＦＳ１に取り込まれて出力される。
次の時間ｔ4 において，ＸＡ，ＸＢのタイミングで，Ｆ
ＦＳ４はＦＦＳ３が出力しているＳＤＩ(a)を取り込ん
で出力し，ＦＦＳ３はＦＦＳ２が出力しているＳＤＩ
(b)を取り込んで出力し，ＦＦＳ２はＦＦＳ１が出力し
ているＳＤＩ (c)を取り込んで出力する。さらに，ＳＤ
Ｉ (d)がＦＦＳ１に取り込まれて出力される。FIG. 4 is a time chart (2) of the embodiment (1) of the present invention. When TM = 1 and SM = 1, the system clock SCLK is invalid. SDI at the time t 1 shown
(a) is taken into the FFS1 at the timing of XA and XB and output. At the next time t 2 , the FFS2 outputs the SD output by the FFS1 at the timing of XA and XB.
I (a) is taken in and outputted, and SDI (b) is taken in by FFS1 and outputted. At the next time t 3 , XA,
At the timing of XB, FFS3 takes in and outputs SDI (a) output by FFS2, and FFS2 takes in and outputs SDI (b) output by FFS1. Further, SDI (c) is taken into FFS1 and output.
At the next time t 4 , at the timing of XA and XB, F
The FS4 takes in and outputs the SDI (a) output by the FFS3, and the FFS3 outputs the SDI output by the FFS2.
(b) takes in and outputs, and FFS2 takes in and outputs SDI (c) output by FFS1. Furthermore, SD
I (d) is taken into FFS1 and output.
【００２７】次の時間ｔ5 でＳＭが「０」となって，Ｓ
ＣＬＫが有効となり，ＦＦＳ１，ＦＦＳ２のそれぞれの
出力ＳＤＩ (d)，ＳＤＩ (c)でアドレス指定されている
ＦＦＮ１，ＦＦＮ２（ＳＤＩ (d)＝１の場合）もしくは
ＦＦＮ３，ＦＦＮ４（ＳＤＩ(c)＝１の場合）にＦＦＳ
３，ＦＦＳ４にセットされたデータＳＤＩ (b)，ＳＤＩ
(a)がセットされる。（ＦＦＮ１，ＦＦＮ２がアドレス
指定されている場合には，ＦＦＮ１にＳＤＩ (b)，ＦＦ
Ｎ２にＳＤＩ (a)がセットされる。ＦＦＮ３，ＦＦＮ４
がアドレス指定されている場合は，ＦＦＮ３にＳＤＩ
(b)，ＦＦＮ４にＳＤＩ (a)がセットされる。） 例として，ＳＤＩ (a)＝１，ＳＤＩ (b)＝１，ＳＤＩ
(c)＝０，ＳＤＩ (d)＝１の場合について説明する（図
２を参照する）。At the next time t 5 , SM becomes "0" and S
CLK becomes valid and FFN1, FFN2 (when SDI (d) = 1) or FFN3, FFN4 (SDI (c) = addressed by the respective outputs SDI (d) and SDI (c) of FFS1 and FFS2. 1) FFS
3, data SDI (b), SDI set in FFS4
(a) is set. (When FFN1 and FFN2 are addressed, SDI (b), FF is added to FFN1.
SDI (a) is set in N2. FFN3, FFN4
Is addressed, the SDI in FFN3
(b), SDI (a) is set in FFN4. ) As an example, SDI (a) = 1, SDI (b) = 1, SDI
The case where (c) = 0 and SDI (d) = 1 will be described (see FIG. 2).
【００２８】ＴＭ＝１，ＳＭ＝１のとき，スキャンイン
動作によって，ＳＤＩ(a)〜 (d)よりなる４ビットデー
タ（ (a)が最上位ビット， (d)が最下位ビット）「１０
１１」がビット対応にそれぞれＦＦＳ１(23)（ (d)＝
１）），ＦＦＳ２(24)（ (c)＝０），ＦＦＳ３(25)（
(b)＝１），ＦＦＳ４(26)（(a)＝１））にセットされ
る。When TM = 1 and SM = 1, 4-bit data ((a) is the most significant bit and (d) is the least significant bit) consisting of SDI (a) to (d) by the scan-in operation "10"
11 ”corresponds to the bit respectively FFS1 (23) ((d) =
1)), FFS2 (24) ((c) = 0), FFS3 (25) (
(b) = 1) and FFS4 (26) ((a) = 1)) are set.
【００２９】この時，各マルチプレクサはｏｔｈｅｒ＝
１となり，各ＦＦＮの出力が再起的に各ＦＦＮへ入力さ
れている。次いで，ＴＭ＝１，ＳＭ＝０となると，ＭＵ
Ｘ３１の選択信号によりＦＦＳ３(25)の出力（ (b)＝
１）がＦＦＮ１へ入力されるので，システムクロックＳ
ＣＬＫのタイミングでＦＦＮ１(27)にセットされる。同
様に，ＳＣＬＫのタイミングでＦＦＳ４(26)の出力
「１」がＦＦＮ２(28)にセットされる。At this time, each multiplexer has other =
The output of each FFN is recursively input to each FFN. Next, when TM = 1 and SM = 0, the MU
Output of FFS3 (25) by selection signal of X31 ((b) =
1) is input to FFN1, the system clock S
It is set to FFN1 (27) at the timing of CLK. Similarly, the output "1" of FFS4 (26) is set to FFN2 (28) at the timing of SCLK.
【００３０】このとき，ＦＦＮ３(29)とＦＦＮ４(30)の
出力はマルチプレクサにより再帰的に入力されており，
すでにセットされていたＦＦＮ３(29)とＦＦＮ４(30)の
試験データが変更されることはない。At this time, the outputs of FFN3 (29) and FFN4 (30) are recursively input by the multiplexer,
The test data of FFN3 (29) and FFN4 (30) which have already been set are not changed.
【００３１】ＦＦＮ３(29)とＦＦＮ４(30)へＦＦＳ３(2
5)とＦＦＳ４(26)のデータをセットする方法も同様であ
る。図５は本発明の実施例(2) である。FFS3 (2) to FFN3 (29) and FFN4 (30)
The method of setting the data of 5) and FFS4 (26) is also the same. FIG. 5 shows an embodiment (2) of the present invention.
【００３２】図において，５０はｎビットのＦＦＳ部，
５１はＮーｎビットのＦＦＳ部，５２はＭビットのＦＦ
Ｎ部，５３は，ＦＦＮアドレス制御部であって，ｎビッ
トの入力によりｎ組のＦＦＮをアドレス指定するもので
ある（ＦＦＳの１ビットに対して各組が一意的に決定さ
れるとした場合）。５４は論理回路部である。In the figure, 50 is an n-bit FFS section,
Reference numeral 51 is an N-n-bit FFS section, and 52 is an M-bit FF.
The N unit and 53 are FFN address control units that address n sets of FFNs by inputting n bits (when each set is uniquely determined for 1 bit of FFS). ). 54 is a logic circuit unit.
【００３３】図の構成においては，Ｎビットのスキャン
データを，ｎビットＦＦＳ部５０およびＮ−ｎビットの
ＦＦＳ部５１にセットする。ＦＦＮアドレス制御部５３
はＭビットＦＦＮ部のｎ組のＦＦＮ群（一組はＮ−ｎ個
のＦＦＮよりなる）に対してアドレス指定する。Ｎ−ｎ
ビットのＦＦＳ部５１はビット対応に任意の組のＦＦＮ
群のＦＦＮに試験データをセットする。In the configuration shown in the figure, N-bit scan data is set in the n-bit FFS section 50 and the N-n-bit FFS section 51. FFN address control unit 53
Address n sets of FFNs (one set consists of N−n FFNs) of the M-bit FFN part. N-n
The bit FFS unit 51 is an arbitrary set of FNFs corresponding to bits.
Set the test data to the FFN of the group.
【００３４】次に，上記の構成において，本発明のゲー
ト数と全フリップフロップをスキャンタイプに構成した
場合のゲート数の相違について説明する。上記の構成
（図５の構成）においては，Ｍ＝ｎ×（Ｎ−ｎ）の関係
がある。Next, the difference in the number of gates according to the present invention and the number of gates in the case where all flip-flops are of the scan type in the above configuration will be described. In the above configuration (configuration of FIG. 5), there is a relation of M = n × (N−n).
【００３５】そこで，アンドゲート１個当たりの素子数
を１ＢＣ（ベーシックセル）とすると，ＣＭＯＳにおい
ては，基本ゲート数はだいたい次のようになる。 ＦＦＮを構成する基本ゲート数は平均７ＢＣであ
る。Therefore, assuming that the number of elements per AND gate is 1BC (basic cell), the number of basic gates in CMOS is approximately as follows. The average number of basic gates forming the FFN is 7BC.
【００３６】 ＦＦＳを構成する基本ゲート数は平均
１２ＢＣである。 本発明のＦＦＮの入力前段のＭＵＸ１個当たりのゲ
ート数は２ＢＣである。The average number of basic gates forming the FFS is 12 BC. The number of gates per MUX in the input stage of the FFN of the present invention is 2BC.
【００３７】この条件においては，フリップフロップを
全てスキャンタイプとした場合には，全ゲート数は，Ｇ
１＝Ｔ×１２（Ｔはフリップフロップ数）である。一
方，本発明で必要とされるゲート数は，Ｇ２＝Ｍ×（７
＋２）＋Ｎ×１２（ＭはＦＦＮの数，ＮはＦＦＳの数）
である。Under these conditions, when all flip-flops are of scan type, the total number of gates is G
1 = T × 12 (T is the number of flip-flops). On the other hand, the number of gates required in the present invention is G2 = M × (7
+2) + N × 12 (M is the number of FFNs, N is the number of FFSs)
Is.
【００３８】Ｔ＝８０，２８８，６２４，１０８８の場
合のＧ１，Ｇ２は以下のようになる。 When T = 80, 288, 624, 1088, G1 and G2 are as follows.
【００３９】[0039]
【発明の効果】本発明によれば，一部のフリップフロッ
プをスキャンタイプとすることで，ノンスキャンタイプ
のフリップフロップに対して容易に試験データを設定す
ることができるようになり，ＬＳＩ規模が増大した場合
にも，フリップフロップの全部をスキャンタイプとする
ことなく試験を容易に行うことができる。According to the present invention, by making some of the flip-flops scan type, it becomes possible to easily set the test data for the non-scan type flip-flops, and the LSI scale is reduced. Even if the number of flip-flops is increased, the test can be easily performed without using all the flip-flops as the scan type.
【００４０】そのため，本発明によれば，大規模ＬＳＩ
においても，フリップフロップを全部スキャンタイプに
する必要がなくなるので，ＬＳＩにおける実質的に有効
なゲートの専有率を高くできＬＳＩを高機能化，小型化
することが可能になる。Therefore, according to the present invention, a large-scale LSI
Also in this case, since it is not necessary to make all the flip-flops a scan type, it is possible to increase the occupation rate of the effective gates in the LSI, and it is possible to make the LSI highly functional and compact.
【図１】本発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の実施例(1) を示す図である。FIG. 2 is a diagram showing an embodiment (1) of the present invention.
【図３】本発明の実施例(1) のタイムチャート(1) を示
す図である。FIG. 3 is a diagram showing a time chart (1) of the embodiment (1) of the present invention.
【図４】本発明の実施例(1) のタイムチャート(2)を示
す図である。FIG. 4 is a diagram showing a time chart (2) of the embodiment (1) of the present invention.
【図５】本発明の実施例(2) を示す図である。FIG. 5 is a diagram showing an embodiment (2) of the present invention.
【図６】従来のＬＳＩ試験方法を示す図である。FIG. 6 is a diagram showing a conventional LSI test method.
１ ：ＦＦＳ１（スキャンタイプ） ２ ：ＦＦＳ２（スキャンタイプ） ３ ：ＦＦＳ３（スキャンタイプ） ４ ：ＦＦＳ４（スキャンタイプ） ５ ：ＦＦＮ１（ノンスキャンタイプ） ６ ：ＦＦＮ２（ノンスキャンタイプ） ７ ：ＦＦＮ３（ノンスキャンタイプ） ８ ：ＦＦＮ４（ノンスキャンタイプ） １０，１１，１２，１３：アンド回路 1: FFS1 (scan type) 2: FFS2 (scan type) 3: FFS3 (scan type) 4: FFS4 (scan type) 5: FFN1 (non-scan type) 6: FFN2 (non-scan type) 7: FFN3 (non-scan) Type) 8: FFN4 (non-scan type) 10, 11, 12, 13: AND circuit
Claims (2)
プフリップフロップ（１，２，３，４）とスキャンデー
タを設定できないノンスキャンタイプのフリップフロッ
プ（５，６，７，８）を含む集積回路の試験において，
スキャンデータの一部をノンスキャンタイプフリップフ
ロップ（５，６，７，８）を指定するアドレスデータと
し，残りの部分をアドレス指定されたノンスキャンタイ
プフリップフロップ（５，６，７，８）に対して設定す
る試験データとして構成し，集積回路にはアドレス指定
されたノンスキャンタイプフリップフロップ（５，６，
７，８）に試験データを入力する試験データ選択部（１
０，１１，１２，１３）を設け，該スキャンデータを任
意の一連のスキャンタイプフリップフロップ（１，２，
３，４）に対して設定し，非スキャンモードにおいて，
アドレス指定されたノンスキャンタイプフリップフロッ
プ（５，６，７，８）に上記試験データを設定すること
により集積回路試験を行うことを特徴とする集積回路試
験方法。1. A test of an integrated circuit including scan type flip-flops (1, 2, 3, 4) in which scan data can be set and non-scan type flip-flops (5, 6, 7, 8) in which scan data cannot be set. At
Part of the scan data is used as address data that specifies the non-scan type flip-flops (5, 6, 7, 8), and the remaining part is used as non-scan type flip-flops (5, 6, 7, 8) that are addressed. Non-scan type flip-flops (5, 6, 6) configured as test data to be set for the integrated circuit and addressed.
Test data selection section (1
0, 11, 12, 13) are provided, and the scan data is transferred to an arbitrary series of scan type flip-flops (1, 2,
3), 4), in non-scan mode,
An integrated circuit test method comprising conducting an integrated circuit test by setting the test data in addressed non-scan type flip-flops (5, 6, 7, 8).
レスデータに基づいてノンスキャンタイプフリップフロ
ップ（５，６，７，８）を一意的に選択する信号を生成
するアドレス制御部と，非試験モードにおいて論理回路
の論理を選択し，試験モードにおいてアドレス指定され
た場合に試験データを選択してノンスキャンタイプフリ
ップフロップ（５，６，７，８）に入力するマルチプレ
クサ（１０，１１，１２，１３）とを有し，試験モード
においては，先ず，スキャンモードとすることによりス
キャンタイプフリップフロップ（１，２，３，４）およ
びノンスキャンタイプフリップフロップ（５，６，７，
８）の双方の動作を制御するシステムクロックを非供給
状態として，スキャンデータの設定制御を行うスキャン
クロックに従ってスキャンタイプフリップフロップ
（１，２，３，４）にスキャンデータを設定し，次に，
非スキャンモードとして，スキャンクロックを非供給状
態とし，アドレス制御部で生成された選択信号により指
定されたノンスキャンタイプフリップフロップ（５，
６，７，８）に試験データをシフトして設定することを
特徴とする集積回路試験方法。2. The address control unit according to claim 1, wherein the integrated circuit device generates a signal for uniquely selecting a non-scan type flip-flop (5, 6, 7, 8) based on address data, and a non-test. The multiplexer (10, 11, 12,) for selecting the logic of the logic circuit in the mode and selecting the test data when addressed in the test mode and inputting it to the non-scan type flip-flops (5, 6, 7, 8) 13) and in the test mode, first, the scan mode flip-flops (1, 2, 3, 4) and the non-scan type flip-flops (5, 6, 7,
8) The system clock that controls both operations is not supplied, and the scan data is set in the scan type flip-flops (1, 2, 3, 4) according to the scan clock that controls the setting of the scan data, and then,
In the non-scan mode, the scan clock is not supplied, and the non-scan type flip-flop (5, 5) designated by the selection signal generated by the address control unit is selected.
6, 7 and 8), wherein the test data is shifted and set.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268018A JPH05107308A (en) | 1991-10-17 | 1991-10-17 | Integrated circuit testing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3268018A JPH05107308A (en) | 1991-10-17 | 1991-10-17 | Integrated circuit testing method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05107308A true JPH05107308A (en) | 1993-04-27 |
Family
ID=17452756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3268018A Withdrawn JPH05107308A (en) | 1991-10-17 | 1991-10-17 | Integrated circuit testing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05107308A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998049572A1 (en) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Logic circuit device and method of testing the same |
-
1991
- 1991-10-17 JP JP3268018A patent/JPH05107308A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998049572A1 (en) * | 1997-04-25 | 1998-11-05 | Hitachi, Ltd. | Logic circuit device and method of testing the same |
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|---|---|---|---|
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