JPH05102615A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05102615A JPH05102615A JP28547191A JP28547191A JPH05102615A JP H05102615 A JPH05102615 A JP H05102615A JP 28547191 A JP28547191 A JP 28547191A JP 28547191 A JP28547191 A JP 28547191A JP H05102615 A JPH05102615 A JP H05102615A
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Abstract
(57)【要約】
【目的】 複数の電極を有する半導体装置において、素
子間の分離抵抗を十分に確保する。 【構成】 メサストライプ１３，１６に沿って２つのｐ
型電極１１，１８を有し、このｐ型電極１１，１８をそ
の上に有するメサストライプ１３，１６内の半導体層の
少なくとも一部が素子間分離膜としての絶縁性薄膜であ
るＳｉＯ2膜１０によって分離されている。
子間の分離抵抗を十分に確保する。 【構成】 メサストライプ１３，１６に沿って２つのｐ
型電極１１，１８を有し、このｐ型電極１１，１８をそ
の上に有するメサストライプ１３，１６内の半導体層の
少なくとも一部が素子間分離膜としての絶縁性薄膜であ
るＳｉＯ2膜１０によって分離されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係わり、特に複数の電極を有する半導体装置
の素子間分離構造の構成およびその形成方法に関するも
のである。
製造方法に係わり、特に複数の電極を有する半導体装置
の素子間分離構造の構成およびその形成方法に関するも
のである。
【０００２】
【従来の技術】近年、半導体装置の高機能化あるいは高
性能のため、複数の素子を同一基板上に集積化した半導
体装置が開発されている。このような半導体装置では、
各素子間を電気的に分離する必要があり、多くの場合
は、各素子と素子との間に分離溝を形成し、これによ
り、各素子に備え付けられた電極間の分離抵抗を確保し
ている。
性能のため、複数の素子を同一基板上に集積化した半導
体装置が開発されている。このような半導体装置では、
各素子間を電気的に分離する必要があり、多くの場合
は、各素子と素子との間に分離溝を形成し、これによ
り、各素子に備え付けられた電極間の分離抵抗を確保し
ている。
【０００３】図７は分離溝により素子間分離することで
作製された半導体装置である半導体レーザと外部変調器
とからなる集積化光源の一例（古津ほか 第２１回固体
素子・材料コンファレンス講演集 ｐｐ．４４５−４４
８ １９８９）を示す斜視図である。同図において、１
０１は半導体基板としてのｎ型ＩｎＰ基板、１０２は光
吸収層としてのＩｎＧａＡｓＰ層、１０３はクラッド層
としてのｐ型ＩｎＰ層、１０４は電極層としてのｐ型Ｉ
ｎＧａＡｓＰ層、１０５は活性層としてのＩｎＧａＡｓ
Ｐ層、１０６は電流阻止層としての高抵抗ＩｎＰ層、１
０７は分離溝、１０８は共通電極、１０９は変調器電
極、１１０はレーザ電極である。
作製された半導体装置である半導体レーザと外部変調器
とからなる集積化光源の一例（古津ほか 第２１回固体
素子・材料コンファレンス講演集 ｐｐ．４４５−４４
８ １９８９）を示す斜視図である。同図において、１
０１は半導体基板としてのｎ型ＩｎＰ基板、１０２は光
吸収層としてのＩｎＧａＡｓＰ層、１０３はクラッド層
としてのｐ型ＩｎＰ層、１０４は電極層としてのｐ型Ｉ
ｎＧａＡｓＰ層、１０５は活性層としてのＩｎＧａＡｓ
Ｐ層、１０６は電流阻止層としての高抵抗ＩｎＰ層、１
０７は分離溝、１０８は共通電極、１０９は変調器電
極、１１０はレーザ電極である。
【０００４】このように構成されるな集積化光源を動作
させるためには、レーザには順方向バイアス電圧を印加
して電流を注入し、変調器には逆バイアス電圧を印加す
るので、変調器部分とレーザ部分とを電気的に分離させ
なければならない。そこで図中に示すように電極層の一
部をエッチングにより除去することで、分離溝１０７を
形成し、これにより、変調器部分とレーザ部分との電気
的分離を実現している。
させるためには、レーザには順方向バイアス電圧を印加
して電流を注入し、変調器には逆バイアス電圧を印加す
るので、変調器部分とレーザ部分とを電気的に分離させ
なければならない。そこで図中に示すように電極層の一
部をエッチングにより除去することで、分離溝１０７を
形成し、これにより、変調器部分とレーザ部分との電気
的分離を実現している。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな分離溝による電気的分離構造では、ストライプ内の
ｐ型クラッド層が両素子間にわたって形成されており、
これが導通経路となるため、電気的分離抵抗を十分にと
ることができず、十分な素子特性を得ることができない
場合があるという問題があった。
うな分離溝による電気的分離構造では、ストライプ内の
ｐ型クラッド層が両素子間にわたって形成されており、
これが導通経路となるため、電気的分離抵抗を十分にと
ることができず、十分な素子特性を得ることができない
場合があるという問題があった。
【０００６】したがって本発明は、前述した従来の課題
を解決するためになされたものであり、その目的は、複
数の電極を有する半導体装置において、素子間の分離抵
抗が十分に確保された半導体装置およびその製造方法を
提供することにある。
を解決するためになされたものであり、その目的は、複
数の電極を有する半導体装置において、素子間の分離抵
抗が十分に確保された半導体装置およびその製造方法を
提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、複数の電極を有する半導体装置にお
いて、各電流注入領域あるいは各電圧印加領域間が絶縁
性薄膜によって電気的に分離された構造を有している。
また、本発明による半導体装置の製造方法は、一方の素
子を構成する半導体層を再成長によって形成する。ま
た、この再成長は素子製作上、メサストライプ側面の埋
め込み成長によって行う。
るために本発明は、複数の電極を有する半導体装置にお
いて、各電流注入領域あるいは各電圧印加領域間が絶縁
性薄膜によって電気的に分離された構造を有している。
また、本発明による半導体装置の製造方法は、一方の素
子を構成する半導体層を再成長によって形成する。ま
た、この再成長は素子製作上、メサストライプ側面の埋
め込み成長によって行う。
【０００８】
【作用】従来は分離溝によって電気的分離を行っていた
が、本発明では、分離溝を形成せず、絶縁性薄膜によっ
て分離を行う。このため、素子間の分離抵抗を従来より
も大きく確保するこができる。また、電気的には分離し
ながらも、光学的には結合状態にある複数の素子を同一
基板上において集積化することができる。また、従来
は、結晶側面に結晶が直接成長するため、異常成長が起
こり、平坦化できない場合が多かった。本発明では、メ
サストライプ側面に絶縁性薄膜が形成され、これが選択
成長用マスクの役割を果たすため、異常成長が起こら
ず、容易に平坦化することが可能である。
が、本発明では、分離溝を形成せず、絶縁性薄膜によっ
て分離を行う。このため、素子間の分離抵抗を従来より
も大きく確保するこができる。また、電気的には分離し
ながらも、光学的には結合状態にある複数の素子を同一
基板上において集積化することができる。また、従来
は、結晶側面に結晶が直接成長するため、異常成長が起
こり、平坦化できない場合が多かった。本発明では、メ
サストライプ側面に絶縁性薄膜が形成され、これが選択
成長用マスクの役割を果たすため、異常成長が起こら
ず、容易に平坦化することが可能である。
【０００９】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。 （実施例１）図１は本発明による半導体装置の一実施例
を示す斜視図である。同図において、１は例えばＩｎＰ
からなる半導体基板としての半絶縁性高抵抗基板、２は
クラッド層または導電層としてのｎ型ＩｎＰ層、３は導
波層としてのノンドープＩｎＧａＡｓＰ層、４はクラッ
ド層としてのｐ型ＩｎＰ層、５は電極層としてのｐ型Ｉ
ｎＧａＡｓＰ層、６は導波層としてのノンドープＩｎＧ
ａＡｓＰ層、７はクラッド層としてのｐ型ＩｎＰ層、８
は電極層としてのｐ型ＩｎＧａＡｓＰ層、９は電流阻止
層としての高抵抗ＩｎＰ層、１０は素子間分離膜として
のＳｉＯ2 膜、１１はｐ型電極、１２はｎ型電極、１３
はメサストライプ、１４は電流注入領域、１５は電流注
入領域、１６はメサストライプ、１７は電流阻止層とし
ての高抵抗ＩｎＰ層、１８はｐ型電極である。
説明する。 （実施例１）図１は本発明による半導体装置の一実施例
を示す斜視図である。同図において、１は例えばＩｎＰ
からなる半導体基板としての半絶縁性高抵抗基板、２は
クラッド層または導電層としてのｎ型ＩｎＰ層、３は導
波層としてのノンドープＩｎＧａＡｓＰ層、４はクラッ
ド層としてのｐ型ＩｎＰ層、５は電極層としてのｐ型Ｉ
ｎＧａＡｓＰ層、６は導波層としてのノンドープＩｎＧ
ａＡｓＰ層、７はクラッド層としてのｐ型ＩｎＰ層、８
は電極層としてのｐ型ＩｎＧａＡｓＰ層、９は電流阻止
層としての高抵抗ＩｎＰ層、１０は素子間分離膜として
のＳｉＯ2 膜、１１はｐ型電極、１２はｎ型電極、１３
はメサストライプ、１４は電流注入領域、１５は電流注
入領域、１６はメサストライプ、１７は電流阻止層とし
ての高抵抗ＩｎＰ層、１８はｐ型電極である。
【００１０】また、電流注入領域１４において、導波層
としてのノンドープＩｎＧａＡｓＰ層３は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。導波層としてのＩｎＧａＡｓＰ層３は、半絶縁性高
抵抗基板１上のメサストライプ１３において、クラッド
層としてのｐ型ＩｎＰ層４とｎ型ＩｎＰ層２とによって
上下方向から挟まれている。このメサストライプ１３の
両側は、電流阻止層としての半絶縁性の高抵抗ＩｎＰ層
９および高抵抗ＩｎＰ層１７によって埋め込まれてお
り、また、このメサストライプ１３の上端は、ｐ型電極
１１と良好なコンタクトがとれるように電極層としての
ｐ型ＩｎＧａＡｓＰ層５が設けられている。
としてのノンドープＩｎＧａＡｓＰ層３は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。導波層としてのＩｎＧａＡｓＰ層３は、半絶縁性高
抵抗基板１上のメサストライプ１３において、クラッド
層としてのｐ型ＩｎＰ層４とｎ型ＩｎＰ層２とによって
上下方向から挟まれている。このメサストライプ１３の
両側は、電流阻止層としての半絶縁性の高抵抗ＩｎＰ層
９および高抵抗ＩｎＰ層１７によって埋め込まれてお
り、また、このメサストライプ１３の上端は、ｐ型電極
１１と良好なコンタクトがとれるように電極層としての
ｐ型ＩｎＧａＡｓＰ層５が設けられている。
【００１１】また、電流注入領域１５において、導波層
としてのノンドープＩｎＧａＡｓＰ層６は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。このＩｎＧａＡｓＰ層６は、メサストライプ１６に
おいて、クラッド層としてのｐ型ＩｎＰ層７とｎ型Ｉｎ
Ｐ層２とによって上下方向から挟まれている。このメサ
ストライプ１６の両側は、電流阻止層としての半絶縁性
の高抵抗ＩｎＰ層９および高抵抗ＩｎＰ層１７によって
埋め込まれており、また、このメサストライプ１６の上
端は、ｐ型電極１８と良好なコンタクトがとれるように
電極層としてのｐ型ＩｎＧａＡｓＰ層８が設けられてい
る。電流注入領域１４と電流注入領域１５との間は、素
子間分離膜としての絶縁性薄膜であるＳｉＯ2 膜１０に
よって電気的に分離されている。また、ｎ型電極１２は
半絶縁性の高抵抗ＩｎＰ層１７の一部を除去することで
露出する導電層としてのｎ型ＩｎＰ層２の上に形成され
ている。
としてのノンドープＩｎＧａＡｓＰ層６は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。このＩｎＧａＡｓＰ層６は、メサストライプ１６に
おいて、クラッド層としてのｐ型ＩｎＰ層７とｎ型Ｉｎ
Ｐ層２とによって上下方向から挟まれている。このメサ
ストライプ１６の両側は、電流阻止層としての半絶縁性
の高抵抗ＩｎＰ層９および高抵抗ＩｎＰ層１７によって
埋め込まれており、また、このメサストライプ１６の上
端は、ｐ型電極１８と良好なコンタクトがとれるように
電極層としてのｐ型ＩｎＧａＡｓＰ層８が設けられてい
る。電流注入領域１４と電流注入領域１５との間は、素
子間分離膜としての絶縁性薄膜であるＳｉＯ2 膜１０に
よって電気的に分離されている。また、ｎ型電極１２は
半絶縁性の高抵抗ＩｎＰ層１７の一部を除去することで
露出する導電層としてのｎ型ＩｎＰ層２の上に形成され
ている。
【００１２】図２は図１で説明した半導体装置の製造方
法の一実施例を説明する工程の断面図である。同図にお
いて、まず、図２（ａ）に示すように半絶縁性高抵抗基
板１上にＳｅをドーパントとするｎ型ＩｎＰ半導体層か
らなる導電層としてのｎ型ＩｎＰ層（キャリア濃度１×
１０18ｃｍ-3，厚さ２．０μｍ）２，導波層としての発
光波長１．３０μｍの相当するノンドープＩｎＧａＡｓ
Ｐ層（厚さ０．１μｍ）３，Ｚｎをドーパントとするｐ
型ＩｎＰ半導体層からなるクラッド層としてのｐ型Ｉｎ
Ｐ層（キャリア濃度５×１０1717ｃｍ-3，厚さ１．５μ
ｍ）４および発光波長１．１０μｍに相当し、Ｚｎをド
ーパントとする電極層としてのｐ型ＩｎＧａＡｓＰ層
（キャリア濃度５×１０18ｃｍ-3，厚さ０．５μｍ）５
を減圧有機金属気相成長法によって順次積層した後、Ｓ
ｉＯ2 膜（厚さ約０．２μｍ）からなる所定の形状の選
択エッチング用のマスク３１を形成する。
法の一実施例を説明する工程の断面図である。同図にお
いて、まず、図２（ａ）に示すように半絶縁性高抵抗基
板１上にＳｅをドーパントとするｎ型ＩｎＰ半導体層か
らなる導電層としてのｎ型ＩｎＰ層（キャリア濃度１×
１０18ｃｍ-3，厚さ２．０μｍ）２，導波層としての発
光波長１．３０μｍの相当するノンドープＩｎＧａＡｓ
Ｐ層（厚さ０．１μｍ）３，Ｚｎをドーパントとするｐ
型ＩｎＰ半導体層からなるクラッド層としてのｐ型Ｉｎ
Ｐ層（キャリア濃度５×１０1717ｃｍ-3，厚さ１．５μ
ｍ）４および発光波長１．１０μｍに相当し、Ｚｎをド
ーパントとする電極層としてのｐ型ＩｎＧａＡｓＰ層
（キャリア濃度５×１０18ｃｍ-3，厚さ０．５μｍ）５
を減圧有機金属気相成長法によって順次積層した後、Ｓ
ｉＯ2 膜（厚さ約０．２μｍ）からなる所定の形状の選
択エッチング用のマスク３１を形成する。
【００１３】次に図２（ｂ）に示すようにこの選択エッ
チング用のマスク３１を介してｐ型ＩｎＰ層４までエッ
チングを行い、高さ約２．０μｍのメサストライプ３
２，ストライプ側面３３およびＩｎＧａＡｓＰ層３の表
面３４を形成する。
チング用のマスク３１を介してｐ型ＩｎＰ層４までエッ
チングを行い、高さ約２．０μｍのメサストライプ３
２，ストライプ側面３３およびＩｎＧａＡｓＰ層３の表
面３４を形成する。
【００１４】次に図２（ｃ）に示すようにこのメサスト
ライプ３２の上面にあるマスク３１および表面３４の全
面に絶縁性薄膜としてのＳｉＯ2 膜３５を形成する。こ
のとき、メサストライプ側面３３においても同様なＳｉ
Ｏ2 膜３５が形成される。
ライプ３２の上面にあるマスク３１および表面３４の全
面に絶縁性薄膜としてのＳｉＯ2 膜３５を形成する。こ
のとき、メサストライプ側面３３においても同様なＳｉ
Ｏ2 膜３５が形成される。
【００１５】次に図２（ｄ）に示すようにこの状態でＩ
ｎＧａＡｓＰ層３の表面３４上に形成されたＳｉＯ2 膜
３５を、表面３４が再度露出するまでエッチングする。
このとき、メサストライプ３２の上面のＳｉＯ2 膜３５
も一部除去されるが、マスク３１の厚さ相当のＳｉＯ2
膜３６が残る。また、メサストライプ側面３３のＳｉＯ
2 膜３５は完全に除去されず、素子間分離膜としてのＳ
ｉＯ2 膜１０を形成する。さらに露出したＩｎＧａＡｓ
Ｐ層３を、ｎ型ＩｎＰ層２に至るまでエッチングし、露
出したｎ型ＩｎＰ層２からなる表面３７を形成する。
ｎＧａＡｓＰ層３の表面３４上に形成されたＳｉＯ2 膜
３５を、表面３４が再度露出するまでエッチングする。
このとき、メサストライプ３２の上面のＳｉＯ2 膜３５
も一部除去されるが、マスク３１の厚さ相当のＳｉＯ2
膜３６が残る。また、メサストライプ側面３３のＳｉＯ
2 膜３５は完全に除去されず、素子間分離膜としてのＳ
ｉＯ2 膜１０を形成する。さらに露出したＩｎＧａＡｓ
Ｐ層３を、ｎ型ＩｎＰ層２に至るまでエッチングし、露
出したｎ型ＩｎＰ層２からなる表面３７を形成する。
【００１６】次に図２（ｅ）に示すようにメサストライ
プ３２の上面に残ったＳｉＯ2 膜３６をマスクとして発
光波長１．３０μｍに相当するノンドープＩｎＧａＡｓ
Ｐ層６，Ｚｎをドーパントとするｐ型ＩｎＰ半導体層か
らなるｐ型ＩｎＰ層（キャリア濃度５×１０17ｃｍ-3，
厚さ１．５μｍ）７および発光波長１．１０μｍに相当
し、Ｚｎをドーパントとするｐ型ＩｎＧａＡｓＰ層（キ
ャリア濃度５×１０18ｃｍ-3，厚さ０．５μｍ）８を減
圧有機金属気相成長法によって順次選択的に積層する。
メサストライプ３２は結晶方位として逆メサストライプ
方向に形成してある。このため、メサストライプ側面３
３は、高さ約２．０μｍの順メサ側面となる。従来、こ
のような結晶側面では異常成長により平坦化埋め込みは
できない。しかし、ここでは、メサストライプ側面３３
がＳｉＯ2 膜３５で被覆されているため、異常成長する
ことなく、平坦に半導体層を形成することができる。こ
の工程により、電流注入領域１４に相当する部分３８お
よび電流注入領域１５に相当する部分３９を形成する。
プ３２の上面に残ったＳｉＯ2 膜３６をマスクとして発
光波長１．３０μｍに相当するノンドープＩｎＧａＡｓ
Ｐ層６，Ｚｎをドーパントとするｐ型ＩｎＰ半導体層か
らなるｐ型ＩｎＰ層（キャリア濃度５×１０17ｃｍ-3，
厚さ１．５μｍ）７および発光波長１．１０μｍに相当
し、Ｚｎをドーパントとするｐ型ＩｎＧａＡｓＰ層（キ
ャリア濃度５×１０18ｃｍ-3，厚さ０．５μｍ）８を減
圧有機金属気相成長法によって順次選択的に積層する。
メサストライプ３２は結晶方位として逆メサストライプ
方向に形成してある。このため、メサストライプ側面３
３は、高さ約２．０μｍの順メサ側面となる。従来、こ
のような結晶側面では異常成長により平坦化埋め込みは
できない。しかし、ここでは、メサストライプ側面３３
がＳｉＯ2 膜３５で被覆されているため、異常成長する
ことなく、平坦に半導体層を形成することができる。こ
の工程により、電流注入領域１４に相当する部分３８お
よび電流注入領域１５に相当する部分３９を形成する。
【００１７】次に図２（ｆ）に示すようにこのようにし
て作製された半導体基体の表面にＳｉＯ2 膜（厚さ約
０．２μｍ）からなる所定の形状を有するマスク４０を
形成し、このマスク４０を介してエッチングにより形成
されたメサストライプ４１の両側を、減圧有機金属気相
成長法を用いて半絶縁性高抵抗ＩｎＰ結晶によって埋め
込み、電流阻止層としての高抵抗ＩｎＰ層９を形成す
る。
て作製された半導体基体の表面にＳｉＯ2 膜（厚さ約
０．２μｍ）からなる所定の形状を有するマスク４０を
形成し、このマスク４０を介してエッチングにより形成
されたメサストライプ４１の両側を、減圧有機金属気相
成長法を用いて半絶縁性高抵抗ＩｎＰ結晶によって埋め
込み、電流阻止層としての高抵抗ＩｎＰ層９を形成す
る。
【００１８】次に図２（ｇ）に示すように高抵抗ＩｎＰ
層９の一部をｎ型ＩｎＰ層２に至るまでエッチングし、
高抵抗ＩｎＰ層１７を形成するとともにｎ型ＩｎＰ層２
の表面を露出させる。この表面の上にｎ型電極１２を、
そして電極層としてのｐ型ＩｎＧａＡｓＰ層５およびｐ
型ＩｎＧａＡｓＰ層８のそれぞれの上に所定の形状のｐ
型電極１１およびｐ型電極１８をそれぞれ形成し、前述
した図１に示すような半導体装置を得た。
層９の一部をｎ型ＩｎＰ層２に至るまでエッチングし、
高抵抗ＩｎＰ層１７を形成するとともにｎ型ＩｎＰ層２
の表面を露出させる。この表面の上にｎ型電極１２を、
そして電極層としてのｐ型ＩｎＧａＡｓＰ層５およびｐ
型ＩｎＧａＡｓＰ層８のそれぞれの上に所定の形状のｐ
型電極１１およびｐ型電極１８をそれぞれ形成し、前述
した図１に示すような半導体装置を得た。
【００１９】ｐ型電極１１とｐ型電極１８との間に１０
Ｖ印加したときのリーク電流から求めた分離抵抗は１０
ＭΩ以上であり、十分な電極間分離抵抗を確保すること
ができた。
Ｖ印加したときのリーク電流から求めた分離抵抗は１０
ＭΩ以上であり、十分な電極間分離抵抗を確保すること
ができた。
【００２０】なお、前述した実施例では、半導体基板と
して半絶縁性高抵抗基板を用いたが、導電性の半導体基
板を用いても良いことは言うまでもない。
して半絶縁性高抵抗基板を用いたが、導電性の半導体基
板を用いても良いことは言うまでもない。
【００２１】（実施例２）図３は本発明による半導体装
置の他の実施例を示す斜視図である。同図において、１
は例えばＩｎＰかなる半導体基板としての半絶縁性高抵
抗基板、２はクラッド層または導電層としてのｎ型Ｉｎ
Ｐ層である。また、電流注入領域１４において、導波層
としてのノンドープＩｎＧａＡｓＰ層３は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。このＩｎＧａＡｓＰ層３は、半絶縁性高抵抗基板１
上のメサストライプ１３において、クラッド層としての
ｐ型ＩｎＰ層４とｎ型ＩｎＰ層２とによって上下方向か
ら挟まれている。
置の他の実施例を示す斜視図である。同図において、１
は例えばＩｎＰかなる半導体基板としての半絶縁性高抵
抗基板、２はクラッド層または導電層としてのｎ型Ｉｎ
Ｐ層である。また、電流注入領域１４において、導波層
としてのノンドープＩｎＧａＡｓＰ層３は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。このＩｎＧａＡｓＰ層３は、半絶縁性高抵抗基板１
上のメサストライプ１３において、クラッド層としての
ｐ型ＩｎＰ層４とｎ型ＩｎＰ層２とによって上下方向か
ら挟まれている。
【００２２】このメサストライプ１３は、半絶縁性高抵
抗基板１の面内に形成されている導電層としてのｎ型Ｉ
ｎＰ層２の上に形成されている。メサストライプ１３の
両側は、電流阻止層としての半絶縁性の高抵抗ＩｎＰ層
９および高抵抗ＩｎＰ層１７によって埋め込まれてお
り、また、このメサストライプ１３の上端は、ｐ型電極
１１と良好なコンタクトがとれるようにｐ型ＩｎＧａＡ
ｓＰ半導体層からなる電極層としてのｐ型ＩｎＧａＡｓ
Ｐ層５が設けられている。また、電流注入領域１５にお
いて、導波層としてのＩｎＧａＡｓＰ層６は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。このＩｎＧａＡｓＰ６は、半絶縁性高抵抗基板１の
上のメサストライプ１６において、クラッド層としての
ｐ型ＩｎＰ層７とｎ型ＩｎＰ層２１とによって上下方向
から挟まれている。
抗基板１の面内に形成されている導電層としてのｎ型Ｉ
ｎＰ層２の上に形成されている。メサストライプ１３の
両側は、電流阻止層としての半絶縁性の高抵抗ＩｎＰ層
９および高抵抗ＩｎＰ層１７によって埋め込まれてお
り、また、このメサストライプ１３の上端は、ｐ型電極
１１と良好なコンタクトがとれるようにｐ型ＩｎＧａＡ
ｓＰ半導体層からなる電極層としてのｐ型ＩｎＧａＡｓ
Ｐ層５が設けられている。また、電流注入領域１５にお
いて、導波層としてのＩｎＧａＡｓＰ層６は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。このＩｎＧａＡｓＰ６は、半絶縁性高抵抗基板１の
上のメサストライプ１６において、クラッド層としての
ｐ型ＩｎＰ層７とｎ型ＩｎＰ層２１とによって上下方向
から挟まれている。
【００２３】このメサストライプ１６は、半絶縁性高抵
抗基板１の面内に形成されているｎ型ＩｎＰ半導体層か
らなる導電層としてのｎ型ＩｎＰ層２１の上に形成され
ている。また、メサストライプ１６の両側は、電流阻止
層としての半絶縁性の高抵抗ＩｎＰ層９および高抵抗Ｉ
ｎＰ層１７によって埋め込まれており、また、このメサ
ストライプ１６の上端は、ｐ型電極１８と良好なコンタ
クトがとれるようにｐ型ＩｎＧａＡｓＰ半導体層からな
る電極層としてのｐ型ＩｎＧａＡｓＰ層８が設けられて
いる。
抗基板１の面内に形成されているｎ型ＩｎＰ半導体層か
らなる導電層としてのｎ型ＩｎＰ層２１の上に形成され
ている。また、メサストライプ１６の両側は、電流阻止
層としての半絶縁性の高抵抗ＩｎＰ層９および高抵抗Ｉ
ｎＰ層１７によって埋め込まれており、また、このメサ
ストライプ１６の上端は、ｐ型電極１８と良好なコンタ
クトがとれるようにｐ型ＩｎＧａＡｓＰ半導体層からな
る電極層としてのｐ型ＩｎＧａＡｓＰ層８が設けられて
いる。
【００２４】電流注入領域１４と電流注入領域１５との
間は、素子間分離膜としての絶縁性薄膜であるＳｉＯ2
膜１０によって電気的に分離されている。また、導電層
としてのｎ型ＩｎＰ層２とｎ型ＩｎＰ層２１とは、半絶
縁性高抵抗基板１の一部分によって構成される素子間分
離領域１９によって電気的に分離されており、導波層と
してのＩｎＧａＡｓＰ層３およびＩｎＧａＡｓＰ層６の
一部は、この素子間分離領域１９の直上に形成されてい
る。このため、電流注入領域１４と電流注入領域１５と
は、これらＩｎＧａＡｓＰ層３およびＩｎＧａＡｓＰ層
６によってのみ電気的に接続されていることになる。ｎ
型電極１２およびｎ型電極２０は、電流阻止層としての
高抵抗ＩｎＰ層１７の一部を除去することで露出するｎ
型ＩｎＰ層２およびｎ型ＩｎＰ層２１の表面にそれぞれ
形成されている。
間は、素子間分離膜としての絶縁性薄膜であるＳｉＯ2
膜１０によって電気的に分離されている。また、導電層
としてのｎ型ＩｎＰ層２とｎ型ＩｎＰ層２１とは、半絶
縁性高抵抗基板１の一部分によって構成される素子間分
離領域１９によって電気的に分離されており、導波層と
してのＩｎＧａＡｓＰ層３およびＩｎＧａＡｓＰ層６の
一部は、この素子間分離領域１９の直上に形成されてい
る。このため、電流注入領域１４と電流注入領域１５と
は、これらＩｎＧａＡｓＰ層３およびＩｎＧａＡｓＰ層
６によってのみ電気的に接続されていることになる。ｎ
型電極１２およびｎ型電極２０は、電流阻止層としての
高抵抗ＩｎＰ層１７の一部を除去することで露出するｎ
型ＩｎＰ層２およびｎ型ＩｎＰ層２１の表面にそれぞれ
形成されている。
【００２５】図４は図３で説明した半導体装置の製造方
法の一実施例を説明する工程の断面図である。同図にお
いて、まず、図４（ａ）に示すように半絶縁性高抵抗基
板１上にＳｉをドーパントとするｎ型ＩｎＰ半導体層か
らなる導電層としてのｎ型ＩｎＰ層（キャリア濃度１×
１０18ｃｍ-3，厚さ１．０μｍ）２，２１を形成する。
法の一実施例を説明する工程の断面図である。同図にお
いて、まず、図４（ａ）に示すように半絶縁性高抵抗基
板１上にＳｉをドーパントとするｎ型ＩｎＰ半導体層か
らなる導電層としてのｎ型ＩｎＰ層（キャリア濃度１×
１０18ｃｍ-3，厚さ１．０μｍ）２，２１を形成する。
【００２６】次に図４（ｂ）に示すように導波層として
の発光波長１．３０μｍに相当するノンドープＩｎＧａ
ＡｓＰ層（厚さ０．１μｍ）３，Ｚｎをドーパントとす
るｐ型ＩｎＰ半導体層からなるクラッド層としてのｐ型
ＩｎＰ層（キャリア濃度５×１０17ｃｍ-3，厚さ１．５
μｍ）４および電極層としての発光波長１．１０μｍに
相当し、Ｚｎをドーパントとするｐ型ＩｎＧａＡｓＰ層
（キャリア濃度５×１０18ｃｍ-3，厚さ０．５μｍ）５
を減圧有機金属気相成長法によって順次積層した後、Ｓ
ｉＯ2 膜（厚さ約０．２μｍ）からなる所定の形状の選
択エッチング用マスク３１を形成する。
の発光波長１．３０μｍに相当するノンドープＩｎＧａ
ＡｓＰ層（厚さ０．１μｍ）３，Ｚｎをドーパントとす
るｐ型ＩｎＰ半導体層からなるクラッド層としてのｐ型
ＩｎＰ層（キャリア濃度５×１０17ｃｍ-3，厚さ１．５
μｍ）４および電極層としての発光波長１．１０μｍに
相当し、Ｚｎをドーパントとするｐ型ＩｎＧａＡｓＰ層
（キャリア濃度５×１０18ｃｍ-3，厚さ０．５μｍ）５
を減圧有機金属気相成長法によって順次積層した後、Ｓ
ｉＯ2 膜（厚さ約０．２μｍ）からなる所定の形状の選
択エッチング用マスク３１を形成する。
【００２７】次に図４（ｃ）に示すようにこの選択エッ
チング用マスク３１を介してｐ型ＩｎＰ層４までエッチ
ングを行い、高さ約２．０μｍのメサストライプ３２，
ストライプ側面３３およびＩｎＧａＡｓＰ層３の表面３
４を形成する。
チング用マスク３１を介してｐ型ＩｎＰ層４までエッチ
ングを行い、高さ約２．０μｍのメサストライプ３２，
ストライプ側面３３およびＩｎＧａＡｓＰ層３の表面３
４を形成する。
【００２８】次に図４（ｄ）に示すようにこのメサスト
ライプ３２の上面にあるマスク３１および表面３４の全
面にＳｉＯ2 膜３５を形成する。このとき、メサストラ
イプ側面３３においてもＳｉＯ2 膜３５が形成される。
ライプ３２の上面にあるマスク３１および表面３４の全
面にＳｉＯ2 膜３５を形成する。このとき、メサストラ
イプ側面３３においてもＳｉＯ2 膜３５が形成される。
【００２９】次に図４（ｅ）に示すようにこの状態で表
面３４上に形成されたＳｉＯ2 膜３５を、表面３４が再
度露出するまでエッチングする。このとき、メサストラ
イプ３２の上面のＳｉＯ2 膜３５も一部除去されるが、
マスク３１の厚さ相当のＳｉＯ2 膜３６が残る。また、
メサストライプ側面３３のＳｉＯ2 膜３５は完全に除去
されず、素子間分離膜としてのＳｉＯ2 膜１０を形成す
る。さらに露出したＩｎＧａＡｓＰ層３を、ｎ型ＩｎＰ
層２１に至るまでエッチングし、露出したｎ型ＩｎＰ層
２１を含む表面３７を形成する。
面３４上に形成されたＳｉＯ2 膜３５を、表面３４が再
度露出するまでエッチングする。このとき、メサストラ
イプ３２の上面のＳｉＯ2 膜３５も一部除去されるが、
マスク３１の厚さ相当のＳｉＯ2 膜３６が残る。また、
メサストライプ側面３３のＳｉＯ2 膜３５は完全に除去
されず、素子間分離膜としてのＳｉＯ2 膜１０を形成す
る。さらに露出したＩｎＧａＡｓＰ層３を、ｎ型ＩｎＰ
層２１に至るまでエッチングし、露出したｎ型ＩｎＰ層
２１を含む表面３７を形成する。
【００３０】次に図４（ｆ）に示すようにメサストライ
プ３２の上面に残ったＳｉＯ2 膜３６をマスクとして発
光波長１．３０μｍに相当するノンドープＩｎＧａＡｓ
Ｐ層６，Ｚｎをドーパントとするｐ型ＩｎＰ導体層から
なるクラッド層としてのｐ型ＩｎＰ層（キャリア濃度５
×１０17ｃｍ-3，厚さ１．５μｍ）７および発光波長
１．１０μｍに相当し、Ｚｎをドーパントとするｐ型Ｉ
ｎＧａＡｓＰ層（キャリア濃度５×１０18ｃｍ-3，厚さ
０．５μｍ）８を減圧有機金属気相成長法によって順次
選択的に積層する。メサストライプ３２は結晶方位とし
て逆メサストライプ方向に形成してある。このため、メ
サストライプ側面３３は、高さ約２．０μｍの順メサ側
面となる。従来、このような結晶側面では、異常成長に
より平坦化埋め込みはできない。しかし、ここでは、メ
サストライプ側面３３がＳｉＯ2 膜３５で被覆されてい
るため、異常成長することなく、平坦に半導体層を形成
することができる。この工程により、電流注入領域１４
に相当する部分３８および電流注入領域１５に相当する
部分３９を形成する。
プ３２の上面に残ったＳｉＯ2 膜３６をマスクとして発
光波長１．３０μｍに相当するノンドープＩｎＧａＡｓ
Ｐ層６，Ｚｎをドーパントとするｐ型ＩｎＰ導体層から
なるクラッド層としてのｐ型ＩｎＰ層（キャリア濃度５
×１０17ｃｍ-3，厚さ１．５μｍ）７および発光波長
１．１０μｍに相当し、Ｚｎをドーパントとするｐ型Ｉ
ｎＧａＡｓＰ層（キャリア濃度５×１０18ｃｍ-3，厚さ
０．５μｍ）８を減圧有機金属気相成長法によって順次
選択的に積層する。メサストライプ３２は結晶方位とし
て逆メサストライプ方向に形成してある。このため、メ
サストライプ側面３３は、高さ約２．０μｍの順メサ側
面となる。従来、このような結晶側面では、異常成長に
より平坦化埋め込みはできない。しかし、ここでは、メ
サストライプ側面３３がＳｉＯ2 膜３５で被覆されてい
るため、異常成長することなく、平坦に半導体層を形成
することができる。この工程により、電流注入領域１４
に相当する部分３８および電流注入領域１５に相当する
部分３９を形成する。
【００３１】次に図４（ｇ）に示すようにこのようにし
て作製された半導体基体の表面にＳｉＯ2 膜（厚さ約
０．２μｍ）からなる所定の形状を有するマスク４０を
形成し、このマスク４０を介してエッチングにより形成
されたメサストライプ４１の両側を、減圧有機金属気相
成長法を用いて半絶縁性高抵抗ＩｎＰ結晶によって埋め
込み、電流阻止層としての高抵抗ＩｎＰ層９を形成す
る。
て作製された半導体基体の表面にＳｉＯ2 膜（厚さ約
０．２μｍ）からなる所定の形状を有するマスク４０を
形成し、このマスク４０を介してエッチングにより形成
されたメサストライプ４１の両側を、減圧有機金属気相
成長法を用いて半絶縁性高抵抗ＩｎＰ結晶によって埋め
込み、電流阻止層としての高抵抗ＩｎＰ層９を形成す
る。
【００３２】次に図４（ｈ）に示すように高抵抗ＩｎＰ
層９の一部をｎ型ＩｎＰ層２，ｎ型ＩｎＰ層２１に至る
までエッチングし、電流阻止層としての高抵抗ＩｎＰ層
１７を形成するとともに導電層としてのｎ型ＩｎＰ層
２，ｎ型ＩｎＰ層２１の表面を露出させる。そしてこの
露出させたｎ型ＩｎＰ層２，ｎ型ＩｎＰ層２１の表面上
にそれぞれｎ型電極１２およびｎ型電極２０を、そして
ｐ型ＩｎＧａＡｓＰ層５およびｐ型ＩｎＧａＡｓＰ層８
のそれぞれの上に所定の形状のｐ型電極１１およびｐ型
電極１８をそれぞれ形成し、前述した図３に示すような
半導体装置を得た。
層９の一部をｎ型ＩｎＰ層２，ｎ型ＩｎＰ層２１に至る
までエッチングし、電流阻止層としての高抵抗ＩｎＰ層
１７を形成するとともに導電層としてのｎ型ＩｎＰ層
２，ｎ型ＩｎＰ層２１の表面を露出させる。そしてこの
露出させたｎ型ＩｎＰ層２，ｎ型ＩｎＰ層２１の表面上
にそれぞれｎ型電極１２およびｎ型電極２０を、そして
ｐ型ＩｎＧａＡｓＰ層５およびｐ型ＩｎＧａＡｓＰ層８
のそれぞれの上に所定の形状のｐ型電極１１およびｐ型
電極１８をそれぞれ形成し、前述した図３に示すような
半導体装置を得た。
【００３３】ｐ型電極１１とｐ型電極１８との間に１０
Ｖ印加したときのリーク電流から求めた分離抵抗は１０
ＭΩ以上であり、十分な電極間分離抵抗を確保すること
ができた。
Ｖ印加したときのリーク電流から求めた分離抵抗は１０
ＭΩ以上であり、十分な電極間分離抵抗を確保すること
ができた。
【００３４】なお、この実施例においては、導電層とし
てのＩｎＰ層２とＩｎＰ層２１，クラッド層としてのＩ
ｎＰ層４とＩｎＰ層７および電極層としてのＩｎＧａＡ
ｓＰ層５とＩｎＧａＡｓＰ層８を、それぞれ同じ導電型
とした場合について説明したが、これに対して各層を互
いに異なる導電型とした場合、すなわちＩｎＰ層２とＩ
ｎＰ層２１とをそれぞれｎ型とｐ型とし、また、ＩｎＰ
層４とＩｎＰ層７とをそれぞれｐ型とｎ型とし、さらに
ＩｎＧａＡｓＰ層５とＩｎＧａＡｓＰ層８とをそれぞれ
ｐ型とｎ型とすることによっても本実施例に示したよう
な十分な分離抵抗を確保することができる。
てのＩｎＰ層２とＩｎＰ層２１，クラッド層としてのＩ
ｎＰ層４とＩｎＰ層７および電極層としてのＩｎＧａＡ
ｓＰ層５とＩｎＧａＡｓＰ層８を、それぞれ同じ導電型
とした場合について説明したが、これに対して各層を互
いに異なる導電型とした場合、すなわちＩｎＰ層２とＩ
ｎＰ層２１とをそれぞれｎ型とｐ型とし、また、ＩｎＰ
層４とＩｎＰ層７とをそれぞれｐ型とｎ型とし、さらに
ＩｎＧａＡｓＰ層５とＩｎＧａＡｓＰ層８とをそれぞれ
ｐ型とｎ型とすることによっても本実施例に示したよう
な十分な分離抵抗を確保することができる。
【００３５】（実施例３）図５は本発明による半導体装
置のさらに他の実施例を示す斜視図である。同図におい
て、１はＩｎＰからなる半絶縁性高抵抗基板、２はｎ型
ＩｎＰ半導体層からなるクラッド層または導電層として
のｎ型ＩｎＰ層である。また、電流注入領域１４におい
て、導波層としてのノンドープＩｎＧａＡｓＰ層３は、
発光波長１．３０μｍに相当するＩｎＧａＡｓＰ半導体
結晶である。このＩｎＧａＡｓＰ層３は、半絶縁性高抵
抗基板１上のメサストライプ１３において、クラッド層
としてのｐ型ＩｎＰ層４とｎ型ＩｎＰ層２とによって上
下方向から挟まれている。
置のさらに他の実施例を示す斜視図である。同図におい
て、１はＩｎＰからなる半絶縁性高抵抗基板、２はｎ型
ＩｎＰ半導体層からなるクラッド層または導電層として
のｎ型ＩｎＰ層である。また、電流注入領域１４におい
て、導波層としてのノンドープＩｎＧａＡｓＰ層３は、
発光波長１．３０μｍに相当するＩｎＧａＡｓＰ半導体
結晶である。このＩｎＧａＡｓＰ層３は、半絶縁性高抵
抗基板１上のメサストライプ１３において、クラッド層
としてのｐ型ＩｎＰ層４とｎ型ＩｎＰ層２とによって上
下方向から挟まれている。
【００３６】このメサストライプ１３は、半絶縁性高抵
抗基板１の面内に形成されている導電層としてのｎ型Ｉ
ｎＰ層２の上に形成されている。メサストライプ１３の
両側は、電流阻止層としての半絶縁性の高抵抗ＩｎＰ層
９および高抵抗ＩｎＰ層１７によって埋め込まれてお
り、また、このメサストライプ１３の上端は、ｐ型電極
１１と良好なコンタクトがとれるようにｐ型ＩｎＧａＡ
ｓＰ半導体層からなる電極層としてのｐ型ＩｎＧａＡｓ
Ｐ層５が設けられている。また、電流注入領域１５にお
いて、導波層としてのＩｎＧａＡｓＰ層６は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。このＩｎＧａＡｓＰ層６は半絶縁性高抵抗基板１の
上のメサストライプ１６において、クラッド層としての
ｐ型ＩｎＰ層７とｎ型ＩｎＰ層２１とによって上下方向
から挟まれている。
抗基板１の面内に形成されている導電層としてのｎ型Ｉ
ｎＰ層２の上に形成されている。メサストライプ１３の
両側は、電流阻止層としての半絶縁性の高抵抗ＩｎＰ層
９および高抵抗ＩｎＰ層１７によって埋め込まれてお
り、また、このメサストライプ１３の上端は、ｐ型電極
１１と良好なコンタクトがとれるようにｐ型ＩｎＧａＡ
ｓＰ半導体層からなる電極層としてのｐ型ＩｎＧａＡｓ
Ｐ層５が設けられている。また、電流注入領域１５にお
いて、導波層としてのＩｎＧａＡｓＰ層６は、発光波長
１．３０μｍに相当するＩｎＧａＡｓＰ半導体結晶であ
る。このＩｎＧａＡｓＰ層６は半絶縁性高抵抗基板１の
上のメサストライプ１６において、クラッド層としての
ｐ型ＩｎＰ層７とｎ型ＩｎＰ層２１とによって上下方向
から挟まれている。
【００３７】このメサストライプ１６は、半絶縁性高抵
抗基板１の面内に形成されているｎ型ＩｎＰ半導体層か
らなるｎ型ＩｎＰ層２１の上に形成されている。また、
メサストライプ１６の両側は、電流阻止層としての半絶
縁性の高抵抗ＩｎＰ層９および高抵抗ＩｎＰ層１７によ
って埋め込まれており、また、このメサストライプ１６
の上端は、ｐ型電極１８と良好なコンタクトがとれるよ
うにｐ型ＩｎＧａＡｓＰ半導体層からなるｐ型ＩｎＧａ
ＡｓＰ層８が設けられている。
抗基板１の面内に形成されているｎ型ＩｎＰ半導体層か
らなるｎ型ＩｎＰ層２１の上に形成されている。また、
メサストライプ１６の両側は、電流阻止層としての半絶
縁性の高抵抗ＩｎＰ層９および高抵抗ＩｎＰ層１７によ
って埋め込まれており、また、このメサストライプ１６
の上端は、ｐ型電極１８と良好なコンタクトがとれるよ
うにｐ型ＩｎＧａＡｓＰ半導体層からなるｐ型ＩｎＧａ
ＡｓＰ層８が設けられている。
【００３８】電流注入領域１４と電流注入領域１５との
間は、素子間分離膜としての絶縁性薄膜であるＳｉＯ2
膜１０によって電気的に分離されている。この素子間分
離膜としてのＳｉＯ2 膜１０は、メサストライプ内にお
いて、半絶縁性高抵抗基板１に至るまで形成されてお
り、メサストライプ１３およびメサストライプ１６内の
電極層，クラッド層および導波層は、この絶縁性薄膜に
よって完全に分離されている。また、半絶縁性高抵抗基
板１上の導電層もまたこの絶縁性薄膜によってｎ型Ｉｎ
Ｐ層２およびｎ型ＩｎＰ層２１に完全に分離されてい
る。ｎ型電極１２およびｎ型電極２０は、半絶縁性の高
抵抗ＩｎＰ層の一部を除去することで露出するｎ型Ｉｎ
Ｐ層２およびｎ型ＩｎＰ層２１の表面にそれぞれ形成さ
れている。
間は、素子間分離膜としての絶縁性薄膜であるＳｉＯ2
膜１０によって電気的に分離されている。この素子間分
離膜としてのＳｉＯ2 膜１０は、メサストライプ内にお
いて、半絶縁性高抵抗基板１に至るまで形成されてお
り、メサストライプ１３およびメサストライプ１６内の
電極層，クラッド層および導波層は、この絶縁性薄膜に
よって完全に分離されている。また、半絶縁性高抵抗基
板１上の導電層もまたこの絶縁性薄膜によってｎ型Ｉｎ
Ｐ層２およびｎ型ＩｎＰ層２１に完全に分離されてい
る。ｎ型電極１２およびｎ型電極２０は、半絶縁性の高
抵抗ＩｎＰ層の一部を除去することで露出するｎ型Ｉｎ
Ｐ層２およびｎ型ＩｎＰ層２１の表面にそれぞれ形成さ
れている。
【００３９】図６は図５で説明した半導体装置の製造方
法の一実施例を説明する工程の断面図である。同図にお
いて、まず、図６（ａ）に示すように半絶縁性高抵抗基
板１上にＳｅをドーパントとするｎ型ＩｎＰ半導体層か
らなるｎ型ＩｎＰ層（キャリア濃度１×１０18ｃｍ-3，
厚さ２．０μｍ）２，発光波長１．３０μｍに相当する
ノンドープＩｎＧａＡｓＰ層（厚さ０．１μｍ）３，Ｚ
ｎをドーパントとするｐ型ＩｎＰ半導体層からなるクラ
ッドとしてのｐ型ＩｎＰ層（キャリア濃度５×１０17ｃ
ｍ-3，厚さ１．５μｍ）４および発光波長１．１μｍに
相当し、Ｚｎをドーパントとする電極層としてのｐ型Ｉ
ｎＧａＡｓＰ層（キャリア濃度５×１０18ｃｍ-3，厚さ
０．５μｍ）５を減圧有機金属気相成長法によって順次
積層した後、ＳｉＯ2 膜（厚さ約０．２μｍ）からなる
所定の形状の選択エッチング用マスク３１を形成する。
法の一実施例を説明する工程の断面図である。同図にお
いて、まず、図６（ａ）に示すように半絶縁性高抵抗基
板１上にＳｅをドーパントとするｎ型ＩｎＰ半導体層か
らなるｎ型ＩｎＰ層（キャリア濃度１×１０18ｃｍ-3，
厚さ２．０μｍ）２，発光波長１．３０μｍに相当する
ノンドープＩｎＧａＡｓＰ層（厚さ０．１μｍ）３，Ｚ
ｎをドーパントとするｐ型ＩｎＰ半導体層からなるクラ
ッドとしてのｐ型ＩｎＰ層（キャリア濃度５×１０17ｃ
ｍ-3，厚さ１．５μｍ）４および発光波長１．１μｍに
相当し、Ｚｎをドーパントとする電極層としてのｐ型Ｉ
ｎＧａＡｓＰ層（キャリア濃度５×１０18ｃｍ-3，厚さ
０．５μｍ）５を減圧有機金属気相成長法によって順次
積層した後、ＳｉＯ2 膜（厚さ約０．２μｍ）からなる
所定の形状の選択エッチング用マスク３１を形成する。
【００４０】次に図６（ｂ）に示すようにこの選択エッ
チング用マスク３１を介して半絶縁性高抵抗基板１に至
るまでエッチングを行い、高さ約５．０μｍのメサスト
ライプ３２，ストライプ側面３３および露出させた半絶
縁性高抵抗基板１の表面３４を形成する。
チング用マスク３１を介して半絶縁性高抵抗基板１に至
るまでエッチングを行い、高さ約５．０μｍのメサスト
ライプ３２，ストライプ側面３３および露出させた半絶
縁性高抵抗基板１の表面３４を形成する。
【００４１】次に図６（ｃ）に示すようにこのメサスト
ライプ３２の上面にあるマスク３１および表面３４の全
面にＳｉＯ2 膜３５を形成する。このとき、メサストラ
イプ側面３３においてもＳｉＯ2 膜３５が形成される。
ライプ３２の上面にあるマスク３１および表面３４の全
面にＳｉＯ2 膜３５を形成する。このとき、メサストラ
イプ側面３３においてもＳｉＯ2 膜３５が形成される。
【００４２】次に図６（ｄ）に示すようにこの状態で表
面３４上に形成されたＳｉＯ2 膜３６を、表面３４が再
度露出するまでエッチングし、露出した表面３７を形成
する。このとき、メサストライプ３２の上面のＳｉＯ2
膜３５も一部除去されるが、マスク３１の厚さ相当のＳ
ｉＯ2 膜３６が残る。また、メサストライプ側面３３の
ＳｉＯ2 膜３５は完全に除去されず、素子間分離膜１０
を形成する。
面３４上に形成されたＳｉＯ2 膜３６を、表面３４が再
度露出するまでエッチングし、露出した表面３７を形成
する。このとき、メサストライプ３２の上面のＳｉＯ2
膜３５も一部除去されるが、マスク３１の厚さ相当のＳ
ｉＯ2 膜３６が残る。また、メサストライプ側面３３の
ＳｉＯ2 膜３５は完全に除去されず、素子間分離膜１０
を形成する。
【００４３】次に図６（ｅ）に示すようにメサストライ
プ３２の上面に残ったＳｉＯ2 膜３６をマスクとしてＳ
ｅをドーパントとするｎ型ＩｎＰ半導体層からなるｎ型
ＩｎＰ層２１，発光波長１．５５μｍに相当するノンド
ープＩｎＧａＡｓＰ層６，Ｚｎをドーパントとするｐ型
ＩｎＰ半導体層からなるクラッド層としてのｐ型ＩｎＰ
層（キャリア濃度５×１０17ｃｍ-3，厚さ１．５μｍ）
７および発光波長１．１０μｍに相当し、Ｚｎをドーパ
ントとするｐ型ＩｎＧａＡｓＰ層（キャリア濃度５×１
０18ｃｍ-3，厚さ０．５μｍ）８を減圧有機金属気相成
長法によって順次選択的に積層する。メサストライプ３
２は結晶方位として逆メサストライプ方向に形成してあ
る。このため、メサストライプ側面３３は、高さ約５．
０μｍの順メサ側面となる。従来、このような結晶側面
では、異常成長により平坦化埋め込みはできない。しか
し、ここでは、メサストライプ側面３３がＳｉＯ2 膜３
５で被覆されているため、異常成長することなく、平坦
に半導体層を形成することができる。この工程により、
電流注入領域１４に相当する部分３８および電流注入領
域１５に相当する部分３９を形成する。
プ３２の上面に残ったＳｉＯ2 膜３６をマスクとしてＳ
ｅをドーパントとするｎ型ＩｎＰ半導体層からなるｎ型
ＩｎＰ層２１，発光波長１．５５μｍに相当するノンド
ープＩｎＧａＡｓＰ層６，Ｚｎをドーパントとするｐ型
ＩｎＰ半導体層からなるクラッド層としてのｐ型ＩｎＰ
層（キャリア濃度５×１０17ｃｍ-3，厚さ１．５μｍ）
７および発光波長１．１０μｍに相当し、Ｚｎをドーパ
ントとするｐ型ＩｎＧａＡｓＰ層（キャリア濃度５×１
０18ｃｍ-3，厚さ０．５μｍ）８を減圧有機金属気相成
長法によって順次選択的に積層する。メサストライプ３
２は結晶方位として逆メサストライプ方向に形成してあ
る。このため、メサストライプ側面３３は、高さ約５．
０μｍの順メサ側面となる。従来、このような結晶側面
では、異常成長により平坦化埋め込みはできない。しか
し、ここでは、メサストライプ側面３３がＳｉＯ2 膜３
５で被覆されているため、異常成長することなく、平坦
に半導体層を形成することができる。この工程により、
電流注入領域１４に相当する部分３８および電流注入領
域１５に相当する部分３９を形成する。
【００４４】次に図２（ｆ）に示すようにこのようにし
て作製された半導体基体の表面にＳｉＯ2 膜（厚さ約
０．２μｍ）からなる所定の形状を有するマスク４０を
形成し、このマスク４０を介してエッチングにより形成
されたメサストライプ４１の両側を、減圧有機金属気相
成長法を用いて半絶縁性高抵抗ＩｎＰ結晶によって埋め
込み、電流阻止層としての高抵抗ＩｎＰ層９を形成す
る。
て作製された半導体基体の表面にＳｉＯ2 膜（厚さ約
０．２μｍ）からなる所定の形状を有するマスク４０を
形成し、このマスク４０を介してエッチングにより形成
されたメサストライプ４１の両側を、減圧有機金属気相
成長法を用いて半絶縁性高抵抗ＩｎＰ結晶によって埋め
込み、電流阻止層としての高抵抗ＩｎＰ層９を形成す
る。
【００４５】次に図６（ｇ）に示すように高抵抗ＩｎＰ
層９の一部をｎ型ＩｎＰ層２，ｎ型ＩｎＰ層２１に至る
までエッチングし、電流阻止層としての高抵抗ＩｎＰ層
１７を形成するとともにｎ型ＩｎＰ層２，ｎ型ＩｎＰ層
２１の表面を露出させる。この露出させたｎ型ＩｎＰ層
２，ｎ型ＩｎＰ層２１上にそれぞれｎ型電極１２および
ｎ型電極２０を、そしてｐ型ＩｎＧａＡｓ層５およびｐ
型ｐ型ＩｎＧａＡｓ層８のそれぞれの上に所定の形状の
ｐ型電極１１およびｐ型電極１８をそれぞれ形成し、前
述した図５に示すような半導体装置を得た。
層９の一部をｎ型ＩｎＰ層２，ｎ型ＩｎＰ層２１に至る
までエッチングし、電流阻止層としての高抵抗ＩｎＰ層
１７を形成するとともにｎ型ＩｎＰ層２，ｎ型ＩｎＰ層
２１の表面を露出させる。この露出させたｎ型ＩｎＰ層
２，ｎ型ＩｎＰ層２１上にそれぞれｎ型電極１２および
ｎ型電極２０を、そしてｐ型ＩｎＧａＡｓ層５およびｐ
型ｐ型ＩｎＧａＡｓ層８のそれぞれの上に所定の形状の
ｐ型電極１１およびｐ型電極１８をそれぞれ形成し、前
述した図５に示すような半導体装置を得た。
【００４６】ｐ型電極１１とｐ型電極１８との間に１０
Ｖ印加したときのリーク電流から求めた分離抵抗は１０
ＭΩ以上であり、十分な電極間分離抵抗を確保すること
ができた。
Ｖ印加したときのリーク電流から求めた分離抵抗は１０
ＭΩ以上であり、十分な電極間分離抵抗を確保すること
ができた。
【００４７】なお、この実施例においては、ＩｎＰ層２
とＩｎＰ層２１，ＩｎＰ層４とＩｎＰ層７およびＩｎＧ
ａＡｓＰ層５とＩｎＧａＡｓＰ層８を、それぞれ同じ導
電型とした場合について説明したが、これに対して各層
を互いに異なる導電型とした場合、すなわちＩｎＰ層２
とＩｎＰ層２１とをそれぞれｎ型とｐ型とし、また、Ｉ
ｎＰ層４とＩｎＰ層７とをそれぞれｐ型とｎ型とし、さ
らにＩｎＧａＡｓＰ層５とＩｎＧａＡｓＰ層８とをそれ
ぞれｐ型とｎ型とすることによっても本実施例に示した
ような十分な分離抵抗を確保することができる。
とＩｎＰ層２１，ＩｎＰ層４とＩｎＰ層７およびＩｎＧ
ａＡｓＰ層５とＩｎＧａＡｓＰ層８を、それぞれ同じ導
電型とした場合について説明したが、これに対して各層
を互いに異なる導電型とした場合、すなわちＩｎＰ層２
とＩｎＰ層２１とをそれぞれｎ型とｐ型とし、また、Ｉ
ｎＰ層４とＩｎＰ層７とをそれぞれｐ型とｎ型とし、さ
らにＩｎＧａＡｓＰ層５とＩｎＧａＡｓＰ層８とをそれ
ぞれｐ型とｎ型とすることによっても本実施例に示した
ような十分な分離抵抗を確保することができる。
【００４８】
【発明の効果】以上、説明したように本発明によれば、
本来電気的に導通状態にある２つの素子領域を絶縁性薄
膜によって分離するため、素子間の分離抵抗を従来より
も大きく確保することができる。また、メサストライプ
側面が絶縁性薄膜によって被覆されているため、メサス
トライプ側面を再成長によって埋め込む場合、異常成長
することなく、半導体層を平坦に形成することができ
る。また、導波層などを有する半導体装置においては、
半絶縁性高抵抗基板を用いることで、導波層の上部導電
層は、絶縁性薄膜によって、また、導波層の下部は半絶
縁性高抵抗基板によって分離することができ、導通領域
を導波層のみに限定することが可能となり、素子間の分
離抵抗をより大きく確保することができる。さらに導波
層もまた絶縁性薄膜によって分離することで、両素子間
を電気的に完全に分離することができる。このとき、絶
縁性薄膜として光に対して透明な材料を用いることで、
電気的には分離され、かつ光学的には結合状態にあるス
トライプ領域を備えた半導体装置を得ることができる。
本来電気的に導通状態にある２つの素子領域を絶縁性薄
膜によって分離するため、素子間の分離抵抗を従来より
も大きく確保することができる。また、メサストライプ
側面が絶縁性薄膜によって被覆されているため、メサス
トライプ側面を再成長によって埋め込む場合、異常成長
することなく、半導体層を平坦に形成することができ
る。また、導波層などを有する半導体装置においては、
半絶縁性高抵抗基板を用いることで、導波層の上部導電
層は、絶縁性薄膜によって、また、導波層の下部は半絶
縁性高抵抗基板によって分離することができ、導通領域
を導波層のみに限定することが可能となり、素子間の分
離抵抗をより大きく確保することができる。さらに導波
層もまた絶縁性薄膜によって分離することで、両素子間
を電気的に完全に分離することができる。このとき、絶
縁性薄膜として光に対して透明な材料を用いることで、
電気的には分離され、かつ光学的には結合状態にあるス
トライプ領域を備えた半導体装置を得ることができる。
【図１】本発明による半導体装置の一実施例による構成
を示す斜視図である。
を示す斜視図である。
【図２】図１に示す半導体装置の製造方法の一実施例を
説明する工程の断面図である。
説明する工程の断面図である。
【図３】本発明による半導体装置の他の実施例による構
成を示す斜視図である。
成を示す斜視図である。
【図４】図３に示す半導体装置の製造方法の一実施例を
説明する工程の断面図である。
説明する工程の断面図である。
【図５】本発明による半導体装置のさらに他の実施例に
よる構成を示す斜視図である。
よる構成を示す斜視図である。
【図６】図５に示す半導体装置の製造方法の一実施例を
説明する工程の断面図である。
説明する工程の断面図である。
【図７】従来の半導体装置の構成を示す斜視図である。
１ 半絶縁性高抵抗基板 ２ ｎ型ＩｎＰ層 ３ ノンドープＩｎＧａＡｓＰ層 ４ ｐ型ＩｎＰ層 ５ ｐ型ＩｎＧａＡｓＰ層 ６ ノンドープＩｎＧａＡｓＰ層 ７ ｐ型ＩｎＰ層 ８ ｐ型ＩｎＧａＡｓＰ層 ９ 高抵抗ＩｎＰ層 １０ ＳｉＯ2 膜 １１ ｐ型電極 １２ ｎ型電極 １３ メサストライプ １４ 電流注入領域 １５ 電流注入領域 １６ メサストライプ １７ 高抵抗ＩｎＰ層 １８ ｐ型電極 １９ 素子間分離領域 ２０ ｎ型電極 ２１ ｎ型ＩｎＰ層 ３１ 選択エッチング用マスク ３２ メサストライプ ３３ ＳｉＯ2 膜 ３４ 表面 ３５ ＳｉＯ2 膜 ３６ ＳｉＯ2 膜 ３７ 表面 ３８ 部分 ３９ 部分 ４０ マスク ４１ メサストライプ
Claims (6)
- 【請求項１】 半導体基板上に活性層および導波層の少
なくとも一方を含み、ストライプ状に形成されたメサス
トライプを有する半導体装置において、前記メサストラ
イプに沿って少なくとも２つの電極を有し、前記電極を
その上に備えるメサストライプ内の半導体層の少なくと
も一部が絶縁性薄膜によって分離され、前記活性層また
は導波層のいずれも前記絶縁性薄膜によって分離されて
いないことを特徴とする半導体装置。 - 【請求項２】 請求項１において、前記メサストライプ
が半絶縁性高抵抗基板の面内に形成された導電性半導体
層上に有し、前記導電性半導体層が前記絶縁性薄膜の位
置において前記半絶縁性高抵抗基板の一部により構成さ
れる一定幅の高抵抗半導体層領域によって分離され、か
つ前記高抵抗半導体層領域が前記メサストライプ内の活
性層または導波層の直下に配置されていることを特徴と
する半導体装置。 - 【請求項３】 請求項１において、前記メサストライプ
が半絶縁性高抵抗基板上に形成され、前記半絶縁性高抵
抗基板に至るまで前記絶縁性薄膜が配置され、前記絶縁
性薄膜が光を透過する絶縁性薄膜であることを特徴とす
る半導体装置。 - 【請求項４】 半導体基板上に第１の導電型を有する半
導体層，活性層および導波層の少なくとも一方の層，第
２の導電型を有する半導体層および電極層を少なくとも
順次積層する工程と、 前記電極層上において所定の形状のマスクを形成する工
程と、 前記マスクを介して前記積層を前記第２の導電型を有す
る半導体層までエッチングする工程と、 前記半導体積層体上全面に絶縁性薄膜を堆積する工程
と、 前記絶縁性薄膜の一部をエッチングし、メサストライプ
側面およびメサストライプ上面にのみ絶縁性薄膜を備え
たメサストライプを形成する工程と、 前記絶縁性薄膜をマスクとしてエッチングし、前記第１
の導電型を有する半導体層表面を露出させる工程と、 前記エッチングにより露出させた第１の導電型を有する
半導体層表面上に活性層および導波層の少なくとも一方
の層および第２の導電型を有する半導体層を少なくとも
形成し平坦化する工程と、 前記半導体層上に所定の形状のマスクを形成する工程
と、 前記マスクを介してメサストライプを形成する工程と、 前記メサストライプの両側を電流阻止の機能を有する半
導体層によって埋め込む工程と、 とからなることを特徴とする半導体装置の製造方法。 - 【請求項５】 半絶縁性高抵抗基板の面内所定の位置に
導電性半導体層からなる領域を形成する工程と、 前記導電性半導体層領域を含む半絶縁性高抵抗基板上に
第１の導電型を有する半導体層，活性層および導波層の
少なくとも一方の層および第２の導電型を有する半導体
層および電極層を少なくとも順次積層する工程と、 前記電極層上において所定の形状のマスクを形成する工
程と、 前記マスクを介して前記積層を前記第２の導電型を有す
る半導体層までエッチングする工程と、 前記半導体積層体上全面に絶縁性薄膜を堆積する工程
と、 前記絶縁性薄膜の一部をエッチングし、メサストライプ
側面およびメサストライプ上面にのみ絶縁性薄膜を備え
たメサストライプを形成する工程と、 前記絶縁性薄膜をマスクとしてエッチングし、前記第１
の導電型を有する半導体層表面を露出させる工程と、 前記エッチングにより露出させた第１の導電型を有する
半導体層表面に上に活性層および導波層の少なくとも一
方の層および第２の導電型を有する半導体層を少なくと
も形成し平坦化する工程と、 前記半導体層上に所定の形状のマスクを形成する工程
と、 前記マスクを介してメサストライプを形成する工程と、 前記メサストライプの両側を電流阻止の機能を有する半
導体層によって埋め込む工程と、 とからなることを特徴とする半導体装置の製造方法。 - 【請求項６】 半絶縁性高抵抗基板上に第１の導電型を
有する半導体層，活性層および導波層の少なくとも一方
の層，第２の導電型を有する半導体層および電極層を少
なくとも順次積層する工程と、 前記電極層上において所定の形状のマスクを形成する工
程と、 前記マスクを介して前記半導体積層を前記半絶縁性高抵
抗基板に至るまでエッチングする工程と、 前記半導体積層体上全面に絶縁性薄膜を堆積する工程
と、 前記絶縁性薄膜の一部をエッチングし前記半絶縁性高抵
抗基板表面を露出させるとともにメサストライプ側面お
よびメサストライプ上面にのみ絶縁性薄膜を備えたメサ
ストライプを形成する工程と、 前記エッチングにより露出させた半絶縁性高抵抗基板の
表面上に第１の導電型半導体層，活性層および導波層の
少なくとも一方の層および第２の導電型半導体層を少な
くとも形成し平坦化する工程と、 前記半導体層上に所定の形状のマスクを形成する工程
と、 前記マスクを介してメサストライプを形成する工程と、 前記メサストライプの両側を電流阻止の機能を有する半
導体層によって埋め込む工程と、 とからなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28547191A JPH05102615A (ja) | 1991-10-07 | 1991-10-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28547191A JPH05102615A (ja) | 1991-10-07 | 1991-10-07 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102615A true JPH05102615A (ja) | 1993-04-23 |
Family
ID=17691952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28547191A Pending JPH05102615A (ja) | 1991-10-07 | 1991-10-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102615A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353910A (ja) * | 2004-06-11 | 2005-12-22 | Hitachi Ltd | 単一電源駆動光集積装置 |
| JP2007158063A (ja) * | 2005-12-06 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体光通信素子 |
| JP2007220930A (ja) * | 2006-02-17 | 2007-08-30 | Fujitsu Ltd | 光半導体集積素子 |
| JP2011003627A (ja) * | 2009-06-17 | 2011-01-06 | Nippon Telegr & Teleph Corp <Ntt> | 差動信号駆動用レーザアレイ |
| JP2013222795A (ja) * | 2012-04-16 | 2013-10-28 | Mitsubishi Electric Corp | 変調器集積型レーザ素子 |
| EP4064469A1 (en) * | 2021-03-25 | 2022-09-28 | Almae Technologies | Semiconductor devices for emitting modulated light and methods for fabricating such devices |
-
1991
- 1991-10-07 JP JP28547191A patent/JPH05102615A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005353910A (ja) * | 2004-06-11 | 2005-12-22 | Hitachi Ltd | 単一電源駆動光集積装置 |
| JP2007158063A (ja) * | 2005-12-06 | 2007-06-21 | Oki Electric Ind Co Ltd | 半導体光通信素子 |
| KR101369787B1 (ko) * | 2005-12-06 | 2014-03-13 | 네오호토니쿠스 세미콘닥타 고도 가이샤 | 반도체 광 통신 소자 |
| JP2007220930A (ja) * | 2006-02-17 | 2007-08-30 | Fujitsu Ltd | 光半導体集積素子 |
| JP2011003627A (ja) * | 2009-06-17 | 2011-01-06 | Nippon Telegr & Teleph Corp <Ntt> | 差動信号駆動用レーザアレイ |
| JP2013222795A (ja) * | 2012-04-16 | 2013-10-28 | Mitsubishi Electric Corp | 変調器集積型レーザ素子 |
| EP4064469A1 (en) * | 2021-03-25 | 2022-09-28 | Almae Technologies | Semiconductor devices for emitting modulated light and methods for fabricating such devices |
| WO2022200292A1 (en) | 2021-03-25 | 2022-09-29 | Almae Technologies | Semiconductor sub-assemblies for emitting modulated light |
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