JPH05102395A - Semiconductor integrated circuit - Google Patents
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- JPH05102395A JPH05102395A JP3256645A JP25664591A JPH05102395A JP H05102395 A JPH05102395 A JP H05102395A JP 3256645 A JP3256645 A JP 3256645A JP 25664591 A JP25664591 A JP 25664591A JP H05102395 A JPH05102395 A JP H05102395A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、集積回路(IC)、大
規模集積回路(LSI)、及び超大規模集積回路(VL
SI)等といった半導体集積回路(以下、これを単にI
Cという)、特にその電源部の電源ノイズを除去する回
路を内蔵したICに関するものである。BACKGROUND OF THE INVENTION The present invention relates to an integrated circuit (IC), a large scale integrated circuit (LSI), and a very large scale integrated circuit (VL).
Semiconductor integrated circuits such as SI) (hereinafter simply referred to as I
C), and particularly to an IC having a built-in circuit for removing power supply noise of the power supply section.
【0002】[0002]
【従来の技術】従来、ICの電源部に高周波ノイズ等の
電源ノイズが印加されると、ICの内部回路が破壊や誤
動作を生じるおそれがあるため、種々のノイズ除去方法
が提案されている。その一構成例を図2(a),(b)
に示す。図2(a),(b)は、従来の電源ノイズ除去
手段を有するICの構成図である。図2(a)は、IC
10の外部にローパスフィルタ20を接続した構成図で
ある。IC10は、電源端子11、グランド端子12、
及び信号端子13等を有し、その電源端子11と外部電
源VCCとの間にローパスフィルタ(以下、LPFとい
う)20が接続されている。LPF20は、抵抗Rと容
量Cとで構成されている。2. Description of the Related Art Conventionally, when power supply noise such as high frequency noise is applied to a power supply section of an IC, the internal circuit of the IC may be destroyed or malfunction, so various noise removing methods have been proposed. An example of the configuration is shown in FIGS.
Shown in. 2A and 2B are configuration diagrams of an IC having a conventional power supply noise removing means. Figure 2 (a) shows the IC
FIG. 3 is a configuration diagram in which a low-pass filter 20 is connected to the outside of 10. The IC 10 includes a power supply terminal 11, a ground terminal 12,
And a signal terminal 13 and the like, and a low-pass filter (hereinafter referred to as LPF) 20 is connected between the power supply terminal 11 and the external power supply VCC. The LPF 20 is composed of a resistor R and a capacitor C.
【0003】図3は、IC10の電源部に加わる高周波
の電源ノイズの波形図である。この電源ノイズNSは、
例えば幅100ns以下で、高さが6V以上のスパーク
形状をしている。このような電源ノイズNSがIC10
の外部から印加されると、その電源ノイズNSがLPF
20で遮断(カット)され、IC10の内部回路を保護
するようになっている。FIG. 3 is a waveform diagram of high frequency power source noise applied to the power source section of the IC 10. This power noise NS is
For example, the spark shape has a width of 100 ns or less and a height of 6 V or more. Such power supply noise NS causes the IC 10
When applied from the outside of the
It is cut off at 20 to protect the internal circuit of the IC 10.
【0004】図2(b)の構成では、IC10の電源端
子11と外部電源VCCとの間に、コイルL及び容量C
からなるLPF21が接続され、該LPF21によって
外部電源NSをカットするようになっている。In the configuration of FIG. 2B, the coil L and the capacitor C are provided between the power supply terminal 11 of the IC 10 and the external power supply VCC.
Is connected to the LPF 21, and the LPF 21 cuts off the external power supply NS.
【0005】[0005]
【発明が解決しようとする課題】しかしながら、従来の
構成では、IC10を電源ノイズNSから保護するため
に、該IC10の外部にLPF20または21を接続し
ているため、IC10の小型化を進め、その実装時の小
型化が要求される上で、その小型化の妨げになってい
た。However, in the conventional configuration, since the LPF 20 or 21 is connected to the outside of the IC 10 in order to protect the IC 10 from the power noise NS, the miniaturization of the IC 10 is promoted. The miniaturization at the time of mounting is required, which has been an obstacle to the miniaturization.
【0006】そこで、これらのLPF20または21を
IC10の内部に組込むことが考えられる。しかし、図
3のような電源ノイズNSをカットするためには、容量
Cとして100pF程度必要で、これを集積回路で構成
すると、該容量Cを作る面積でIC10の大部分を占め
てしまうため、IC10の小型化が困難になる。また、
コイルLは集積回路で構成することが困難であるため、
IC10の内部に形成することができない。従って、I
C10を大型化することなく、的確に電源ノイズNSを
カットすることが困難であった。Therefore, it is conceivable to incorporate these LPFs 20 or 21 inside the IC 10. However, in order to cut off the power supply noise NS as shown in FIG. 3, about 100 pF is required as the capacitance C, and if it is configured by an integrated circuit, the area for making the capacitance C occupies most of the IC 10. It becomes difficult to reduce the size of the IC 10. Also,
Since it is difficult to form the coil L with an integrated circuit,
It cannot be formed inside the IC 10. Therefore, I
It was difficult to accurately cut the power supply noise NS without increasing the size of C10.
【0007】本発明は、前記従来技術が持っていた課題
として、ICを大型化することなく、的確に電源ノイズ
をカットすることが困難な点について解決した電源ノイ
ズ除去手段内蔵のICを提供するものである。The present invention provides an IC having a built-in power supply noise removing means, which solves the problem that the above-mentioned conventional technique has difficulty in accurately cutting the power supply noise without increasing the size of the IC. It is a thing.
【0008】[0008]
【課題を解決するための手段】第1の発明は、前記課題
を解決するために、外部電源印加用の電源端子を有し、
該電源端子に接続された電源配線を介して内部回路に電
源を供給するICにおいて、前記IC内において前記電
源配線に抵抗を接続し、該抵抗と前記内部回路に生じる
寄生容量とでLPFを構成している。In order to solve the above problems, a first invention has a power supply terminal for applying an external power supply,
In an IC that supplies power to an internal circuit via a power supply wiring connected to the power supply terminal, a resistor is connected to the power supply wiring in the IC, and the resistance and a parasitic capacitance generated in the internal circuit form an LPF. is doing.
【0009】第2の発明では、第1の発明の寄生容量と
してPNジャンクション容量を利用する構成にしてい
る。In the second invention, the PN junction capacitance is used as the parasitic capacitance of the first invention.
【0010】[0010]
【作用】第1の発明によれば、以上のようにICを構成
したので、IC内部に形成した抵抗と該ICの内部に生
じる寄生容量とでLPFが構成され、そのLPFによっ
て電源ノイズをカットし、該ICの内部回路を保護す
る。According to the first aspect of the invention, since the IC is configured as described above, the LPF is configured by the resistance formed inside the IC and the parasitic capacitance generated inside the IC, and the LPF cuts the power supply noise. The internal circuit of the IC is protected.
【0011】第2の発明によれば、内部に設けた抵抗と
PNジャンクション容量とを用いてLPFを構成してい
るので、ICに外部電源を印加すると、該IC内に容量
値の大きなPNジャンクション容量が発生し、その容量
と抵抗によって電源ノイズを遮断する働きがある。従っ
て、前記課題を解決できるのである。According to the second aspect of the invention, since the LPF is constructed by using the resistor and the PN junction capacitance provided inside, when an external power supply is applied to the IC, the PN junction having a large capacitance value is present in the IC. Capacitance is generated, and the capacity and resistance serve to block power supply noise. Therefore, the above problem can be solved.
【0012】[0012]
【実施例】図1は、本発明の実施例を示すICの構成図
である。このIC30は、半導体基板に複数のトランジ
スタ等が形成された内部回路を有し、その内部回路に
は、外部電源VCC印加用の電源端子31、信号端子3
2、グランド端子33等が接続されている。このIC3
0の特徴は、電源端子31に接続されたIC内の電源配
線34にLPF35を接続し、該LPF35を、内部回
路に生じるPNジャンクション容量等の寄生容量C0 と
該IC内に形成した抵抗Rとで構成している。1 is a block diagram of an IC showing an embodiment of the present invention. The IC 30 has an internal circuit in which a plurality of transistors and the like are formed on a semiconductor substrate, and the internal circuit includes a power supply terminal 31 for applying an external power supply VCC and a signal terminal 3.
2, the ground terminal 33, etc. are connected. This IC3
The feature of 0 is that the LPF 35 is connected to the power supply wiring 34 in the IC connected to the power supply terminal 31, and the LPF 35 is connected to the parasitic capacitance C 0 such as a PN junction capacitance generated in the internal circuit and the resistor R formed in the IC. It consists of and.
【0013】図4(a)〜(c)は、図1のIC30内
部に生じる寄生容量C0 の説明図である。図4(a)
は、IC30の内部の一部を示す図である。IC30の
内部回路を構成する例えばP型半導体基板40には、N
型エピタキシャル層41が形成され、そのエピタキシャ
ル層41の素子領域がP型アイソレーション層43によ
って他の素子領域と分離されている。エピタキシャル層
41内には、P型不純物層からなるエミッタE及びコレ
クタCと、N型不純物層からなるベースBとを有するP
NP型のトランジスタ51が形成されている。FIGS. 4A to 4C are explanatory views of the parasitic capacitance C 0 generated inside the IC 30 of FIG. Figure 4 (a)
FIG. 3 is a diagram showing a part of the inside of IC 30. For example, in the P-type semiconductor substrate 40 forming the internal circuit of the IC 30,
The type epitaxial layer 41 is formed, and the element region of the epitaxial layer 41 is separated from other element regions by the P-type isolation layer 43. In the epitaxial layer 41, P having an emitter E and a collector C made of a P type impurity layer and a base B made of an N type impurity layer.
An NP type transistor 51 is formed.
【0014】ここで、エミッタEを外部電源VCCに接
続し、半導体基板40及びアイソレーション層43をグ
ランドGNDに接続する。すると、エピタキシャル層4
1は外部電源VCCより約0.6〜0.7V程度低い値
となるが、半導体基板40及びアイソレーション層43
がGND電位であるため、この間にPNジャンクション
容量Cj の寄生容量C0 が発生する。Here, the emitter E is connected to the external power supply VCC, and the semiconductor substrate 40 and the isolation layer 43 are connected to the ground GND. Then, the epitaxial layer 4
1 is lower than the external power supply VCC by about 0.6 to 0.7 V, the semiconductor substrate 40 and the isolation layer 43
Is a GND potential, a parasitic capacitance C 0 of the PN junction capacitance C j is generated during this period.
【0015】図4(b)は、IC10を構成する内部回
路の一部を示す図である。半導体基板40に形成された
エピタキシャル層41内には、N型不純物層からなるコ
レクタ及びエミッタと、P型不純物層からなるベースB
とを有するNPN型トランジスタ52が形成されてい
る。FIG. 4B is a diagram showing a part of an internal circuit constituting the IC 10. In the epitaxial layer 41 formed on the semiconductor substrate 40, a collector and an emitter made of an N-type impurity layer and a base B made of a P-type impurity layer.
An NPN type transistor 52 having is formed.
【0016】このコレクタCに外部電源VCCを接続
し、半導体基板40及びアイソレーション層43をGN
D電位に接続する。すると、エピタキシャル層41は外
部電源VCCと同電位となり、図4(a)と同様に、半
導体基板40及びアイソレーション層43との間に、P
Nジャンクション容量Cj からなる寄生容量C0 が発生
する。An external power supply VCC is connected to the collector C, and the semiconductor substrate 40 and the isolation layer 43 are connected to GN.
Connect to D potential. Then, the epitaxial layer 41 has the same potential as the external power supply VCC, and as shown in FIG. 4A, between the semiconductor substrate 40 and the isolation layer 43, P
A parasitic capacitance C 0 composed of the N junction capacitance C j is generated.
【0017】従って、図4(c)に示すように、IC3
0の電源端子31に外部電源VCCを接続すると共に、
グランド端子33をGNDに接続すると、電源配線34
とGNDとの間に、IC30の持つ寄生容量C0 が存在
することになる。この寄生容量C0 の大きさは、半導体
基板40の不純物濃度や、エピタキシャル層41の不純
物濃度等によって異なり、またIC30の大きさが大き
くなればなるほど大きくなるが、100pF以上になる
ことが多い。Therefore, as shown in FIG.
While connecting the external power supply VCC to the power supply terminal 31 of 0,
When the ground terminal 33 is connected to GND, the power supply wiring 34
Therefore, the parasitic capacitance C 0 of the IC 30 is present between the signal and GND. The size of the parasitic capacitance C 0 depends on the impurity concentration of the semiconductor substrate 40, the impurity concentration of the epitaxial layer 41, and the like, and increases as the size of the IC 30 increases, but is often 100 pF or more.
【0018】そこで、本実施例では、図1に示すよう
に、図4(c)の寄生容量C0 を用い、電源配線34に
抵抗Rのみを設けることにより、IC30の内部にLP
F35を構成している。Therefore, in the present embodiment, as shown in FIG. 1, the parasitic capacitance C 0 of FIG.
It constitutes F35.
【0019】図5(a),(b)は、実際に抵抗R=3
00ΩをIC30内の電源部に設けてLPF35を構成
したとき(図5(b))と、しないとき(図5(a))
の電源部の電源ノイズに対する効果を示す波形図であ
る。In FIGS. 5 (a) and 5 (b), the actual resistance R = 3.
When 00Ω is provided in the power supply section in the IC 30 to configure the LPF 35 (FIG. 5B) and when it is not configured (FIG. 5A).
FIG. 7 is a waveform diagram showing the effect of the power supply section on the power supply noise.
【0020】図1の電源部に、図3のような電源ノイズ
NSが印加されると、それが図1のLPF35でカット
される。このとき、図5(b)に示すように、電源ノイ
ズNSを完全に吸収することができないが、LPF35
によってノイズ波形がかなりなだらかになり、また図5
(a)に示すように−1Vまで落ちていたノイズレベル
も、GNDレベルまで上昇している。抵抗Rの値を変え
ることにより、カットできる電源ノイズNSの周波数も
変えることができるので、この抵抗値を適切な値に選定
すれば、電源ノイズNSをより的確にカットできる。ま
た、LPF35は、外部電源VCCのノイズを除去でき
るばかりか、IC30内の出力段に加える電源のノイズ
等も除去できる。When the power supply noise NS as shown in FIG. 3 is applied to the power supply section of FIG. 1, it is cut by the LPF 35 of FIG. At this time, as shown in FIG. 5B, the power supply noise NS cannot be completely absorbed, but the LPF 35
Caused the noise waveform to become quite gentle, and Fig. 5
As shown in (a), the noise level, which had dropped to -1V, also rises to the GND level. Since the frequency of the power supply noise NS that can be cut can also be changed by changing the value of the resistor R, the power supply noise NS can be cut more accurately by selecting an appropriate value for this resistance value. Further, the LPF 35 can not only remove the noise of the external power supply VCC, but also remove the noise of the power supply added to the output stage in the IC 30.
【0021】さらに、抵抗Rは、例えば図4(a),
(b)に示すような半導体基板40あるいはエピタキシ
ャル層41に、不純物を形成する等してより小さな面積
で作ることができるため、IC30内部に容易にLPF
35を形成することができる。従って、従来のようなL
PF20,21を外付けにしていたIC10に比べ、大
幅に小型化できる。Further, the resistance R is, for example, as shown in FIG.
Since the semiconductor substrate 40 or the epitaxial layer 41 as shown in (b) can be formed in a smaller area by forming impurities, the LPF can be easily formed inside the IC 30.
35 can be formed. Therefore, the conventional L
The size can be significantly reduced compared to the IC 10 in which the PFs 20 and 21 are externally attached.
【0022】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。IC30の内部回路は、図4
(a),(b)に示すようなバイポーラトランジスタ回
路の他に、ユニポーラトランジスタ回路等といった他の
回路で構成しても良く、またそれらの内部回路に生じる
PNジャンクション容量Cj や他の寄生容量を用いてL
PF35を構成するようにしてもよい。The present invention is not limited to the above embodiment,
Various modifications are possible. Examples of such modifications include the following. The internal circuit of the IC 30 is shown in FIG.
In addition to the bipolar transistor circuits shown in (a) and (b), other circuits such as a unipolar transistor circuit may be used, and PN junction capacitance C j and other parasitic capacitance generated in these internal circuits. Using L
The PF 35 may be configured.
【0023】[0023]
【発明の効果】以上詳細に説明したように、第1の発明
によれば、ICの内部回路に生じる寄生容量を利用し、
その寄生容量と内部回路に設けた抵抗とでLPFを構成
したので、外部電源や、IC内部の出力段に加える電源
等のノイズを該LPFで除去することができる。しか
も、内部回路の寄生容量を利用してLPFをIC内部に
形成したので、ICを大型化することなく、的確に電源
ノイズを除去することが可能となる。As described in detail above, according to the first invention, the parasitic capacitance generated in the internal circuit of the IC is utilized,
Since the LPF is composed of the parasitic capacitance and the resistance provided in the internal circuit, the LPF can remove noise such as an external power supply or a power supply added to the output stage inside the IC. Moreover, since the LPF is formed inside the IC by utilizing the parasitic capacitance of the internal circuit, the power supply noise can be accurately removed without increasing the size of the IC.
【0024】第2の発明によれば、寄生容量としてPN
ジャンクション容量を利用したので、比較的大きな容量
値と、安定した容量が得られるので、精度の良いLPF
を構成できる。According to the second invention, PN is used as the parasitic capacitance.
Since the junction capacitance is used, a relatively large capacitance value and a stable capacitance can be obtained.
Can be configured.
【図1】本発明の実施例を示すICの構成図である。FIG. 1 is a configuration diagram of an IC showing an embodiment of the present invention.
【図2】従来のICの構成図である。FIG. 2 is a configuration diagram of a conventional IC.
【図3】電源ノイズの波形図である。FIG. 3 is a waveform diagram of power supply noise.
【図4】図1中の寄生容量の説明図である。FIG. 4 is an explanatory diagram of a parasitic capacitance in FIG.
【図5】図1のノイズ波形の説明図である。5 is an explanatory diagram of a noise waveform of FIG.
30 IC 31 電源端子 33 グランド端子 34 電源配線 35 LPF C0 寄生容量 Cj PNジャンクション容量 R 抵抗 VCC 外部電源30 IC 31 Power Supply Terminal 33 Ground Terminal 34 Power Supply Wiring 35 LPF C 0 Parasitic Capacitance C j PN Junction Capacitance R Resistance VCC External Power Supply
Claims (2)
源端子に接続された電源配線を介して内部回路に電源を
供給する半導体集積回路において、 前記半導体集積回路内において前記電源配線に抵抗を接
続し、該抵抗と前記内部回路に生じる寄生容量とでロー
パスフィルタを構成したことを特徴とする半導体集積回
路。1. A semiconductor integrated circuit which has a power supply terminal for applying an external power supply and supplies power to an internal circuit via a power supply wiring connected to the power supply terminal, wherein the power supply wiring is provided in the semiconductor integrated circuit. A semiconductor integrated circuit characterized in that a low-pass filter is constituted by connecting a resistor and the parasitic capacitance generated in the internal circuit.
て、 前記寄生容量としてPNジャンクション容量を利用する
構成にした半導体集積回路。2. The semiconductor integrated circuit according to claim 1, wherein a PN junction capacitance is used as the parasitic capacitance.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3256645A JPH05102395A (en) | 1991-10-03 | 1991-10-03 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3256645A JPH05102395A (en) | 1991-10-03 | 1991-10-03 | Semiconductor integrated circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05102395A true JPH05102395A (en) | 1993-04-23 |
Family
ID=17295488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3256645A Withdrawn JPH05102395A (en) | 1991-10-03 | 1991-10-03 | Semiconductor integrated circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05102395A (en) |
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1991
- 1991-10-03 JP JP3256645A patent/JPH05102395A/en not_active Withdrawn
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