JPH05101076A - Electronic equipment provided with timer function - Google Patents
Electronic equipment provided with timer functionInfo
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- 230000006870 function Effects 0.000 claims description 4
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- 230000015556 catabolic process Effects 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、電子式キャッシュレジ
スタ等のように時計機能を有する電子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device having a timepiece function such as an electronic cash register.
【０００２】[0002]
【従来の技術】例えば電子式キャッシュレジスタは、そ
の内部に設けられたＲＡＭ（ランダム・アクセス・メモ
リ）に各種商品情報が設定されており、キーボード等か
ら販売商品のコードが入力されるとＣＰＵ（中央処理装
置）が該当商品に関する設定情報を読出し、その設定情
報に基づいて商品の売上データを取得して上記ＲＡＭに
登録処理するように構成されている。また、販売商品の
品名，値段等を表示器に表示させたりプリンタによりレ
シート等に印字出力するように構成されている。2. Description of the Related Art For example, in an electronic cash register, various product information is set in a RAM (random access memory) provided inside, and when a code of a sold product is input from a keyboard or the like, a CPU ( The central processing unit) reads the setting information on the corresponding product, acquires the sales data of the product based on the setting information, and performs the registration processing in the RAM. Also, the product name, price, etc. of the sold product are displayed on a display or printed out on a receipt or the like by a printer.
【０００３】ところで、電子式キャッシュレジスタ内部
のＲＡＭに商品情報を設定する方法として、フロッピー
ディスク等を備えた専用装置により外部から直接ロード
する方法がある。また、この専用装置により電子式キャ
ッシュレジスタ内部のＲＡＭに書込まれている情報を読
出し、他の電子式キャッシュレジスタに転送することも
行われている。By the way, as a method of setting the product information in the RAM inside the electronic cash register, there is a method of directly loading it from the outside by a dedicated device having a floppy disk or the like. In addition, the information written in the RAM inside the electronic cash register is read by this dedicated device and transferred to another electronic cash register.
【０００４】この場合、ＣＰＵとＲＡＭとを接続するア
ドレスバス及びデータバス等のバスラインを直結したコ
ネクタが電子式キャッシュレジスタに備えられており、
このコネクタにバスケーブルを介して上記専用装置を接
続する。そうすると、専用装置からの信号により電子式
キャッシュレジスタのＣＰＵにリセットがかかり、該Ｃ
ＰＵは前記バスラインのポートをハイインピーダンスに
してバス占有権を放棄し、専用装置にバス占有権が移
る。これにより、専用装置がバスラインを介して電子式
キャッシュレジスタ内部のＲＡＭにデータを書き込んだ
り読出したりできるようになる。In this case, the electronic cash register is provided with a connector that directly connects bus lines such as an address bus and a data bus connecting the CPU and RAM.
The dedicated device is connected to this connector via a bus cable. Then, the CPU of the electronic cash register is reset by the signal from the dedicated device, and the C
The PU puts the port of the bus line in a high-impedance state to abandon the bus occupation right, and the bus occupation right is transferred to a dedicated device. This allows the dedicated device to write and read data to the RAM inside the electronic cash register via the bus line.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、このよ
うな専用装置を使用可能な電子式キャッシュレジスタに
おいても、ＣＰＵが時刻を計時する時計回路を内蔵した
ものであった場合、上記専用装置を接続することによっ
て該ＣＰＵにリセットがかかり時刻が計時されなくなる
ため、専用装置を外した後で時計回路に現在の時刻デー
タを再設定する作業が必要となり面倒であった。However, even in an electronic cash register capable of using such a dedicated device, if the CPU has a built-in clock circuit for clocking the time, the dedicated device is connected. As a result, the CPU is reset and the time is no longer clocked. Therefore, it is troublesome to work to reset the current time data in the clock circuit after removing the dedicated device.
【０００６】そこで本発明は、ＣＰＵとメモリとを接続
するバスラインを直結したコネクタに外部装置を接続し
てもＣＰＵ内蔵の時計回路による計時動作を継続でき、
従って外部装置を外した後で時計回路の時刻データを再
設定する面倒な作業が不要となる時計機能を有する電子
機器を提供しようとするものである。Therefore, according to the present invention, even if an external device is connected to the connector directly connecting the bus line connecting the CPU and the memory, the timekeeping operation by the clock circuit incorporated in the CPU can be continued.
Therefore, it is an object of the present invention to provide an electronic device having a clock function that eliminates the troublesome work of resetting the time data of the clock circuit after removing the external device.
【０００７】[0007]
【課題を解決するための手段】本発明は、時刻を計時す
る時計回路を内蔵したＣＰＵと、このＣＰＵにバスライ
ンを介して接続されるメモリ部と、バスラインを直結し
たコネクタと、このコネクタにメモリ部に対してデータ
の読み書きを行う外部装置が接続されるとＣＰＵにスタ
ンバイ信号を送出するスタンバイ信号発生回路とを設
け、ＣＰＵはスタンバイ信号が入力されるとバスライン
の占有権を放棄するとともに時計回路による計時動作の
みを行うものである。According to the present invention, a CPU having a built-in clock circuit for clocking time, a memory section connected to this CPU via a bus line, a connector directly connected to the bus line, and this connector are provided. A standby signal generation circuit for sending a standby signal to the CPU when an external device for reading and writing data from the memory unit is connected to the CPU, and the CPU relinquishes the right to occupy the bus line when the standby signal is input. Along with this, only the timekeeping operation by the clock circuit is performed.
【０００８】[0008]
【作用】このような構成の本発明であれば、外部装置を
コネクタに接続することによりＣＰＵにスタンバイ信号
が送出される。これによりバスラインの占有権が外部装
置に移り、外部装置によりメモリ部に対してデータの読
出しや書込みが行われる。このとき、ＣＰＵにおいては
時計回路による計時動作のみが行われる。従って、外部
装置をコネクタから外した後でも時計回路の時刻データ
は正常となり、再設定の必要はない。According to the present invention having such a configuration, the standby signal is sent to the CPU by connecting the external device to the connector. As a result, the exclusive right of the bus line is transferred to the external device, and the external device reads or writes data from or to the memory unit. At this time, in the CPU, only the time counting operation by the clock circuit is performed. Therefore, even after the external device is removed from the connector, the time data of the clock circuit becomes normal and there is no need to reset it.
【０００９】[0009]
【実施例】以下、本発明を電子式キャッシュレジスタに
適用した一実施例について図面を参照しながら説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment in which the present invention is applied to an electronic cash register will be described below with reference to the drawings.
【００１０】図１はこの実施例の斜視図であって、１は
電子式キャッシュレジスタ、２は外部装置である。電子
式キャッシュレジスタ１には、販売商品に関する情報等
を入力するためのキーボード３、正面及び背面にそれぞ
れ表示画面を有する表示器４、レシート等の印字を行な
うプリンタ５、現金等を収納するドロア６等が設けられ
ている。外部装置２にはデータリード，データライト等
を指示するキースイッチ７やディジタル表示器８等が設
けられている。FIG. 1 is a perspective view of this embodiment, in which 1 is an electronic cash register and 2 is an external device. The electronic cash register 1 is provided with a keyboard 3 for inputting information on products to be sold, a display 4 having front and rear display screens, a printer 5 for printing receipts, a drawer 6 for storing cash, etc. Etc. are provided. The external device 2 is provided with a key switch 7 for instructing data read, data write, etc., a digital display 8 and the like.
【００１１】因みに外部装置２は、ＣＰＵ、ＲＯＭ（リ
ード・オンリ・メモリ）、ＲＡＭ、フロッピーディスク
ドライバ等を内蔵し、フロッピーディスクの内容を電子
式キャッシュレジスタ内部のＲＡＭに書き込んだり、こ
の電子式キャッシュレジスタ内部のＲＡＭのデータをフ
ロッピーディスクに書き込んだりするものである。Incidentally, the external device 2 has a built-in CPU, ROM (read only memory), RAM, floppy disk driver, etc., and writes the contents of the floppy disk to the RAM inside the electronic cash register, or the electronic cache. The RAM data in the register is written to a floppy disk.
【００１２】そして前記電子式キャッシュレジスタ１と
外部装置２には、それぞれ内部のバスラインを直結した
コネクタ９，１０が設けられており、外部装置９を使用
する場合にはコネクタ９，１０間をバスケーブル１１で
着脱自在に接続するようになっている。The electronic cash register 1 and the external device 2 are respectively provided with connectors 9 and 10 which are directly connected to internal bus lines. When the external device 9 is used, the connectors 9 and 10 are connected to each other. The bus cable 11 is adapted to be detachably connected.
【００１３】図２は電子式キャッシュレジスタ１の制御
回路を示すブロック図である。２１は制御部本体を構成
するＣＰＵであって、時刻を計時する時計回路２２等を
内蔵し、かつ図示しないバッテリによってバックアップ
されている。またＣＰＵ２１は、入出力ポートに接続さ
れるキーボード３、表示器４、プリンタ５、ドロア６を
それぞれ制御する。FIG. 2 is a block diagram showing a control circuit of the electronic cash register 1. Reference numeral 21 denotes a CPU that constitutes the main body of the control unit, which has a built-in clock circuit 22 for counting the time and is backed up by a battery (not shown). The CPU 21 also controls the keyboard 3, the display unit 4, the printer 5, and the drawer 6 connected to the input / output port.
【００１４】上記ＣＰＵ２１には複数個のＲＯＭ（リー
ド・オンリ・メモリ）２３とＲＡＭ２４がアドレスバス
２５及びデータバス２６を介して接続されている。ま
た、アドレスをデコードして各ＲＯＭ２３の選択信号を
作成するＲＯＭセレクト回路２７及び各ＲＡＭ２４の選
択信号を作成するＲＡＭセレクト回路２８が、前記アド
レスバス２５を介してＣＰＵ２１に接続されている。A plurality of ROM (Read Only Memory) 23 and RAM 24 are connected to the CPU 21 via an address bus 25 and a data bus 26. A ROM select circuit 27 that decodes an address to create a select signal for each ROM 23 and a RAM select circuit 28 that creates a select signal for each RAM 24 are connected to the CPU 21 via the address bus 25.
【００１５】前記アドレスバス２５及びデータバス２６
には前記コネクタ９が直結されている。そしてこのコネ
クタ９にバスケーブル１１を介して前記外部装置２のコ
ネクタ１０を接続すると、外部装置２からの信号がスタ
ンバイ信号発生回路２９に送出されるようになってい
る。Address bus 25 and data bus 26
The connector 9 is directly connected to. When the connector 10 of the external device 2 is connected to the connector 9 via the bus cable 11, the signal from the external device 2 is sent to the standby signal generating circuit 29.
【００１６】上記スタンバイ信号発生回路２９は、外部
装置２からの信号の入力に応動して前記ＣＰＵ２１にス
タンバイ信号ＳＴＢＹ0 を送出するもので、具体的には
図３に示す回路で構成されている。The standby signal generating circuit 29 sends a standby signal STBY0 to the CPU 21 in response to the input of a signal from the external device 2, and is specifically constituted by the circuit shown in FIG.
【００１７】すなわち、＋５ＶのＶcc電源と接地レベル
間に抵抗３１とコンデンサ３２とを直列に接続し、この
抵抗３１とコンデンサ３２との接続点ｐをインバータ３
３、順方向のダイオード３４及び抵抗３５を直列に介し
てＮＰＮ型トランジスタ３６のベースに接続している。
また、＋２８ＶのＶＩＮ電源を逆方向のツェナダイオー
ド（降伏電圧＝＋２０Ｖ）３７、インバータ３８及び順
方向のダイオード３９を直列に介して前記ダイオード３
４と抵抗３５との接続点ｑに接続している。That is, a resistor 31 and a capacitor 32 are connected in series between the + 5V Vcc power supply and the ground level, and a connection point p between the resistor 31 and the capacitor 32 is connected to the inverter 3.
3, the forward diode 34 and the resistor 35 are connected in series to the base of the NPN transistor 36.
In addition, the + 28V VIN power source is connected to the diode 3 via the reverse Zener diode (breakdown voltage = + 20V) 37, the inverter 38 and the forward diode 39 in series.
4 and the resistor 35 are connected to a connection point q.
【００１８】前記ＮＰＮ型トランジスタ３６のエミッタ
は接地されており、コレクタは抵抗４０を介してＶcc電
源に接続されている。また、ベース・エミッタ間には抵
抗４１とコンデンサ４２との並列回路が介在されてい
る。The NPN type transistor 36 has an emitter grounded and a collector connected to a Vcc power source through a resistor 40. In addition, a parallel circuit of a resistor 41 and a capacitor 42 is interposed between the base and the emitter.
【００１９】そして、上記ＮＰＮ型トランジスタ３６の
コレクタ電位を前記スタンバイ信号ＳＴＢＹ0 として送
出する。また、コネクタ９にバスケーブル１１を介して
外部装置２のコネクタ１０を接続することにより、前記
抵抗３１とコンデンサ３２との接続点ｐが接地されるよ
うになっている。The collector potential of the NPN transistor 36 is sent out as the standby signal STBY0. By connecting the connector 10 of the external device 2 to the connector 9 via the bus cable 11, the connection point p between the resistor 31 and the capacitor 32 is grounded.
【００２０】図４は上記スタンバイ発生回路２９の動作
を示すタイミング図である。始めにコネクタ９に外部装
置２が接続されていない場合、電子式キャッシュレジス
タの主電源未投入時には一方のインバータ３３の出力が
ローレベル（ＧＮＤ）、他方のインバータ３８の出力が
ハイレベル（＋５Ｖ）なので、トランジスタ３６がオン
しており、スタンバイ信号ＳＴＢＹ0 はローレベルであ
る。FIG. 4 is a timing chart showing the operation of the standby generating circuit 29. First, when the external device 2 is not connected to the connector 9, the output of one inverter 33 is low level (GND) and the output of the other inverter 38 is high level (+ 5V) when the main power of the electronic cash register is not turned on. Therefore, the transistor 36 is on and the standby signal STBY0 is at low level.
【００２１】時点ｔ１にて電子式キャッシュレジスタの
主電源を投入すると、ＶＩＮ電源及びＶcc電源が徐々に
上昇する。そして、時点ｔ２にてＶＩＮ電源がツェナダ
イオード３７の降伏電圧（＋２０Ｖ）に達すると、他方
のインバータ３８の出力もローレベルとなる。この結果
トランジスタ３６がオフし、スタンバイ信号ＳＴＢＹ0
がハイレベルに変化する。When the main power source of the electronic cash register is turned on at time t1, the VIN power source and the Vcc power source gradually rise. Then, when the VIN power supply reaches the breakdown voltage (+20 V) of the Zener diode 37 at time t2, the output of the other inverter 38 also becomes low level. As a result, the transistor 36 is turned off, and the standby signal STBY0
Changes to high level.
【００２２】時点ｔ３にて電子式キャッシュレジスタの
主電源をオフすると、ＶＩＮ電源及びＶcc電源が徐々に
下降する。そして、時点ｔ４にてＶＩＮ電源がツェナダ
イオード３７の降伏電圧（＋２０Ｖ）以下になると、他
方のインバータ３８の出力がハイレベルとなる。この結
果トランジスタ３６がオンし、スタンバイ信号ＳＴＢＹ
0 がローレベルに復帰する。When the main power supply of the electronic cash register is turned off at the time point t3, the VIN power supply and the Vcc power supply are gradually lowered. Then, when the VIN power supply becomes the breakdown voltage (+20 V) or less of the Zener diode 37 at time t4, the output of the other inverter 38 becomes high level. As a result, the transistor 36 turns on, and the standby signal STBY
0 returns to low level.
【００２３】次にコネクタ９に外部装置２が接続されて
いる場合、電子式キャッシュレジスタの主電源未投入時
には一方のインバータ３３の出力がハイレベル、他方の
インバータ３８の出力もハイレベルなので、トランジス
タ３６がオンしており、スタンバイ信号ＳＴＢＹ0 はロ
ーレベルである。Next, when the external device 2 is connected to the connector 9, the output of one inverter 33 is high level and the output of the other inverter 38 is high level when the main power supply of the electronic cash register is not turned on. 36 is on, and the standby signal STBY0 is at low level.
【００２４】時点ｔ１にて電子式キャッシュレジスタの
主電源を投入すると、ＶＩＮ電源及びＶcc電源が徐々に
上昇する。そして、時点ｔ２にてＶＩＮ電源がツェナダ
イオード３７の降伏電圧（＋２０Ｖ）に達すると、他方
のインバータ３８の出力がローレベルとなる。ただし、
一方のインバータ３３の出力がハイレベルのままなので
トランジスタ３６はオン状態を継続し、スタンバイ信号
ＳＴＢＹ0 はローレベルを維持する。When the main power source of the electronic cash register is turned on at time t1, the VIN power source and the Vcc power source gradually rise. Then, when the VIN power supply reaches the breakdown voltage (+20 V) of the Zener diode 37 at time t2, the output of the other inverter 38 becomes low level. However,
Since the output of the one inverter 33 remains at the high level, the transistor 36 continues to be in the on state, and the standby signal STBY0 maintains the low level.
【００２５】時点ｔ３にて電子式キャッシュレジスタの
主電源をオフすると、ＶＩＮ電源及びＶcc電源が徐々に
下降する。そして、時点ｔ４にてＶＩＮ電源がツェナダ
イオード３７の降伏電圧（＋２０Ｖ）以下になると、他
方のインバータ３８の出力がハイレベルとなる。従って
トランジスタ３６はオン状態を継続し、スタンバイ信号
ＳＴＢＹ0 はローレベルを維持する。When the main power supply of the electronic cash register is turned off at the time point t3, the VIN power supply and the Vcc power supply are gradually lowered. Then, when the VIN power supply becomes the breakdown voltage (+20 V) or less of the Zener diode 37 at time t4, the output of the other inverter 38 becomes high level. Therefore, the transistor 36 continues to be in the ON state, and the standby signal STBY0 maintains the low level.
【００２６】しかして、前記ＣＰＵ２１は数ｍｓのタイ
マ割込みによって図５に示すスタンバイ信号処理を定期
的に実行するようにＲＯＭ２３のプログラムデータによ
って制御されている。Therefore, the CPU 21 is controlled by the program data of the ROM 23 so as to periodically execute the standby signal processing shown in FIG. 5 by the timer interruption of several ms.
【００２７】すなわちタイマ割込みが開始されると、先
ず前記スタンバイ信号ＳＴＢＹ0 をチェックする。そし
て、スタンバイ信号ＳＴＢＹ0 がハイレベルであればこ
の割込み処理を終了する。That is, when the timer interrupt is started, first, the standby signal STBY0 is checked. If the standby signal STBY0 is at high level, this interrupt processing is terminated.
【００２８】スタンバイ信号ＳＴＢＹ0 がローレベルの
場合には、時計回路２２からの割込み以外の割込みを禁
止するとともに、アドレスバス２５及びデータバス２６
のポートをハイインピーダンスにしてバスラインの占有
権を放棄する。その後、時計回路２２からの割込み
（０．５ｍｓ間隔）が発生した場合には保持している時
刻データのカウントアップを行って日付及び時刻を更新
する。また、スタンバイ信号ＳＴＢＹ0 をチェックし、
ハイレベルに変化したならばアドレスバス２５及びデー
タバス２６のポートをローインピーダンスにしてバスラ
インの占有権を取得するとともに、時計回路以外の割込
みの禁止状態を解除して、この処理を終了する。When the standby signal STBY0 is at a low level, interrupts other than the interrupt from the clock circuit 22 are prohibited, and the address bus 25 and the data bus 26 are also disabled.
The port is set to high impedance and the exclusive right to the bus line is relinquished. After that, when an interrupt (0.5 ms interval) from the clock circuit 22 occurs, the held time data is counted up to update the date and time. Also, check the standby signal STBY0,
If it changes to the high level, the ports of the address bus 25 and the data bus 26 are set to low impedance to acquire the bus line occupancy right, and the prohibition state of interrupts other than the clock circuit is released, and this processing ends.
【００２９】このように本実施例においては、電子式キ
ャッシュレジスタ１のコネクタ９に外部装置２を接続し
ていない場合、電子式キャッシュレジスタ１の主電源未
投入時にはスタンバイ信号ＳＴＢＹ0 がローレベルとな
っているので、時計回路２２以外の割込みが禁止されて
おり、時刻の計時のみが行われる低消費電力のモードと
なっている。またこのときバスラインの占有権も放棄し
ており、外部からアクセス可能となっている。As described above, in this embodiment, when the external device 2 is not connected to the connector 9 of the electronic cash register 1, the standby signal STBY0 becomes low level when the main power of the electronic cash register 1 is not turned on. Therefore, interrupts other than the clock circuit 22 are prohibited, and the mode is a low power consumption mode in which only time is measured. At this time, the exclusive right to occupy the bus line has been abandoned and it is accessible from outside.
【００３０】この状態で主電源を投入すると、スタンバ
イ信号ＳＴＢＹ0 がハイレベルに変化し、割込み禁止状
態が解除されるとともにバスラインの占有権も取得し
て、通常動作モードとなる。When the main power supply is turned on in this state, the standby signal STBY0 changes to high level, the interrupt prohibited state is released, the bus line occupancy right is acquired, and the normal operation mode is set.
【００３１】また主電源未投入時において、電子式キャ
ッシュレジスタ１のコネクタ９に外部装置２をバスケー
ブル１１を介して接続した後主電源を投入すると、スタ
ンバイ信号ＳＴＢＹ0 がローレベルのまま固定されるの
で、電子式キャッシュレジスタ１においては時刻の計時
のみが行われる。またこのときバスラインの占有権が外
部装置２に移り、外部装置２によってＲＡＭ２４に記憶
されたデータの読出しまたはデータの書込みがアドレス
バス２５及びデータバス２６を介して行われる。If the main power is turned on after the external device 2 is connected to the connector 9 of the electronic cash register 1 via the bus cable 11 when the main power is not turned on, the standby signal STBY0 is fixed at the low level. Therefore, the electronic cash register 1 only measures the time. At this time, the exclusive right of the bus line is transferred to the external device 2, and the external device 2 reads or writes the data stored in the RAM 24 via the address bus 25 and the data bus 26.
【００３２】このように本実施例によれば、外部装置２
をバスケーブル１０を介してコネクタ９に接続して電子
式キャッシュレジスタ内部のＲＡＭ２４をアクセスして
いる最中であっても、時計回路２２による時刻の計時は
正常に行われているので、上記外部装置２をコネクタ９
から外した後に時刻データが破壊されていることはな
い。従って、従来のように外部装置２を外した後で時刻
データを再設定する必要がなくなり、外部装置２を外し
た後の作業が簡略化され、速やかに電子式キャッシュレ
ジスタ１を再立上げできるようになる。As described above, according to this embodiment, the external device 2
Is connected to the connector 9 via the bus cable 10 and the RAM 24 in the electronic cash register is being accessed, the clock circuit 22 keeps the time normally. Device 2 to connector 9
The time data has not been destroyed after being removed from. Therefore, there is no need to reset the time data after removing the external device 2 as in the prior art, the work after removing the external device 2 is simplified, and the electronic cash register 1 can be quickly restarted. Like
【００３３】なお、本発明は電子式キャッシュレジスタ
に限定されるものではなく、時計回路を内蔵したＣＰＵ
と外部よりアクセス可能なＲＡＭを有する電子機器全般
に適用できるものである。The present invention is not limited to an electronic cash register, but a CPU having a built-in clock circuit.
The present invention can be applied to all electronic devices having a RAM accessible from outside.
【００３４】[0034]
【発明の効果】以上詳述したように本発明によれば、Ｃ
ＰＵとメモリとを接続するバスラインを直結したコネク
タに外部装置を接続してもＣＰＵ内蔵の時計回路による
計時動作を継続でき、従って外部装置を外した後で時計
回路の時刻データを再設定する面倒な作業が不要となる
時計機能を有する電子機器を提供できる。As described in detail above, according to the present invention, C
Even if an external device is connected to the connector that directly connects the bus line that connects the PU and the memory, the timekeeping operation by the clock circuit with built-in CPU can be continued. Therefore, the time data of the clock circuit is reset after the external device is removed. It is possible to provide an electronic device having a clock function that does not require troublesome work.
【図１】 本発明の一実施例の外観を示す斜視図。FIG. 1 is a perspective view showing the outer appearance of an embodiment of the present invention.
【図２】 同実施例の制御回路を示すブロック図。FIG. 2 is a block diagram showing a control circuit of the embodiment.
【図３】 同実施例におけるスタンバイ信号発生回路の
具体的回路図。FIG. 3 is a specific circuit diagram of a standby signal generation circuit in the embodiment.
【図４】 上記スタンバイ信号発生回路の動作を示す流
れ図。FIG. 4 is a flowchart showing the operation of the standby signal generation circuit.
【図５】 同実施例におけるＣＰＵの要部処理を示す流
れ図。FIG. 5 is a flowchart showing the main processing of the CPU in the embodiment.
１…電子式キャッシュレジスタ、２…外部装置、９，１
０…コネクタ、１１…バスケーブル、２１…ＣＰＵ、２
２…時計回路、２３…ＲＯＭ、２４…ＲＡＭ、２５…ア
ドレスバス、２６…データバス、２９…スタンバイ信号
発生回路。1 ... Electronic cash register, 2 ... External device, 9, 1
0 ... Connector, 11 ... Bus cable, 21 ... CPU, 2
2 ... Clock circuit, 23 ... ROM, 24 ... RAM, 25 ... Address bus, 26 ... Data bus, 29 ... Standby signal generating circuit.
Claims (1)
処理装置と、この中央処理装置にバスラインを介して接
続されるメモリ部と、前記バスラインを直結したコネク
タと、このコネクタに前記メモリ部に対してデータの読
み書きを行う外部装置が接続されると前記中央処理装置
にスタンバイ信号を送出するスタンバイ信号発生回路と
を設け、前記中央処理装置は、前記スタンバイ信号が入
力されると前記バスラインの占有権を放棄するとともに
前記時計回路による計時動作のみを行うことを特徴とす
る時計機能を有する電子機器。1. A central processing unit having a built-in clock circuit for measuring time, a memory unit connected to the central processing unit via a bus line, a connector directly connected to the bus line, and the memory connected to the connector. A standby signal generating circuit for sending a standby signal to the central processing unit when an external device for reading and writing data is connected to the central processing unit, and the central processing unit is configured to operate the bus when the standby signal is input. An electronic device having a clock function, which is characterized by abandoning the right to occupy a line and performing only a time counting operation by the clock circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26029091A JPH05101076A (en) | 1991-10-08 | 1991-10-08 | Electronic equipment provided with timer function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26029091A JPH05101076A (en) | 1991-10-08 | 1991-10-08 | Electronic equipment provided with timer function |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05101076A true JPH05101076A (en) | 1993-04-23 |
Family
ID=17345993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26029091A Pending JPH05101076A (en) | 1991-10-08 | 1991-10-08 | Electronic equipment provided with timer function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05101076A (en) |
-
1991
- 1991-10-08 JP JP26029091A patent/JPH05101076A/en active Pending
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