JPH0496339A - Wiring structure of filed-effect transistor - Google Patents
Wiring structure of filed-effect transistorInfo
- Publication number
- JPH0496339A JPH0496339A JP2213891A JP21389190A JPH0496339A JP H0496339 A JPH0496339 A JP H0496339A JP 2213891 A JP2213891 A JP 2213891A JP 21389190 A JP21389190 A JP 21389190A JP H0496339 A JPH0496339 A JP H0496339A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- gate
- source electrode
- drain electrode
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 17
- 239000002184 metal Substances 0.000 claims abstract description 17
- 230000005669 field effect Effects 0.000 claims abstract description 8
- 230000000694 effects Effects 0.000 claims description 4
- 150000002739 metals Chemical class 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000004904 shortening Methods 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000007747 plating Methods 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 101100345589 Mus musculus Mical1 gene Proteins 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロ波、ミリ波に於て使用される半導体装
置の素子パターンあるいはその製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an element pattern of a semiconductor device used in microwaves and millimeter waves, and a method for manufacturing the same.
（従来の技術）
一般にマイクロ波、ミリ波領域に使用される半導体デバ
イスに於いてはその雑音指数は以下の式％式％
ここでＦは雑音指数、Ｍはフィティング定数、ｆは動作
周波数、Ｃｇｓはゲートソース間容量、Ｒｇはゲート抵
抗、＆はソース抵抗、胛は相互コンダクタンスである。(Prior art) In general, the noise figure of a semiconductor device used in the microwave and millimeter wave regions is expressed by the following formula % formula % where F is the noise figure, M is the fitting constant, f is the operating frequency, Cgs is the gate-source capacitance, Rg is the gate resistance, & is the source resistance, and Cgs is the mutual conductance.
近年、２ＤＥＧＦＥＴに代表されるマイクロ波ミリ波帯
の低雑音素子に於いては、一般にその特性向上に際し、
高ｇｍ、低＆、低Ｒｇ、低Ｃｇｓ等が要求される。近年
、Ｒｇ低減を目的として、単位ゲートフィンガー長を短
くする方法が各研究機関で検討されている。この方法で
は必然的に各ゲートフィンガーを結線するために３端子
のいずれかの電極にエアブリッヂ技術を用いることにな
る。昭和６３年度春季電子情報通信学会の講演番号Ｃ−
６２５に於て伊東らによって総ゲート幅３００μｍの２
ＤＥＧＦＥＴに対してゲートの給電点を６点にとり、ゲ
ート抵抗低減の効果によ’ｌ １２ＧＨｚに於ける雑音
指数０．４９ｄＢの特性を示した。又、信学技報１９８
９年度ＥＤ８９−１５３の１３頁において山板らは２Ｄ
ＥＧＦＥＴを用いたＭＭＩＣの作製報告を示しているが
その単体ＦＥＴの雑音特性向上にゲート給電点の点数依
存性を報告している。この報告によると給電点の増加に
伴って雑音特性は向上するが、それに伴いゲート引出し
電極部に於ける寄生容量も増加し特性に対する最適給電
点数の存在することが示されている。これらの報告より
雑音特性に於ける単位ゲートフィンガー長短縮の効果が
確認できる。これらの試作報告例では素子の作製にエア
ブリッヂ技術を用いて、増加したゲート引出し点の結線
あるいはソース電極の電気的結線を行っている。この例
でもわかるようにゲート給電点の増加に伴って各ゲート
フィンガーを結線するために必然的に３端子のいずれか
の電極にエアブリッヂ技術を用いることになる。エアブ
リッヂではなく層間絶縁膜を用いた電気的導通をとると
その容量がかえって素子の特性を劣化させてしまう結果
となる。In recent years, when improving the characteristics of low-noise devices in the microwave and millimeter wave bands, such as 2DEGFETs,
High gm, low &, low Rg, low Cgs, etc. are required. In recent years, various research institutes have been studying methods of shortening the unit gate finger length for the purpose of reducing Rg. This method necessarily uses air bridge technology for one of the three terminals to connect each gate finger. Lecture number C- of the 1986 Spring Institute of Electronics, Information and Communication Engineers
2 with a total gate width of 300 μm by Ito et al.
The gate power supply points for the DEGFET were set at 6 points, and due to the effect of reducing the gate resistance, a noise figure of 0.49 dB at 12 GHz was exhibited. Also, IEICE Technical Report 198
On page 13 of ED89-153 in FY9, Yamaita et al.
This paper presents a report on the fabrication of an MMIC using an EGFET, and reports on the dependence of the number of gate feeding points on the improvement of the noise characteristics of the single FET. According to this report, the noise characteristics improve as the number of feeding points increases, but the parasitic capacitance in the gate lead-out electrode also increases, and it is shown that there is an optimum number of feeding points for the characteristics. These reports confirm the effect of shortening the unit gate finger length on noise characteristics. In these prototype reports, air bridge technology is used to fabricate devices to connect increased gate lead-out points or electrically connect source electrodes. As can be seen in this example, as the number of gate power supply points increases, air bridge technology is inevitably used for one of the three terminal electrodes in order to connect each gate finger. If electrical continuity is established using an interlayer insulating film instead of an air bridge, the capacitance will actually deteriorate the characteristics of the device.
（発明が解決しようとする課題）
従来例で示したように素子の雑音特性を向上させること
を意図した単位ゲートフィンガー長の短縮、すなわちゲ
ートフィンガー数の増加にはエアブリッヂ技術による結
線技術が不可欠である。このエアブリッヂをどのような
パターンに於いて行うかに対しては特に指針がない状態
である。(Problems to be Solved by the Invention) As shown in the conventional example, connection technology using air bridge technology is indispensable for shortening the unit gate finger length, that is, increasing the number of gate fingers, with the intention of improving the noise characteristics of the device. be. There is no particular guideline as to the pattern in which this air bridge should be performed.
本発明の目的は雑音特性に代表される高周波特性の優れ
た電界効果トランジスタの配線構造を提供することにあ
る。An object of the present invention is to provide a wiring structure for a field effect transistor that has excellent high frequency characteristics, typified by noise characteristics.
（編題を解決するための手段）
本発明による素子パターンは単位ゲートフィンガー長の
短縮に伴うエアブリッヂ形成による寄生容量の低下を可
能な限り排除し、素子の雑音特性を向上させるものであ
る。本発明の電界効果トランジスタの配線構造は、ドレ
イン電極、ゲート電極、ソース電極の３端子を有し、単
一素子中で該ゲート電極が２本以上の独立したフィンガ
ー部分に分割されて配置されている電界効果トランジス
タに於いて、前記各ゲートフィンガーに挟まれた前記ソ
ース電極及び前記ドレイン電極をそれぞれ電気的導通を
とるために前記各ゲートフィンガー電極上以外かつ前記
ゲートフィンガーがらの引出し電極上以外の部分で前記
ドレイン電極の配線金属が前記ソース電極上を跨ぎ、前
記ソース電極に接触することなくエアブリッヂ配線にて
ドレイン電極の電気的導通をとっていることを特徴とす
る。(Means for Solving the Problem) The device pattern according to the present invention eliminates as much as possible the reduction in parasitic capacitance due to the formation of air bridges due to the shortening of the unit gate finger length, and improves the noise characteristics of the device. The wiring structure of the field effect transistor of the present invention has three terminals: a drain electrode, a gate electrode, and a source electrode, and the gate electrode is divided into two or more independent finger parts and arranged in a single element. In a field effect transistor, in order to establish electrical continuity between the source electrode and the drain electrode sandwiched between the respective gate fingers, a portion other than the respective gate finger electrodes and other than the lead-out electrodes of the gate fingers is provided. The wiring metal of the drain electrode may straddle the source electrode at a portion thereof, and the drain electrode may be electrically connected to the drain electrode by an air bridge wiring without contacting the source electrode.
あるいは、ドレイン電極、ゲート電極、ソース電極の３
端子を有し、単一素子中で該ゲート電極が２本以上の独
立したフィンガー部分に分割されて配置されている電界
効果トランジスタに於いて、前記各ゲートフィンガーに
挟まれた前記ソース電極及び前記ドレイン電極をそれぞ
れ電気的導通をとるために前記各ゲートフィンガー電極
上以外かつ前記ゲートフィンガーからの引出し電極上以
外の部分で前記ソース電極の配線金属が前記ドレイン電
極上を跨ぎ、前記ドレイン電極に接触することなくエア
ブリッヂ配線にてソース電極の電気的導通をとっている
ことを特徴とする。Alternatively, three electrodes: drain electrode, gate electrode, and source electrode.
In a field effect transistor having a terminal and in which the gate electrode is divided and arranged into two or more independent finger parts in a single element, the source electrode sandwiched between the gate fingers and the In order to electrically connect the drain electrodes, the wiring metal of the source electrode straddles the drain electrode and contacts the drain electrode at a portion other than the top of each gate finger electrode and a lead-out electrode from the gate finger. It is characterized in that the source electrode is electrically connected through the air bridge wiring without any interference.
（作用）
本発明のエアブリッヂ素子パターンは単位ゲートフィン
ガー長を短縮させ、ゲートフィンガー数を増加させるこ
とにより、ゲート抵抗を低減させ、雑音特性をはじめと
する素子の特性を向上させることを目的としている。ゲ
ートフィンガー数を増加させるにともない、３端子中の
いずれかをエアブリッヂにより電気的導通をとる必要が
あるが、本発明に於いてはゲート電極上にエアブリッヂ
電極を配置しないことでゲート電極の寄生容量を増加さ
せないようにしている。本発明のようにドレイン電極と
ソース電極をゲート電極上ではなく又、ゲート電極下で
ない位置でどちらかをエアブリッヂ配線化することで寄
生容量を発生させないようにしている。(Function) The air bridge element pattern of the present invention aims to reduce the gate resistance and improve the characteristics of the element including noise characteristics by shortening the unit gate finger length and increasing the number of gate fingers. . As the number of gate fingers increases, it is necessary to connect one of the three terminals with an air bridge. However, in the present invention, by not disposing an air bridge electrode on the gate electrode, the parasitic capacitance of the gate electrode is reduced. We are trying not to increase this. As in the present invention, parasitic capacitance is prevented by forming the drain electrode and the source electrode into an air bridge wiring at a position not above the gate electrode or below the gate electrode.
（実施例） 以下に本発明の実施例を図面を用いて詳しく説明する。(Example) Embodiments of the present invention will be described in detail below with reference to the drawings.
ゲートフィンガー数を８本とし、それぞれを互いに平行
に配置したパターンにおいて、ゲート電極２かつゲート
電極パッド以外の部分に於いて、ドレイン電極１をエア
ブリッヂ化しその下部にソース電極３を配置したパター
ン（第１図（ａ））、ソース電極３をエアブリッヂ化し
その下部にドレイン電極１を配置したパターン（第１図
（ａ））の２種類を、一般に用いられているπ型パター
ン（第４図）と共に同一ウェハ上に形成した。第１図（
ａ）、（ｂ）は本発明の配線構造、第４図は従来の構造
であり、それぞれを第１のパターン、第２のパターン、
π型パターンと呼ぶことにする。３者とも総ゲート幅は
２００□ｍである。使用したウェハは第３図に示すよう
にＧａＡｓ／ＡｌＧａＡｓを材料に用いた変調ドープ構
造のＭＢＥによるウェハである。構造は半絶縁製ＧａＡ
ｓ基板３５上に不純物無添加ＧａＡｓ層３４、厚さ１５
ｎｍの不純物無添加ＩｎＧａＡｓ層３３．１．５Ｘ１０
１８ｃｍ−３にドープした厚さ４０ｎｍのＡｌＧａＡｓ
層３２．３刈い８ｃｍ−３にドープした厚さ８０ｎｍの
ＧａＡｓｌ１３１を順次成長したものである。このＭＢ
Ｅウェハに硫酸と過酸化水素水と水を混合したエッチャ
ントをもちいてメサを形成し素子間分離を行う。続いて
オーミック電極をＡｕＧｕ／Ｎｉ／Ａｕの蒸着及びそれ
に続く約４５０度の高温熱処理アロイにより形成する。In a pattern in which the number of gate fingers is 8 and they are arranged parallel to each other, the drain electrode 1 is formed into an air bridge in a portion other than the gate electrode 2 and the gate electrode pad, and the source electrode 3 is arranged below the pattern (the pattern shown in FIG. There are two types of patterns: the pattern in which the source electrode 3 is formed into an air bridge and the drain electrode 1 is placed below it (Fig. 1 (a)), along with the generally used π-type pattern (Fig. 4). formed on the same wafer. Figure 1 (
a) and (b) show the wiring structure of the present invention, and FIG. 4 shows the conventional structure, which are respectively the first pattern, the second pattern, and
We will call this a π-type pattern. The total gate width for all three is 200□m. The wafer used was an MBE wafer with a modulation doped structure using GaAs/AlGaAs as the material, as shown in FIG. Structure is semi-insulating GaA
An impurity-free GaAs layer 34 with a thickness of 15 on the s substrate 35
nm undoped InGaAs layer 33.1.5X10
40 nm thick AlGaAs doped to 18 cm
Layer 32.3 is a layer of 80 nm thick GaAsl 131 doped to 8 cm -3 grown sequentially. This MB
Mesas are formed on the E wafer using an etchant containing a mixture of sulfuric acid, hydrogen peroxide, and water to isolate the elements. Subsequently, ohmic electrodes are formed by vapor deposition of AuGu/Ni/Au and subsequent high temperature heat treatment of the alloy at about 450 degrees.
次にゲートパターンをホトレジストにより形成し、オー
ミック間電流を測定しながらリセスを形成する。エツチ
ングにはメサ形成の際に用いたエッチャントを使用でき
る。所望のオーミック電流を得たならゲート金属の蒸着
リフトオフによりゲート電極を形成する。ゲート金属と
しては例えばＴｉ／ＡＩ、Ｔｉ／Ｐｔ／Ａｕ、 Ａ１等
が考えられる。低雑音素子を目的とした場合Ｃｇｓの低
減を意図してゲート長を極力小さくするために電子ビー
ム露光を用いる方法が有効と考えられる。今回はこの電
子ビーム露光により０．２□ｍのゲート長を達成してい
る。Next, a gate pattern is formed using photoresist, and a recess is formed while measuring the ohmic current. For etching, the etchant used during mesa formation can be used. Once the desired ohmic current is obtained, a gate electrode is formed by vapor deposition lift-off of gate metal. Possible gate metals include, for example, Ti/AI, Ti/Pt/Au, and A1. When a low-noise device is intended, it is considered effective to use electron beam exposure to minimize the gate length with the intention of reducing Cgs. This time, a gate length of 0.2 □m was achieved by this electron beam exposure.
この後、第１のパターン、第２のパターンはそれぞれい
くつかに分割されている電極の電気的導通をさせること
を意図してエアブリッヂ工程にはいる。第２図にソース
電極を跨いでドレイン電極とドレイン電極パッドをエア
ブリッヂ配線にする第１のパターンに関する作製工程図
を示す。先ず、ドレイン電極４１、ソース電極４０、ド
レイン電極パッド４２を形成しく第２図（ａ））、各電
極パッド上をホトレジスト４３により開口しく第２図（
ｂ））、全面に例えばＴｉ／Ｐｔの金属膜４４を蒸着す
る（第２図（Ｃ））。続いて、エアブリッヂを行う電極
のブリッヂ部分をホトレジスト４５により開口しく第２
図（ｄ））、Ａｕ鍍金（メツキ）４６を行う（第２図（
ｅ））。この厚みは２〜３□ｍ程度とする。このとき各
電極パッド部分には必ずＡｕ鍍金するようなパターニン
グをする。つぎにＡｕ鍍金時に用いている上層ホトレジ
ストを例えば酸素プラズマ処理などの方法で除去する（
第２図（ｆ））。金属膜表面を露出させたならこの金属
膜をＡｕ鍍金部分をマスクとして例えばＡｒガス４７を
用いたイオンミリングにより除去する（第２図（ｇ））
。イオンミリング後は下層ホトレジストを例えば酸素プ
ラズマ処理などの方法により完全に除去する（第２図（
ｈ））。以上で素子の作製を完了する。第２のパターン
、π型パターンも同様の工程手順で作製する。Thereafter, the first pattern and the second pattern each undergo an air bridge process with the intention of electrically connecting the divided electrodes. FIG. 2 shows a manufacturing process diagram for a first pattern in which the drain electrode and the drain electrode pad are formed as an air bridge wiring across the source electrode. First, a drain electrode 41, a source electrode 40, and a drain electrode pad 42 are formed (FIG. 2(a)), and an opening is formed on each electrode pad using photoresist 43 (FIG. 2(a)).
b)) A metal film 44 of Ti/Pt, for example, is deposited on the entire surface (FIG. 2(C)). Subsequently, the bridge portion of the electrode that performs the air bridge is opened with photoresist 45 and a second film is formed.
Figure (d)), Au plating 46 is performed (Figure 2 (
e)). This thickness is approximately 2 to 3 m. At this time, patterning is performed so that each electrode pad portion is always plated with Au. Next, the upper layer photoresist used during Au plating is removed by a method such as oxygen plasma treatment (
Figure 2(f)). Once the metal film surface is exposed, this metal film is removed by ion milling using, for example, Ar gas 47 using the Au plating part as a mask (Fig. 2 (g)).
. After ion milling, the lower photoresist layer is completely removed by, for example, oxygen plasma treatment (see Figure 2).
h)). This completes the fabrication of the device. The second pattern, the π-type pattern, is also produced using the same process procedure.
この方法で作製された各素子パターンサンプルに対する
ＤＣ特性にはまったくパターンの依存性はみられなかっ
た。しかし、各サンプルの１２ＧＨｚに於ける雑音特性
を評価したところ第５図に見られるようなはっきりとし
た素子パターン依存性がみられた。すなわち、第１のパ
ターン並びに第２のパターンはπ型パターンの雑音指数
を大きく下回り、又、付随利得の点で上回っている。一
般にゲート抵抗は例えば１９７９年アメリカン・テレフ
ォン・アンド・テレグラフ・カンパニー・ザ・ベル・シ
ステム・テクニカル・ジャーナル（Ａｍｅｒｉｃａｎ
Ｔｅ１ｅｐｈｏｎｅ ａｎｄ ＴｅｌｅｇｒａｍＣｏｍ
ｐａｎｙ ｔｈｅ Ｂｅ１ｌ Ｓｙｓｔｅｍ Ｔｅｃｈ
ｎｉｃａｌ Ｊｏｕｒｎａｌ）第５８巻第３号７９１頁
にフクイによって示されているように以下の式で示すこ
とができる。No pattern dependence was observed in the DC characteristics for each element pattern sample produced by this method. However, when the noise characteristics of each sample at 12 GHz were evaluated, a clear dependence on the element pattern was observed as shown in FIG. That is, the first pattern and the second pattern are significantly lower than the noise figure of the π-type pattern, and are also superior in terms of incidental gain. In general, the gate resistance is as described in the 1979 American Telephone and Telegraph Company The Bell System Technical Journal.
Telephone and TelegramCom
pany the Be1l System Tech
It can be expressed by the following formula, as shown by Fukui in Vol. 58, No. 3, page 791 of Nical Journal.
ここでＲｇはゲート抵抗１８．はゲート金属の抵抗率、
２は単位ゲートフィンガー長、Ｓｇはゲート断面積、２
は全ゲート幅をそれぞれ示す。今回の一連のエアブリッ
ヂパターンに於いてはπ型に比ベゲートフィンガー長が
半分でありかつフィンガー数が２倍になっていることか
ら上式によればゲート抵抗が１／４になっている。第５
図に示したような第１のパターン並びに第２のパターン
に於ける雑音特性の向上はＦｕｋｕｉの式による単純な
見積からも説明できる程度であった。ソース電極〜ドレ
イン電極間容量は雑音特性及び利得特性にはそれほど大
きくは影響しなかった。Here, Rg is the gate resistance 18. is the resistivity of the gate metal,
2 is the unit gate finger length, Sg is the gate cross-sectional area, 2
indicate the total gate width, respectively. In this series of air bridge patterns, compared to the π type, the gate finger length is half and the number of fingers is double, so according to the above equation, the gate resistance is 1/4. . Fifth
The improvement in noise characteristics in the first pattern and the second pattern as shown in the figure could be explained by simple estimation using Fukui's equation. The capacitance between the source electrode and the drain electrode did not significantly affect the noise characteristics and gain characteristics.
以上の結果より、第１のパターン及び第２のパターンの
ように、ゲート電極の上部にも下部にも他の電極は位置
しておらず、ゲート寄生容量の増加を招かぬようゲート
電極以外の箇所でソース電極の配線金属がドレイン電極
を跨いでいる、あるいはドレイン電極の配線金属がソー
ス電極を跨いで、エアブリッヂ配線されている素子に於
ては雑音特性並びにその利得特性の向上がπ型パターン
に比べなされることが確認できた。From the above results, as in the first pattern and the second pattern, no other electrode is located above or below the gate electrode, and in order to prevent an increase in gate parasitic capacitance, In devices where the wiring metal of the source electrode straddles the drain electrode, or the wiring metal of the drain electrode straddles the source electrode, and the air bridge wiring is used, the noise characteristics and gain characteristics are improved by π-type. It was confirmed that the results were compared to the pattern.
（発明の効果）
以上述べたようにゲート給電点増加並びにゲートフィン
ガー長短縮により必要となるエアブリッヂ技術を用いた
素子パターンに於いては、ゲート寄生容量の増加を招か
ぬようゲート電極以外の箇所でソース電極の配線金属が
ドレイン電極を跨いでいる、あるいはドレイン電極の配
線金属がソース電極を跨いで、エアブリッヂ配線されて
いる素子は利得を低下させずに雑音特性に代表される高
周波特性を向上させることができる。(Effects of the Invention) As described above, in the device pattern using air bridge technology, which is required due to the increase in gate feeding points and the shortening of gate finger length, it is necessary to Elements in which the metal wiring for the source electrode straddles the drain electrode, or the metal wiring for the drain electrode straddles the source electrode, using air bridge wiring, improve high-frequency characteristics such as noise characteristics without reducing gain. can be done.
第１図（ａ）と第１図（ｂ）は本発明の実施例のＦＥＴ
素子パターンを示す図である。第２図は本発明の実施例
のエアブリッジ技術を用いた製作工程を説明するための
図。第３図は本実施例で作製に用いた半導体ウェハの構
造図。第４図は従来用いられている汎用π型パターンを
示す図。第５図は各素子パターンサンプルの１２ＧＨｚ
に於ける雑音特性の評価結果を示す図である。
１・・・ドレイン電極
２・・・ゲート電極
３・・・ソース電極
４・・・エアブリッヂ部
３１・・・ｎ”−ＧａＡｓ層
３２・ｎ”−ＡＩＧａＡｓ層
４０・・・ソース電極
４１・・・ドレイン電極
４２・・・ドレイン電極バッド
４３・・・ホトレジスト
４４・・・金属膜
４５・・・ホトレジスト
４６・・・全鍍金
４７・・・Ａｒ＋イオンFIG. 1(a) and FIG. 1(b) show FETs according to embodiments of the present invention.
FIG. 3 is a diagram showing an element pattern. FIG. 2 is a diagram for explaining a manufacturing process using air bridge technology according to an embodiment of the present invention. FIG. 3 is a structural diagram of a semiconductor wafer used for fabrication in this example. FIG. 4 is a diagram showing a conventionally used general-purpose π-type pattern. Figure 5 shows 12GHz of each element pattern sample.
FIG. 3 is a diagram showing the evaluation results of noise characteristics in . 1... Drain electrode 2... Gate electrode 3... Source electrode 4... Air bridge portion 31... n''-GaAs layer 32, n''-AIGaAs layer 40... Source electrode 41... Drain electrode 42...Drain electrode pad 43...Photoresist 44...Metal film 45...Photoresist 46...Full plating 47...Ar+ ions
Claims (2)
を有し、単一素子中で該ゲート電極が２本以上の独立し
たフィンガー部分に分割されて配置されている電界効果
トランジスタに於いて、前記各ゲートフィンガーに挟ま
れた前記ソース電極及び前記ドレイン電極をそれぞれ電
気的導通をとるために前記各ゲートフィンガー電極上以
外でかつ前記ゲートフィンガーからの引出し電極上以外
の部分で前記ドレイン電極の配線金属が少なくとも前記
ソース電極の一部を跨ぎ、前記ソース電極に接触するこ
となくエアブリッヂ配線にてドレイン電極の電気的導通
をとることを特徴とする電界効果トランジスタの配線構
造。(1) In a field effect transistor that has three terminals, a drain electrode, a gate electrode, and a source electrode, and in which the gate electrode is divided into two or more independent finger portions and arranged in a single element, In order to electrically connect the source electrode and the drain electrode sandwiched between the respective gate fingers, wiring of the drain electrode is provided at a portion other than on each of the gate finger electrodes and other than on the lead-out electrode from the gate finger. A wiring structure for a field effect transistor, characterized in that a metal straddles at least a part of the source electrode and electrically connects the drain electrode with an air bridge wiring without contacting the source electrode.
を有し、準一素子中で該ゲート電極が２本以上の独立し
たフィンガー部分に分割されて配置されている電界効果
トランジスタに於いて、前記各ゲートフィンガーに挟ま
れた前記ソース電極及び前記ドレイン電極をそれぞれ電
気的導通をとるために前記各ゲートフィンガー電極上以
外でかつ前記ゲートフィンガーからの引出し電極上以外
の部分で前記ソース電極の配線金属が少なくとも前記ド
レイン電極の一部を跨ぎ、前記ドレイン電極に接触する
ことなくエアブリッヂ配線にてソース電極の電気的導通
をとることを特徴とする効果トランジスタの配線構造。(2) In a field effect transistor having three terminals, a drain electrode, a gate electrode, and a source electrode, the gate electrode is divided and arranged into two or more independent finger parts in a quasi-single element, In order to electrically connect the source electrode and the drain electrode sandwiched between the respective gate fingers, wiring of the source electrode is provided at a portion other than on each of the gate finger electrodes and other than on the lead-out electrode from the gate fingers. A wiring structure for an effect transistor, characterized in that a metal straddles at least a part of the drain electrode and electrically connects the source electrode with an air bridge wiring without contacting the drain electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213891A JP2626209B2 (en) | 1990-08-13 | 1990-08-13 | Wiring structure of field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2213891A JP2626209B2 (en) | 1990-08-13 | 1990-08-13 | Wiring structure of field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0496339A true JPH0496339A (en) | 1992-03-27 |
| JP2626209B2 JP2626209B2 (en) | 1997-07-02 |
Family
ID=16646729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2213891A Expired - Lifetime JP2626209B2 (en) | 1990-08-13 | 1990-08-13 | Wiring structure of field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626209B2 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845961A (en) * | 1994-08-04 | 1996-02-16 | Nec Corp | Field effect transistor |
| JPH08172104A (en) * | 1994-12-20 | 1996-07-02 | Nec Corp | Semiconductor device |
| JP2009081177A (en) * | 2007-09-25 | 2009-04-16 | Nec Electronics Corp | Field-effect transistor, semiconductor chip, and semiconductor device |
| JP2013110269A (en) * | 2011-11-21 | 2013-06-06 | Samsung Electro-Mechanics Co Ltd | Cmos integrated circuit and amplifier circuit |
| CN110676317A (en) * | 2019-09-30 | 2020-01-10 | 福建省福联集成电路有限公司 | Transistor tube core structure and manufacturing method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4691152B2 (en) * | 2008-03-31 | 2011-06-01 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-08-13 JP JP2213891A patent/JP2626209B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| INTERNATIONAL ELECTRON DEVICES MEETING\\\9800675=1978 * |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0845961A (en) * | 1994-08-04 | 1996-02-16 | Nec Corp | Field effect transistor |
| JPH08172104A (en) * | 1994-12-20 | 1996-07-02 | Nec Corp | Semiconductor device |
| JP2009081177A (en) * | 2007-09-25 | 2009-04-16 | Nec Electronics Corp | Field-effect transistor, semiconductor chip, and semiconductor device |
| JP2013110269A (en) * | 2011-11-21 | 2013-06-06 | Samsung Electro-Mechanics Co Ltd | Cmos integrated circuit and amplifier circuit |
| CN110676317A (en) * | 2019-09-30 | 2020-01-10 | 福建省福联集成电路有限公司 | Transistor tube core structure and manufacturing method |
| CN110676317B (en) * | 2019-09-30 | 2022-10-11 | 福建省福联集成电路有限公司 | Transistor tube core structure and manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626209B2 (en) | 1997-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW474024B (en) | Passivation of GaN based FETs | |
| JP3101457B2 (en) | Semiconductor device | |
| JP2010506397A (en) | Single voltage supply type pseudomorphic high electron mobility transistor (PHEMT) power device and manufacturing method thereof | |
| US4996582A (en) | Field effect transistor for microstrip mounting and microstrip-mounted transistor assembly | |
| KR100278463B1 (en) | Field effect transistor | |
| JP2626209B2 (en) | Wiring structure of field effect transistor | |
| JP2000022089A (en) | Field effect transistor and manufacture thereof | |
| KR970004846B1 (en) | Semiconductor device | |
| US5019877A (en) | Field effect transistor | |
| JPS5879773A (en) | Field-effect transistor | |
| JPH04302149A (en) | Field-effect transistor | |
| JP2822739B2 (en) | Semiconductor device | |
| JPH08115924A (en) | Field effect transistor and its manufacture | |
| JPS5892243A (en) | Package for fet | |
| JPS6057977A (en) | Manufacture of shottky gate field effect transistor | |
| JPH08172104A (en) | Semiconductor device | |
| JP3195807B2 (en) | Method for manufacturing field effect transistor | |
| JP3533796B2 (en) | Method for manufacturing semiconductor device | |
| TW315523B (en) | ||
| JPH10242166A (en) | Semiconductor device | |
| JPS6159782A (en) | Semiconductor device | |
| JP2679544B2 (en) | Quantum wire field effect transistor and method of manufacturing the same | |
| JP2746240B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH0969529A (en) | Semiconductor device | |
| JPS58190070A (en) | Manufacture of junction type field effect transistor |