JPH049631Y2 - - Google Patents
Info
- Publication number
- JPH049631Y2 JPH049631Y2 JP653484U JP653484U JPH049631Y2 JP H049631 Y2 JPH049631 Y2 JP H049631Y2 JP 653484 U JP653484 U JP 653484U JP 653484 U JP653484 U JP 653484U JP H049631 Y2 JPH049631 Y2 JP H049631Y2
- Authority
- JP
- Japan
- Prior art keywords
- key
- signal
- output
- input
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000011159 matrix material Substances 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Input From Keyboards Or The Like (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案はキーボードよりのキー信号入力装置に
関する。
関する。
(ロ) 従来技術
複数個のキーが設けられたキーボードよりのキ
ー信号を入力するキー信号入力装置は、LSIへの
入力端子数を低減する為、従来特公昭55−15738
号公報に示されているように、キーマトリクスを
組みキースキヤン信号を発生し操作されたキーを
検出するよう構成されている。しかしこの方法で
はキーマトリクスを組む必要があり構成が複雑に
なるという問題があつた。又数字に対応した参照
テーブルを持ち、操作されたキーの判別で参照テ
ーブルから該当する数字データを導く方法も行な
われているが、参照テーブルを持つ必要があり処
理が複雑となるものであつた。
ー信号を入力するキー信号入力装置は、LSIへの
入力端子数を低減する為、従来特公昭55−15738
号公報に示されているように、キーマトリクスを
組みキースキヤン信号を発生し操作されたキーを
検出するよう構成されている。しかしこの方法で
はキーマトリクスを組む必要があり構成が複雑に
なるという問題があつた。又数字に対応した参照
テーブルを持ち、操作されたキーの判別で参照テ
ーブルから該当する数字データを導く方法も行な
われているが、参照テーブルを持つ必要があり処
理が複雑となるものであつた。
(ハ) 考案の目的
本考案は上述の問題点を解消し、簡単に構成で
きるキー信号入力装置を提供することを目的とす
るものである。
きるキー信号入力装置を提供することを目的とす
るものである。
(ニ) 考案の構成
本考案は信号に重み付けを行ない簡単な演算処
理によりキー信号を発生するよう構成し且つ二重
押しの検出を行なうよう構成したものである。
理によりキー信号を発生するよう構成し且つ二重
押しの検出を行なうよう構成したものである。
(ホ) 実施例
以下本考案の実施例を図面と共に説明する。1
は10個の数字キースイツチ「0」〜「9」と記号
キースイツチ「〓」、「#」がマトリクス状に配置
されたキーボードで、入力線L1〜L4はキースキ
ヤン信号発生回路2に接続されると共に加算回路
3の一方の入力に接続されている。又出力線L5
〜L7は加算回路3の他方に入力に接続されてい
る。キースキヤン信号発生回路2では、第2図に
示すようなスキヤン信号T1〜T4を発生し、それ
ぞれ入力線L1〜L4に出力している。即ちスキヤ
ン信号T1は入力線L1に、T2はL2、T3はL3、T4は
L4に出力されている。加算回路3では入力され
た信号に重み付けを行なつており、入力された信
号の重み付けによる加算演算を行なう。即ち入力
線L1〜L4に対しては「0」、「3」、「6」、「9」
の重み付けが行なわれており、出力線L5〜L7に
対しては「0」、「1」、「2」の重み付けが行なわ
れている。4は加算回路3による演算結果を記憶
するラツチ回路である。5はラツチ回路4に記憶
されている演算結果をキー信号として取り込み処
理する制御回路である。
は10個の数字キースイツチ「0」〜「9」と記号
キースイツチ「〓」、「#」がマトリクス状に配置
されたキーボードで、入力線L1〜L4はキースキ
ヤン信号発生回路2に接続されると共に加算回路
3の一方の入力に接続されている。又出力線L5
〜L7は加算回路3の他方に入力に接続されてい
る。キースキヤン信号発生回路2では、第2図に
示すようなスキヤン信号T1〜T4を発生し、それ
ぞれ入力線L1〜L4に出力している。即ちスキヤ
ン信号T1は入力線L1に、T2はL2、T3はL3、T4は
L4に出力されている。加算回路3では入力され
た信号に重み付けを行なつており、入力された信
号の重み付けによる加算演算を行なう。即ち入力
線L1〜L4に対しては「0」、「3」、「6」、「9」
の重み付けが行なわれており、出力線L5〜L7に
対しては「0」、「1」、「2」の重み付けが行なわ
れている。4は加算回路3による演算結果を記憶
するラツチ回路である。5はラツチ回路4に記憶
されている演算結果をキー信号として取り込み処
理する制御回路である。
したがつて何れのキースイツチも操作されてい
ない時は、キースキヤン信号発生回路2から常時
第2図のようなスキヤン信号が発生され入力線
L1〜L4に出力されているけれども、出力線L5〜
L7に信号は出力されない為、加算回路3では演
算が行なわれない。ところが例えば「2」のキー
が操作されたとすると、入力線L1にスキヤン信
号T1が出力された時、キースイツチを介して出
力線L7に出力が発声され加算回路3に供給され
ることにより、加算回路3では入力線L1の重み
付けの「0」と出力線L7の重み付けの「2」の
加算を行ない、演算結果の「2」を4ビツトのバ
イナリー信号として出力しラツチ回路4に記憶さ
せる。ラツチ回路4に記憶されているデータを取
り込んだ制御回路5は、キー入力信号が「2」で
あると判断し処理を行なう。同様にして操作され
たキースイツチに応じ信号が与えられた線の重み
付けに応じた加算を行ない、加算結果をラツチ回
路4に記憶させることによりキー信号を発生させ
る。
ない時は、キースキヤン信号発生回路2から常時
第2図のようなスキヤン信号が発生され入力線
L1〜L4に出力されているけれども、出力線L5〜
L7に信号は出力されない為、加算回路3では演
算が行なわれない。ところが例えば「2」のキー
が操作されたとすると、入力線L1にスキヤン信
号T1が出力された時、キースイツチを介して出
力線L7に出力が発声され加算回路3に供給され
ることにより、加算回路3では入力線L1の重み
付けの「0」と出力線L7の重み付けの「2」の
加算を行ない、演算結果の「2」を4ビツトのバ
イナリー信号として出力しラツチ回路4に記憶さ
せる。ラツチ回路4に記憶されているデータを取
り込んだ制御回路5は、キー入力信号が「2」で
あると判断し処理を行なう。同様にして操作され
たキースイツチに応じ信号が与えられた線の重み
付けに応じた加算を行ない、加算結果をラツチ回
路4に記憶させることによりキー信号を発生させ
る。
第3図はキーの二重押し検出回路を設けたもの
で、出力線L5〜L7が入力されたORゲート6と、
出力線L5〜L7が夫々対で入力されたANDゲート
7〜9と、ANDゲート7〜9の出力が入力され
たORゲート10と、ORゲート6の出力を計数
するカウンタ11と、カウンタ11が「2」にな
つた時発生される出力信号S2及びORゲート10
の出力が入力されたORゲート12と、ORゲー
ト12の出力でセツトされるフリツプフロツプ1
3で構成され、セツト出力Qを二重押し検出信号
として制御回路5は取り込み、キー入力を無効に
すると共にカウンタ11、フリツプフロツプ13
及びラツチ回路4にリセツト信号を供給してい
る。尚カウンタ11が「1」になつた時、出力信
号S1を発生しラツチ回路4にラツチ信号として供
給されている。
で、出力線L5〜L7が入力されたORゲート6と、
出力線L5〜L7が夫々対で入力されたANDゲート
7〜9と、ANDゲート7〜9の出力が入力され
たORゲート10と、ORゲート6の出力を計数
するカウンタ11と、カウンタ11が「2」にな
つた時発生される出力信号S2及びORゲート10
の出力が入力されたORゲート12と、ORゲー
ト12の出力でセツトされるフリツプフロツプ1
3で構成され、セツト出力Qを二重押し検出信号
として制御回路5は取り込み、キー入力を無効に
すると共にカウンタ11、フリツプフロツプ13
及びラツチ回路4にリセツト信号を供給してい
る。尚カウンタ11が「1」になつた時、出力信
号S1を発生しラツチ回路4にラツチ信号として供
給されている。
したがつてキーボード1のキースイツチが左右
方向に二重押しされた場合、例えば「1」と
「2」のキースイツチが同時に押された場合、入
力線L1にスキヤン信号T1が発生した時、出力線
L6,L7に出力が発生されることにより、ANDゲ
ート8が開かれORゲート10,12を介してフ
リツプフロツプ13がセツトされ、セツト出力Q
が制御回路5に供給される。この時カウンタ11
の値は「1」となりラツチ信号S1の発生で加算回
路3での加算結果がラツチ回路4に記憶される
が、制御回路5は二重押しと判断しリセツト信号
を発生して、カウンタ11、フリツプフロツプ1
3及びラツチ回路4をリセツトすることにより、
キー信号として取り込まない。
方向に二重押しされた場合、例えば「1」と
「2」のキースイツチが同時に押された場合、入
力線L1にスキヤン信号T1が発生した時、出力線
L6,L7に出力が発生されることにより、ANDゲ
ート8が開かれORゲート10,12を介してフ
リツプフロツプ13がセツトされ、セツト出力Q
が制御回路5に供給される。この時カウンタ11
の値は「1」となりラツチ信号S1の発生で加算回
路3での加算結果がラツチ回路4に記憶される
が、制御回路5は二重押しと判断しリセツト信号
を発生して、カウンタ11、フリツプフロツプ1
3及びラツチ回路4をリセツトすることにより、
キー信号として取り込まない。
又キースイツチの上下方向に二重押しが行なわ
れた場合、例えば「3」と「6」のキースイツチ
が二重押しされた場合、出力線L5にはスキヤン
信号T2,T3が発生された時信号出力が得られカ
ウンタ11が「2」を計数することにより、出力
信号S2が発生しORゲート12を介してフリツプ
フロツプ13をセツトする。したがつて前述と同
様にして制御回路5は二重押しを検出できる。こ
の時出力線L5〜L7の1つの出力線にのみ出力が
発生させるものであり、ANDゲート7〜9が作
動されることはない。
れた場合、例えば「3」と「6」のキースイツチ
が二重押しされた場合、出力線L5にはスキヤン
信号T2,T3が発生された時信号出力が得られカ
ウンタ11が「2」を計数することにより、出力
信号S2が発生しORゲート12を介してフリツプ
フロツプ13をセツトする。したがつて前述と同
様にして制御回路5は二重押しを検出できる。こ
の時出力線L5〜L7の1つの出力線にのみ出力が
発生させるものであり、ANDゲート7〜9が作
動されることはない。
尚キースイツチが1個のみ操作されている場合
には、ORゲート6から出力が1回発生される為
カウンタ11の値は「1」となり、ラツチ回路4
にラツチ信号を供給することにより、前述のよう
に演算結果がラツチ回路4に記憶されキー信号と
して取り込まれる。
には、ORゲート6から出力が1回発生される為
カウンタ11の値は「1」となり、ラツチ回路4
にラツチ信号を供給することにより、前述のよう
に演算結果がラツチ回路4に記憶されキー信号と
して取り込まれる。
(ヘ) 考案の効果
上述の如く本考案のキー信号入力装置は、キー
マトリクスを構成する信号線に重み付けを行な
い、操作されたキースイツチにより出力された信
号に応じた重み付けの加算を行なうことにより、
キー信号を発生するよう構成したもので、簡単な
る構成でキー信号入力装置を達成することができ
る。又簡単なるゲート回路とカウンタを追加する
ことにより、容易にキースイツチの二重押しの検
出を行なうことができるもので、実用的効果大な
るものである。
マトリクスを構成する信号線に重み付けを行な
い、操作されたキースイツチにより出力された信
号に応じた重み付けの加算を行なうことにより、
キー信号を発生するよう構成したもので、簡単な
る構成でキー信号入力装置を達成することができ
る。又簡単なるゲート回路とカウンタを追加する
ことにより、容易にキースイツチの二重押しの検
出を行なうことができるもので、実用的効果大な
るものである。
第1図は本考案のキー信号入力装置の構成を示
すブロツク図、第2図はキースキヤン信号を示す
タイムチヤート図、第3図は本考案の他の実施例
を示すブロツク図である。 1……キーボード、2……キースキヤン信号発
生回路、3……加算回路、4……ラツチ回路、5
……制御回路。
すブロツク図、第2図はキースキヤン信号を示す
タイムチヤート図、第3図は本考案の他の実施例
を示すブロツク図である。 1……キーボード、2……キースキヤン信号発
生回路、3……加算回路、4……ラツチ回路、5
……制御回路。
Claims (1)
- キースイツチがマトリクス状に構成されたキー
ボードと、キーマトリクスの入力線にキースイツ
チをスキヤンするスキヤン信号を発生させるキー
スキヤン信号発生手段と、キースキヤン信号及び
キーマトリクスの出力線の信号出力に夫々重み付
けを行ない、キースキヤン信号とキーマトリクス
の出力線の信号出力の加算を行なう加算回路より
なり、信号出力に対応した重み付けの加算を行な
い加算結果をキー信号として発生することを特徴
とするキー信号入力装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP653484U JPS60123034U (ja) | 1984-01-20 | 1984-01-20 | キ−信号入力装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP653484U JPS60123034U (ja) | 1984-01-20 | 1984-01-20 | キ−信号入力装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60123034U JPS60123034U (ja) | 1985-08-19 |
JPH049631Y2 true JPH049631Y2 (ja) | 1992-03-10 |
Family
ID=30484063
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP653484U Granted JPS60123034U (ja) | 1984-01-20 | 1984-01-20 | キ−信号入力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60123034U (ja) |
-
1984
- 1984-01-20 JP JP653484U patent/JPS60123034U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS60123034U (ja) | 1985-08-19 |
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