JPH0493675A - Integrated circuit with trouble shooting device - Google Patents
Integrated circuit with trouble shooting deviceInfo
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Abstract
Description
【発明の詳細な説明】
〔概要〕
ＲＡＭ／ＲＯＭを内蔵する集積回路におし１てその故障
診断を容易化した故障診断機構を持つ集積回路に関し
ＬＳＩの診断のためのテストパターン作成を容易にし、
かつ診断時間を削減することを目的とし。[Detailed Description of the Invention] [Summary] This invention facilitates the creation of test patterns for diagnosing LSIs regarding integrated circuits incorporating RAM/ROM and having a fault diagnosis mechanism that facilitates fault diagnosis. ,
and aims to reduce diagnostic time.
ＲＡＭ／ＲＯＭの出力部に配置されるマルチプレクサと
その入力となるテスト用の信号を与えるための外部入
力端子とを備え２回路の診断時に動作モード選択信号に
よってマルチプレクサを制御し、ＲＡＭ／ＲＯＭに繋が
るゲートへ１外部入力端子からテスト用の適切なビット
パターンを与えるように構成する。また、ＲＡＭ／ＲＯ
Ｍの出力部に配置されるマルチプレクサと、スキャンバ
スに接続され、スキャン操作により値が設定可能であっ
て、出力がマルチプレクサの入力となるフリップフロッ
プとを備え１回路の診断時にマルチプレクサを制御し、
ＲＡＭ／ＲＯＭに繋がるゲートへ フリップフロップの
出力によりテスト用の適切なビットパターンを与えるよ
うに構成する。It is equipped with a multiplexer placed at the output section of the RAM/ROM and an external input terminal for supplying a test signal as its input, and the multiplexer is controlled by an operation mode selection signal when diagnosing two circuits, and connected to the RAM/ROM. The configuration is such that an appropriate bit pattern for testing is applied to the gate from one external input terminal. Also, RAM/RO
A multiplexer arranged at the output part of M, and a flip-flop connected to the scan canvas, whose value can be set by a scan operation, and whose output is the input of the multiplexer, and controls the multiplexer when diagnosing one circuit,
It is configured so that an appropriate bit pattern for testing is given to the gate connected to the RAM/ROM by the output of the flip-flop.
（産業上の利用分野〕
本発明は、ＲＡＭ／ＲＯＭを内蔵する集積回路において
、その故障診断を容易化した故障診断機構を持つ集積回
路に関する。(Industrial Application Field) The present invention relates to an integrated circuit having a built-in RAM/ROM and having a fault diagnosis mechanism that facilitates fault diagnosis.
ＬＳＩなどの集積回路の故障診断とは、製造プロセスに
起因するゲートレベルの動作不良を検出することであり
、製造されたＬＳＩなどの中から良品を選別するために
行う重要な作業である。この作業を効率化する技術が必
要とされている。Failure diagnosis of integrated circuits such as LSIs is the detection of gate-level malfunctions caused by the manufacturing process, and is an important task performed to select good products from manufactured LSIs. There is a need for technology to make this work more efficient.
（従来の技術）
ＬＳＩのゲートレベルの動作不良を検出する場合１診断
対象のゲートに対して、数種のテストパターンを入力さ
せ、そのゲートの各テストパターンに応した出力が期待
値になるかどうかを調べることが行われる。(Prior art) When detecting a malfunction at the gate level of an LSI, input several test patterns to the gate to be diagnosed, and check whether the output corresponding to each test pattern of the gate corresponds to the expected value. An investigation will be carried out to find out.
第３図は従来技術による回路樽成例を示している。FIG. 3 shows an example of a circuit structure according to the prior art.
図中、Ｆ２０２．Ｆ２Ｏ３は、スキャンバスに接続され
、スキャン操作によって任意の値が設定可能となってい
るスキャン用フリンブフロノブである。In the figure, F202. F2O3 is a flimbflow knob for scanning that is connected to the scan canvas and can be set to any value by a scanning operation.
第３図の２−Ｂの部分にあるように、ＬＳＩの外部入力
端子＋２０８．Ｉ２０９か、スキャン用フリンブフ口、
プＦ２０２．Ｆ２Ｏ３の出力を直接入力とするようなゲ
ート０２０６．Ｇ２０８については、入力として、出力
を期待値に変化させるようなテストパターンの作成は容
易であり診断も容易に行うことができる。As shown in the section 2-B in FIG. 3, the LSI external input terminal +208. I209 or Flynnbuch mouth for scanning,
F202. Gate 0206. which directly inputs the output of F2O3. Regarding G208, it is easy to create a test pattern that changes the output to the expected value as an input, and diagnosis can be easily performed.
さらに、このようなゲート０２０６ Ｇ２０８の出力
を受は取るようなゲートＧ２０７についても、同様に比
較的容易にテストパターンの作成診断が可能である。Furthermore, test pattern creation and diagnosis can be similarly relatively easily performed for the gate G207 that receives and receives the output of the gate 0206 G208.
実際に第３図に示す２−Ｂのような部分については１回
路の論理的な情報から、有効なテストパターンを計Ｘ機
で自動生成する方法が実用化されている。In fact, for a portion such as 2-B shown in FIG. 3, a method has been put into practical use in which effective test patterns are automatically generated using a total of X machines from logical information of one circuit.
ところが、図中２−Ａの部分のように、ゲートＧ２０１
．Ｇ２０３への入力の一部が、内蔵するＲＡＭ／ＲＯＭ
−Ｒ２０１の出力である場合には診断は容易ではない
。However, as shown in the part 2-A in the figure, the gate G201
．． Part of the input to G203 is from the built-in RAM/ROM.
- Diagnosis is not easy if the output is R201.
ＲＡＭの場合を例にとると、これらのゲートＧ２０１．
０２０３の入力端子に１診断のために有効なビットパタ
ーンを与えるためには、まず制御回路Ｒ２０２、Ｒ２Ｏ
３を動作させて、その５゛ノドパターンをＲＡＭ内の特
定番地に書き込んでおく必要がある。次に、再び制御回
路Ｒ２０２，Ｒ２Ｏ３を動作させて、読み込んだビット
パターンをケートＧ２０１．Ｇ２０３へ与える巳か方法
がない。Taking the case of RAM as an example, these gates G201.
In order to give an effective bit pattern for one diagnosis to the input terminal of 0203, first the control circuits R202 and R20
It is necessary to operate 3 and write the 5' cross pattern to a specific address in the RAM. Next, the control circuits R202 and R2O3 are operated again, and the read bit pattern is transferred to the gate G201. There is no way to give it to G203.
診断時に用いるテストパターンは、ＬＳＩの外部入力端
子もしくはスキャン用のフリップフロ。The test pattern used during diagnosis is the external input terminal of the LSI or the flip-flop for scanning.
プヘ与える値である。したがって、ＲＡＭ制御回路Ｒ２
０：２．Ｒ２Ｏ３にこのような回路動作をさせるために
は、外部入力端子あるいはスキャン用のフリップフロッ
プから、ＲＡＭ制御回路Ｒ２０２、Ｒ２Ｏ３までに存在
する論理回路Ｌ２０１Ｌ２０２の論理情報を解析して、
この出力がＲＡＭ制１１１１回路Ｒ２０２，Ｒ２Ｏ３を
正しく動作させることが期待されるようなテストパター
ンを生成しなければならないことになる。This is the value given to Puhe. Therefore, RAM control circuit R2
0:2. In order to make R2O3 perform such a circuit operation, analyze the logic information of the logic circuits L201L202 that exist from the external input terminal or scan flip-flop to the RAM control circuits R202 and R2O3.
A test pattern must be generated such that this output is expected to cause the RAM-based 1111 circuits R202 and R2O3 to operate correctly.
このことは、論理回路Ｌ２０１．Ｌ２０２への入力が、
ＬＳＩの外部入力端子やスキャン用のフリップフロンブ
の出力、あるいはそれらだけを入力とするゲートの出力
によるものだけである場合には、実現できなくもない。This means that logic circuit L201. The input to L202 is
It may be possible to achieve this if the output is from an external input terminal of the LSI, an output from a scanning flip-flop, or an output from a gate that receives only these as inputs.
しかし、論理回路Ｌ２０１、Ｒ２０２への入力が、さら
に他のＲＡＭ／ＲＯＭの出力を含むような場合には、論
理情報をさらに深く追跡し解析することが必要になりテ
ストパターンの作成は５人手で行うにしても計算機で行
うにしても大変困難となる。However, if the inputs to the logic circuits L201 and R202 further include the outputs of other RAM/ROMs, it is necessary to trace and analyze the logic information more deeply, and the test patterns can be created by five people. It is extremely difficult to do this using a computer.
同時にそのような場合には２診断を行うために多くのク
ロックが必要となり２診断の時間が増加する。At the same time, in such a case, many clocks are required to perform the two diagnoses, increasing the time required for the two diagnoses.
また、ＲＡＭ／ＲＯＭ −Ｒ２０１が本当に故障してい
た場合には、従来の技術では１それに繋がるゲートＧ２
０１．Ｇ２０２．Ｇ２０３の故障は全く検出することが
できない。In addition, if RAM/ROM-R201 is really broken, the conventional technology would be to
01. G202. Failure of G203 cannot be detected at all.
前述のように、従来技術による回路方式ではＲＡＭ／Ｒ
ＯＭの出力を入力に用いるようなゲート、さらにはその
出力を用いるようなゲートについて１診断のためのテス
トパターンの作成が非常に困難であり２診断のためのク
ロック数も増加するという問題があった。As mentioned above, in the conventional circuit system, RAM/R
There is a problem in that it is extremely difficult to create a test pattern for 1 diagnosis for gates that use the output of OM as input, and furthermore, that the number of clocks for 2 diagnosis increases. Ta.
本発明は上記問題点の解決を図り、ＬＳＩの診断のため
のテストパターン作成を容易にし、かつ診断時間を削減
する手段を提供することを目的としている。SUMMARY OF THE INVENTION The present invention aims to solve the above-mentioned problems and provides a means for facilitating the creation of test patterns for LSI diagnosis and reducing diagnosis time.
〔課題を解決するための手段］ 第１区は本発明の原理説明図である。[Means to solve the problem] The first section is an explanatory diagram of the principle of the present invention.
第１図において、１０は集積回路、１１は読み書きが可
能なメモリまたは読み出し専用メモリのＲＡＭ／ＲＯＭ
、１２はマルチプレクサ、１３は診断対象となっている
論理ゲート、１４はテストパターンの外部入力端子、１
５は通常動作モードまたは診断動作モードを指定するモ
ード選択端子１６はスキャン用のフリップフロップ １
７はスキャンパスを表す。In FIG. 1, 10 is an integrated circuit, and 11 is a read/write memory or a read-only memory RAM/ROM.
, 12 is a multiplexer, 13 is a logic gate to be diagnosed, 14 is an external input terminal for a test pattern, 1
5 is a mode selection terminal 16 for specifying a normal operation mode or a diagnostic operation mode; a flip-flop for scanning; 1
7 represents a scan path.
第１図（イ）の場合、ＲＡＭ／ＦｉｌＯＭ１１の出力部
にマルチプレクサ１２が配置される。マルチプレクサ１
２は、モート選択・端子１５に人力される動作モート選
択信号によって、ＲＡＭ／ＲＯＭ］１の出力または外部
入力端子１４に人力されたテス）・パターンの値のいず
れかを選択し１診断対象となっている論理ゲート１３の
入力とする。In the case of FIG. 1(A), a multiplexer 12 is arranged at the output section of the RAM/FilOM 11. Multiplexer 1
2 selects either the output of RAM/ROM]1 or the value of the test (test) pattern manually input to the external input terminal 14 according to the operation mote selection signal inputted to the mote selection terminal 15. This is the input to the logic gate 13 which is .
第１図（ロ）の場合にも、同様にＲＡ、＼４／ＲＯＮ１
１１の出力部にマルチプレクサ１２が配置さ湘。Similarly, in the case of Figure 1 (b), RA, \4/RON1
A multiplexer 12 is arranged at the output section of 11.
る。マルチプレクサ１２は、モー８１１尺端子１５に入
力される動作モード選択信号によって、ＲＡＭ／ＲＯＭ
ＩＩの出力またはスキャンバス１７を介して、スキャン
操作により値が設定されたフリップフロップ１６の出力
のいずれかを選択し３診断対象となっている論理ゲート
１３の入力とする。Ru. The multiplexer 12 selects the RAM/ROM according to the operation mode selection signal input to the motor 811 terminal 15.
Either the output of II or the output of the flip-flop 16 whose value has been set by the scan operation via the scan canvas 17 is selected and input to the logic gate 13 that is the object of the third diagnosis.
なお、１つの集積回路１０内で、第１図（イ）に示すよ
うな回路と、第１図（ロ）に示すような回路とを混在さ
せることも可能である。Note that it is also possible to have a circuit as shown in FIG. 1(a) and a circuit as shown in FIG. 1(b) coexisting in one integrated circuit 10.
［作用］
通常動作時には、マルチプレクサ１２によってＲＡＭ／
ＲＯＭＩ １の出力を選１尺することにより論理ゲート
１３への入力を、ＲＡＭ／ＲＯＭＩ ｌの出力とし、所
定の機能で回路を動作させる。[Function] During normal operation, the multiplexer 12
By selecting the output of ROMI 1, the input to logic gate 13 is made to be the output of RAM/ROMI 1, and the circuit is operated with a predetermined function.
回路の診断時には、マルチプレクサ１２によって、外部
入力端子１４がらの入力またはスキャン用のフリップフ
ロップ１６の出力を選択することにより、テスト用の適
切なピントパターンを２論理ゲート１３に与える。When diagnosing the circuit, the multiplexer 12 selects the input from the external input terminal 14 or the output from the scan flip-flop 16 to provide the two logic gates 13 with an appropriate focus pattern for testing.
［実施例］ 第２図は本発明の一実施例回路構成図を示す。[Example] FIG. 2 shows a circuit configuration diagram of an embodiment of the present invention.
第２Ｖにおいて、＋１０１−１１０９は外部入力端子、
０１０１〜０１０３は外部出力端子、Ｌｌｏｌ、Ｌｌ○
２は論理回路、Ｒ１（）］はＲＡＭ／ＲＯＭ、Ｒ１０２
，Ｒ１０３はＲＡＭ／ＲＯＭの制御回路、Ｍ］、０１．
Ｍ２Ｏ３はマルチプレクサ Ｆ１０１〜Ｆ１０３はスキ
ャン用のフリップフロップ、Ｇｌ○１−０１０９は診断
対象となるゲートを表す。At the 2nd V, +101-1109 is an external input terminal,
0101 to 0103 are external output terminals, Llol, Ll○
2 is a logic circuit, R1()] is RAM/ROM, R102
, R103 is a RAM/ROM control circuit, M], 01.
M2O3 is a multiplexer, F101 to F103 are scanning flip-flops, and Gl○1-0109 is a gate to be diagnosed.
第２図に示す回路の本来の通常の機能は、第３図に示す
ものと同様である。本実施例では、故障診断のために、
ＲＡＭ／ＲＯＭ −Ｒ１０１の出力部に、マルチプレク
サＭＩＯＩ、Ｍ１０２が設けられている。The original and normal function of the circuit shown in FIG. 2 is similar to that shown in FIG. In this embodiment, for fault diagnosis,
A multiplexer MIOI, M102 is provided at the output section of the RAM/ROM-R101.
外部入力端子１１０４は、第１図（イ）に示すテストパ
ターン入力用の外部入力端子１４に相当し、外部入力端
子１１０３は、第１図（イ）、（ロ）に示すモード選択
端子１５に相当する。また、フリップフロップＦ１０１
は、第１図（ロ）に示すフリップフロップ１６に相当す
る。The external input terminal 1104 corresponds to the external input terminal 14 for inputting a test pattern shown in FIG. 1(a), and the external input terminal 1103 corresponds to the mode selection terminal 15 shown in FIG. 1(a) and (b). Equivalent to. Also, flip-flop F101
corresponds to the flip-flop 16 shown in FIG. 1(b).
第２図に示す実施例では、ゲートＣ１○１４こ対する診
断は、外部入力端子１１０４からの入力で行うことがで
きるようになっている。また、ゲート１０３に対する診
断は、スキャン操作によって設定されたフリップフロッ
プＦ１０１の出力で行うことができるようになっている
。さらに１ これらを組み合わせて、ゲート０１０１．
０１０３の出カバターンを決めることにより５ゲートＧ
１０２の診断も可能である。In the embodiment shown in FIG. 2, diagnosis of the gate C1*14 can be performed by inputting from the external input terminal 1104. Further, diagnosis of the gate 103 can be performed using the output of the flip-flop F101 set by a scan operation. Furthermore, by combining these, gate 0101.
5 gate G by deciding the output turn of 0103
102 diagnoses are also possible.
通常動作時には、外部入力端子■１０３の値を通常動作
モードの°○゛′に固定することによりゲートＣｌ０Ｌ
、ＣｌＯ３への入力を、ＲＡＭ／ＲＯＭ−ＲＩＯＩの出
力とし、所定の機能に従った回路動作を行わせる。During normal operation, gate Cl0L is fixed by fixing the value of external input terminal ■103 to °○゛' of normal operation mode.
, ClO3 is set as the output of RAM/ROM-RIOI, and the circuit is operated according to a predetermined function.
これに対して、ＬＳＩ診断時には、外部入力端子＋１０
３の値を診断動作モードの“１゛°に固定することによ
り、ゲートＣｌ０Ｌ ０１０３への入力として、外部入
力端子１１０４からの入力またはスキャン用のフリップ
フロップＦ１０１の出力を、それぞれマルチプレクサＭ
ＩＯ１，ＭＩＯ２により選択する。On the other hand, when diagnosing an LSI, the external input terminal +10
By fixing the value of 3 to 1° in the diagnostic operation mode, the input from the external input terminal 1104 or the output of the scanning flip-flop F101 is used as the input to the gate Cl0L0103 by the multiplexer M.
Select by IO1 and MIO2.
［発明の効果］
以上説明したように１本発明の回路により、集積回路の
診断時には、ＲＡＭ／ＲＯＭに接続されたゲートへの入
力が、外部入力端子またはスキャン用のフリップフロッ
プから、直接与えることができるようになり、ＲＡＭ／
ＲＯＭの制御回路を動作させる必要がなくなるので、テ
ストパターンの作成が容易になる。また１診断のための
時間を短縮することが可能になる。[Effects of the Invention] As explained above, with the circuit of the present invention, when diagnosing an integrated circuit, input to the gate connected to the RAM/ROM can be directly given from an external input terminal or a scanning flip-flop. RAM/
Since there is no need to operate the control circuit of the ROM, test patterns can be easily created. Furthermore, it becomes possible to shorten the time required for one diagnosis.
第１図は本発明の原理説明閲
第２図）よ本発明の一実施例回路構成図第３図は従来技
術による回路構成例を示す。
図中、１０は集積回路、１１はＲＡＭ／ＲＯＭ１２はマ
ルチプレクサ、１３は論理ゲート１４は外部入力端子、
１５はモード選択端子、１６はフリップフロップ、１７
はスキャンバスを表す。FIG. 1 is a diagram explaining the principle of the present invention; FIG. 2 is a circuit configuration diagram of an embodiment of the present invention; FIG. 3 is a diagram showing an example of a circuit configuration according to the prior art. In the figure, 10 is an integrated circuit, 11 is a RAM/ROM 12 is a multiplexer, 13 is a logic gate 14 is an external input terminal,
15 is a mode selection terminal, 16 is a flip-flop, 17
represents a scan canvas.
Claims (1)
）において、 ＲＡＭ／ＲＯＭ（１１）の出力部に配置されるマルチプ
レクサ（１２）と、 そのマルチプレクサ（１２）の入力となるテスト用の信
号を外部から与えるための外部入力端子（１４）とを備
え、 回路の診断時には、動作モード選択信号によって前記マ
ルチプレクサ（１２）を制御し、前記ＲＡＭ／ＲＯＭ（
１１）に繋がるゲート（１３）へ、前記外部入力端子（
１４）からテスト用の適切なビットパターンを与えるよ
うにしたことを特徴とする故障診断機構を持つ集積回路
。 ２）ＲＡＭ／ＲＯＭ（１１）を内蔵する集積回路（１０
）において、 ＲＡＭ／ＲＯＭ（１１）の出力部に配置されるマルチプ
レクサ（１２）と、 スキャンバス（１７）に接続され、スキャン操作により
値が設定可能であって、出力が前記マルチプレクサ（１
２）の入力となるフリップフロップ（１６）とを備え、 回路の診断時には、動作モード選択信号によって前記マ
ルチプレクサ（１２）を制御し、前記ＲＡＭ／ＲＯＭ（
１１）に繋がるゲート（１３）へ、前記フリップフロッ
プ（１６）の出力によりテスト用の適切なビットパター
ンを与えるようにしたことを特徴とする故障診断機構を
持つ集積回路。[Claims] 1) An integrated circuit (10) with a built-in RAM/ROM (11)
) includes a multiplexer (12) disposed at the output section of the RAM/ROM (11), and an external input terminal (14) for externally applying a test signal to be input to the multiplexer (12). , When diagnosing the circuit, the multiplexer (12) is controlled by the operation mode selection signal, and the RAM/ROM (
11) to the gate (13) connected to the external input terminal (
14) An integrated circuit having a fault diagnosis mechanism characterized in that it provides an appropriate bit pattern for testing. 2) Integrated circuit (10) with built-in RAM/ROM (11)
), the multiplexer (12) arranged at the output section of the RAM/ROM (11) is connected to the scan canvas (17), and the value can be set by a scan operation, and the output is
When diagnosing the circuit, the multiplexer (12) is controlled by the operation mode selection signal, and the input of the RAM/ROM (2) is provided.
11) An integrated circuit having a fault diagnosis mechanism, characterized in that an appropriate bit pattern for testing is given to a gate (13) connected to the gate (13) by the output of the flip-flop (16).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206031A JPH0493675A (en) | 1990-08-03 | 1990-08-03 | Integrated circuit with trouble shooting device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206031A JPH0493675A (en) | 1990-08-03 | 1990-08-03 | Integrated circuit with trouble shooting device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493675A true JPH0493675A (en) | 1992-03-26 |
Family
ID=16516753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206031A Pending JPH0493675A (en) | 1990-08-03 | 1990-08-03 | Integrated circuit with trouble shooting device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493675A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08152459A (en) * | 1994-11-29 | 1996-06-11 | Nec Corp | Semiconductor device and its test method |
| US8018837B2 (en) | 2003-01-09 | 2011-09-13 | International Business Machines Corporation | Self-healing chip-to-chip interface |
-
1990
- 1990-08-03 JP JP2206031A patent/JPH0493675A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08152459A (en) * | 1994-11-29 | 1996-06-11 | Nec Corp | Semiconductor device and its test method |
| US8018837B2 (en) | 2003-01-09 | 2011-09-13 | International Business Machines Corporation | Self-healing chip-to-chip interface |
| US8050174B2 (en) | 2003-01-09 | 2011-11-01 | International Business Machines Corporation | Self-healing chip-to-chip interface |
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