JPH0493067A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
- Publication number
- JPH0493067A JPH0493067A JP2210790A JP21079090A JPH0493067A JP H0493067 A JPH0493067 A JP H0493067A JP 2210790 A JP2210790 A JP 2210790A JP 21079090 A JP21079090 A JP 21079090A JP H0493067 A JPH0493067 A JP H0493067A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- electrode layer
- base electrode
- memory device
- polycrystalline semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 239000012535 impurity Substances 0.000 claims abstract description 28
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 150000004767 nitrides Chemical class 0.000 claims abstract description 17
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 5
- 239000010937 tungsten Substances 0.000 claims abstract description 5
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 5
- 239000003990 capacitor Substances 0.000 claims description 20
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 abstract description 6
- 238000004544 sputter deposition Methods 0.000 abstract description 5
- 238000001704 evaporation Methods 0.000 abstract 1
- 230000008020 evaporation Effects 0.000 abstract 1
- 239000010408 film Substances 0.000 description 40
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体メモリ装置に係わり、特にＭＯＳＦＥＴ
（電界効果型トランジスタ）とキャパシタとより成るい
わゆるダイナミック・ランダム・アクセス・メモリ（以
下ＤＲＡＭと記す）に係わる。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a semiconductor memory device, and particularly to a MOSFET.
The present invention relates to a so-called dynamic random access memory (hereinafter referred to as DRAM), which is composed of a field-effect transistor (field-effect transistor) and a capacitor.
［発明の概要］
第１の本発明は、多結晶半導体層より成る下地電極層と
、これの表面に形成された窒化膜より成る誘電体層と、
この誘電体層を介して下地電極層に積層される上層電極
層とにより構成されるキャパシタを有するＤＲＡＭＡこ
おいて、この下地電極層が、不純物が導入された多結晶
半導体層と、これの」−に窒化チタン隔離層を介して積
層された高純度タングステン層とより成ることにより、
キャパシタの増大化をはかり、特性の向上をはかる。[Summary of the Invention] The first invention provides a base electrode layer made of a polycrystalline semiconductor layer, a dielectric layer made of a nitride film formed on the surface of the base electrode layer,
In a DRAM having a capacitor composed of an upper electrode layer stacked on a base electrode layer via this dielectric layer, this base electrode layer is composed of a polycrystalline semiconductor layer into which impurities are introduced, and a polycrystalline semiconductor layer into which an impurity is introduced. - a high-purity tungsten layer laminated via a titanium nitride isolation layer,
We aim to increase the size of the capacitor and improve its characteristics.
第２の本発明は、上述のＤＲＡＭにおいて、下地電極層
が、不純物が導入された多結晶半導体層上に不純物が導
入されない多結晶半導体層が形成された積層構造とされ
たことにより、キャパシタの増大化をはかり、特性の向
上をはかる。A second aspect of the present invention is that, in the above-mentioned DRAM, the base electrode layer has a stacked structure in which a polycrystalline semiconductor layer to which impurities are not introduced is formed on a polycrystalline semiconductor layer to which impurities are introduced. We aim to increase the size and improve the characteristics.
半導体メモリ装置のＤＲＡＭは、スイッチング・トラン
ジスタを構成するＭＯＳＦＥＴと容量即ちキャパシタと
より成るメモリセルが配列されて成る。A DRAM, which is a semiconductor memory device, is made up of an array of memory cells each consisting of a MOSFET that constitutes a switching transistor and a capacitor.
一般に、このキャパシタを構成する各電極層間に介在さ
せる誘電体層としては、酸化物層〜窒化物層−酸化物層
（以下０−Ｎ−０と記す）より成る３層構造を採ってい
た。この０−Ｎ−０の３層構造は、下地電極層又は上層
電極層との密着性や、誘電率の増大化をはかるものとし
て構成されていた。ところが実際上、下地電極層上の酸
化物層即ち第１の酸化物層は、通常下地電極層の酸化に
よって形成しており、良質な膜として形成することは難
しかった。このためキャパシタ誘電体層の信頼性は、は
ぼ窒化物層−酸化物層（以下Ｎ−０と記す）の２層で決
定されていた。Generally, the dielectric layer interposed between the electrode layers constituting this capacitor has a three-layer structure consisting of an oxide layer, a nitride layer, and an oxide layer (hereinafter referred to as 0-N-0). This 0-N-0 three-layer structure was designed to improve adhesion to the base electrode layer or the upper electrode layer and increase the dielectric constant. However, in practice, the oxide layer on the base electrode layer, that is, the first oxide layer, is usually formed by oxidizing the base electrode layer, and it is difficult to form a high-quality film. For this reason, the reliability of the capacitor dielectric layer has been determined by two layers: a nitride layer and an oxide layer (hereinafter referred to as N-0).
一方、近年半導体メモリ装置の大メモリ容量化がはから
れ、これに伴ってメモリセル面積の縮小化が益々要求さ
れている。例えば１６ＭビットＤＩ？ＡＭや６４Ｍビッ
トＤＲＡＭを実現するためには、１メモリセル当たりの
面積を４μｍ２以下とする必要がある。On the other hand, in recent years, efforts have been made to increase the memory capacity of semiconductor memory devices, and as a result, there is an increasing demand for reduction in memory cell area. For example, 16Mbit DI? In order to realize AM or 64 Mbit DRAM, the area per memory cell must be 4 μm 2 or less.
この様な極めて小さい面積内で各メモリセルを構成する
場合、上述したような０−Ｎ−０構造においては、全体
の膜厚が大となってしまうことから、昨今良質な膜質を
得難かった第１の酸化物層を排除して、Ｎ−０の２層構
造とすることにより微細なキャパシタ面積内における容
量の増大化をはかろうとする方向にある。When configuring each memory cell within such an extremely small area, the overall film thickness becomes large in the 0-N-0 structure described above, which has recently made it difficult to obtain good film quality. The trend is to increase the capacitance within a minute capacitor area by eliminating the first oxide layer and creating an N-0 two-layer structure.
従来のＮ−０の２層構造の誘電体層を有するキャパシタ
が形成された半導体メモリ装置の一例の路線的拡大断面
図を第３図に示す。FIG. 3 shows an enlarged cross-sectional view of an example of a semiconductor memory device in which a capacitor having a conventional N-0 two-layer dielectric layer is formed.
この例においては、キャパシタ電極が積層されて構成さ
れて成るいわゆるスタックド・キャパシタ型ＤＲＡＭを
示し、例えばＳｉ単結晶等の第１導電型例えばｐ型領域
より成る基体（１）上に、例えば熱酸化等により厚い５
４０２層より成る素子分離層（２）いわゆるＬＯＧＯ３
を形成し、さらに熱酸化等によって薄膜ＳｉＯ□等より
成るゲート絶縁層（３）を形成する。そして例えば低比
抵抗多結晶Ｓｉ層等を所要のパターンにパターニングし
てゲート電極（４）を形成し、このゲート電極（４）と
素子分離層（２）とをマスクとして低濃度に第２導電型
例えばｎ型のＡｓ等の不純物を注入して低濃度ソース／
ドレイン領域（５）を形成し、更に全面的に絶縁層（６
）を被着してサイドウオール（６Ｓ）を形成する。その
後フォトリソグラフィ等の適用により低濃度ソース／ド
レイン領域（５）上に開口（７）を穿設して、この開口
（７）を通じて、またサイドウオール（６Ｓ）及びゲー
ト電極（４）等をマスクとして、Ｐ等のｎ型不純物を注
入して、第１及び第２のソース／ドレイン領域（７Ａ）
及び（７Ｂ）を形成する。This example shows a so-called stacked capacitor type DRAM in which capacitor electrodes are laminated. etc. thicker 5
Element isolation layer (2) consisting of 402 layers, so-called LOGO3
A gate insulating layer (3) made of a thin film of SiO□ or the like is further formed by thermal oxidation or the like. Then, for example, a low resistivity polycrystalline Si layer or the like is patterned into a desired pattern to form a gate electrode (4), and a second conductive layer is formed at a low concentration using the gate electrode (4) and the element isolation layer (2) as a mask. Type impurities such as n-type As are implanted to form a low concentration source/
A drain region (5) is formed, and an insulating layer (6) is formed on the entire surface.
) to form a side wall (6S). Thereafter, an opening (7) is formed on the low concentration source/drain region (5) by photolithography, etc., and the sidewall (6S), gate electrode (4), etc. are masked through this opening (7). Then, an n-type impurity such as P is implanted to form the first and second source/drain regions (7A).
and (7B) are formed.
そして開口（７）内を埋め込むように、例えば低比抵抗
多結晶Ｓｉ層即ち不純物をドープした多結晶Ｓｉ層を被
着して後、これを所要のパターンにパターニングしてキ
ャパシタを構成する下地電極層（８）を形成する。この
下地電極層（８）上に例えば５ｉＪ４ＳｉＯ□より成る
即ちＮ−０構造を採る誘電体層（９）を例えばＣＶＤ
（化学的気相成長）法等により全面的に被着し、さらに
この上に低比抵抗多結晶Ｓｉ層等を全面的に被着した後
所要のパターンにパターニングして」二層電極層（１０
）を形成する。その後例えば訴ドープの低融点ガラス等
より成る絶縁層（１１）を全面的に被着形成して、第２
のソース／ドレイン領域（７Ｂ）上にビットコンタクト
窓（１２）を穿設し、この窓（１２）内を埋め込むよう
に例えばＡＩをスパッタリング等により被着するか或い
は低比抵抗多結晶３４層をＣＶＤ法等により形成した後
、所要のパターンにパターニングしてビット線（１３）
を形成して半導体メモリ装置（２０）を得る。Then, after depositing, for example, a low resistivity polycrystalline Si layer, that is, a polycrystalline Si layer doped with impurities, so as to fill the inside of the opening (7), this is patterned into a desired pattern to form a base electrode forming a capacitor. Form layer (8). On this base electrode layer (8), a dielectric layer (9) made of, for example, 5iJ4SiO□, that is, having an N-0 structure, is formed by, for example, CVD.
(Chemical vapor deposition) method, etc., and then a low resistivity polycrystalline Si layer, etc. is deposited on the entire surface, and then patterned into a desired pattern to form a two-layer electrode layer ( 10
) to form. Thereafter, an insulating layer (11) made of, for example, doped low melting point glass is deposited on the entire surface, and a second layer is formed.
A bit contact window (12) is formed on the source/drain region (7B), and for example, AI is deposited by sputtering or the like, or a low resistivity polycrystalline 34 layer is deposited so as to fill the inside of this window (12). Bit lines (13) are formed by a CVD method, etc., and then patterned into a desired pattern.
A semiconductor memory device (20) is obtained.
しかしながら、このようなＮ−０の２層構造の誘電体層
（９）を形成する場合、上述した下地電極層（８）とし
て−船釣に低比抵抗多結晶Ｓｉ層等の不純物導入半導体
層を用いているため、７６０’Ｃ前後の加熱を行うＣＶ
Ｄ法等により５ｉＪ４を被着するときに、空気分子の巻
き込み等によって下地電極層（８）が酸化されてしまい
、Ｓｉ３Ｎ４層等より成る誘電体層（９）と下地電極層
（８）との間に酸化膜が形成されてしまう場合があった
。この酸化膜は上述したようにその膜質が良好でないた
め形成されないことが望ましく、下地電極層（８）の酸
化を抑制することが課題となっていた。However, when forming such an N-0 two-layer dielectric layer (9), an impurity-doped semiconductor layer such as a low resistivity polycrystalline Si layer is used as the base electrode layer (8). Because it uses a CV that heats around 760'C
When depositing 5iJ4 by the D method, etc., the base electrode layer (8) is oxidized due to the inclusion of air molecules, etc., and the dielectric layer (9) consisting of the Si3N4 layer etc. and the base electrode layer (8) are oxidized. In some cases, an oxide film was formed in between. As described above, this oxide film has poor film quality, so it is desirable not to form it, and it has been a problem to suppress oxidation of the base electrode layer (8).
（発明が解決しようとする課題〕
本発明は、上述したようなりＲＡＭにおけるキャパシタ
を構成する下地電極層上に酸化物層が形成されることを
抑制し、信頼性が高く、かつ大容量を有する半導体メモ
リ装置を提供するものである。(Problems to be Solved by the Invention) As described above, the present invention suppresses the formation of an oxide layer on the base electrode layer that constitutes the capacitor in the RAM, and provides high reliability and large capacity. A semiconductor memory device is provided.
本発明による半導体メモリ装置の路線的拡大断面図を第
１図Ｃ及び第２図Ｃに示す。FIG. 1C and FIG. 2C show enlarged cross-sectional views of a semiconductor memory device according to the present invention.
第１の本発明による半導体メモリ装置は、第１図Ｃに示
すように、多結晶半導体層より成る下地電極層（８）と
、これの表面に形成された窒化膜（９Δ）電極層（８）
に積層される上層電極層（１ｏ）とにより構成されるキ
ャパシタ（１５）を有するダイナミック・ランダム・ア
クセス・メモリにおいて、下地電極層（８）が、不純物
が導入された多結晶半導体層（８Ａ）と、これの上に窒
化チタン隔離層（８Ｂ）を介して積層された高純度タン
グステン層（８Ｃ）とより成る。As shown in FIG. 1C, the semiconductor memory device according to the first invention includes a base electrode layer (8) made of a polycrystalline semiconductor layer, and a nitride film (9Δ) electrode layer (8) formed on the surface of the base electrode layer (8). )
In a dynamic random access memory having a capacitor (15) constituted by an upper electrode layer (1o) stacked on the base electrode layer (8), the base electrode layer (8) is a polycrystalline semiconductor layer (8A) into which an impurity is introduced. and a high purity tungsten layer (8C) laminated thereon via a titanium nitride isolation layer (8B).
第２の本発明による半導体メモリ装置は、第２図Ｃに示
すように、多結晶半導体層より成る下地電極層（８）と
、これの表面に形成された窒化膜（９＾）より成る誘電
体層（９）と、この誘電体層（９）を介して下地電極層
（８）に積層される上層電極層（１ｏ）とにより構成さ
れるキャパシタ（１５）を有するダイナミック・ランダ
ム・アクセス・メモリにおいて、下地電極層（８）が、
不純物が導入された多結晶半導体層（８八）−ヒに不純
物が導入されない多結晶半導体層（８Ｄ）の形成された
積層構造とする。As shown in FIG. 2C, the semiconductor memory device according to the second invention includes a base electrode layer (8) made of a polycrystalline semiconductor layer and a dielectric layer made of a nitride film (9^) formed on the surface of the base electrode layer (8). A dynamic random access capacitor (15) comprising a body layer (9) and an upper electrode layer (1o) laminated on a base electrode layer (8) via this dielectric layer (9). In the memory, the base electrode layer (8) is
The layered structure is such that a polycrystalline semiconductor layer (8D) into which impurities are not introduced is formed between a polycrystalline semiconductor layer (88) and an impurity-introduced polycrystalline semiconductor layer (8D).
上述したように、第１の本発明による半導体メモリ装置
では、第１図Ｃに示すように、ＤＲＡＭにおける下地電
極層（８）として、不純物が導入された多結晶半導体層
（８Ａ）上に、窒化チタンＴｉＮ隔離層（８Ｂ）を被着
した後高純度タングステンＷ層（８Ｃ）を被着形成した
構造とする。As described above, in the semiconductor memory device according to the first aspect of the present invention, as shown in FIG. A titanium nitride TiN isolation layer (8B) is deposited, followed by a high purity tungsten W layer (8C).
高純度Ｗの酸化物は蒸気圧が高いため、高純度Ｗ層（８
Ｃ）上に形成されてもずく゛に表面から解離する。従っ
て、この後の５４３Ｎ４層等の誘電体層（９）を形成す
る際に、例えば７６０°Ｃ程度の加熱工程を経ても、最
終的にはこの高純度Ｗ層（８Ｃ）上に酸化膜が形成され
ない。High-purity W oxide has a high vapor pressure, so the high-purity W layer (8
C) It is formed on the surface and rapidly dissociates from the surface. Therefore, when forming the subsequent dielectric layer (9) such as the 543N4 layer, even if a heating process of about 760°C is performed, an oxide film will eventually form on this high-purity W layer (8C). Not formed.
また、ＴｉＮ隔離層（８Ｂ）を不純物導入多結晶半導体
層（８Ａ）と高純度Ｗ層（８Ｃ）との間に設けることに
より、多結晶半導体と高純度Ｗとの混晶を回避すること
ができ、より高純度Ｗ層（８Ｃ）の酸化を回避する効果
を大とすることができる。Furthermore, by providing a TiN isolation layer (8B) between the impurity-doped polycrystalline semiconductor layer (8A) and the high-purity W layer (8C), it is possible to avoid mixed crystals between the polycrystalline semiconductor and the high-purity W layer. This can increase the effect of avoiding oxidation of the higher purity W layer (8C).
また、第２の本発明による半導体メモリ装置では、第２
図Ｃに示すように、ＤＲＡＭにおける下地電極層（８）
として、不純物導入多結晶半導体層（８Ａ）上に、不純
物が導入されない多結晶半導体層（８Ｄ）を被着形成す
る構造とする。Further, in the semiconductor memory device according to the second invention, the second
As shown in Figure C, the base electrode layer (8) in DRAM
In this structure, a polycrystalline semiconductor layer (8D) into which no impurity is introduced is deposited on the impurity-introduced polycrystalline semiconductor layer (8A).
この不純物が導入されない多結晶半導体層（８Ｄ）上で
は極めて酸化膜が成長しにくいため、格段に酸化膜の成
長を抑制することができる。Since it is extremely difficult for an oxide film to grow on the polycrystalline semiconductor layer (8D) into which this impurity is not introduced, the growth of the oxide film can be significantly suppressed.
また上述した第１及び第２の本発明による半導体メモリ
装置では、酸化膜の生成を抑制することができるように
したので、窒化膜と酸化膜とより成るＮ−００２層構造
を採って全体の誘電体層（９）の膜厚を薄くすることが
でき、更に下地電極層（８）上の酸化膜形成を抑制した
ことによって良好な膜質の下地電極層（８）を構成する
ｑとが相俟って、これら下地電極層（８）、誘電体層（
９）及び上層電極層（１０）により信頼性が高く、かつ
大容量のキャパシタを有する半導体メモリ装置を提供す
ることができる。Furthermore, in the semiconductor memory devices according to the first and second aspects of the present invention described above, since the formation of an oxide film can be suppressed, an N-002 layer structure consisting of a nitride film and an oxide film is adopted, so that the overall The thickness of the dielectric layer (9) can be reduced, and the formation of an oxide film on the base electrode layer (8) can be suppressed, resulting in good film quality and compatibility with q constituting the base electrode layer (8). These base electrode layers (8) and dielectric layers (
9) and the upper electrode layer (10), it is possible to provide a semiconductor memory device having high reliability and a large capacity capacitor.
［実施例〕
以下、本発明による半導体メモリ装置を、その理解を容
易にするために、製造工程図を参照して詳細に説明する
。[Example] Hereinafter, a semiconductor memory device according to the present invention will be described in detail with reference to manufacturing process diagrams in order to facilitate understanding thereof.
この例においては、キャパシタ電極が積層されて構成さ
れて成るいわゆるスタックド・ギャパシタ型ＤＲへ門を
示す。This example shows a gate to a so-called stacked gapacitor type DR in which capacitor electrodes are stacked.
先ず第１の本発明による半導体メモリ装置の一例を示す
。First, an example of a semiconductor memory device according to the first invention will be shown.
実施例１
第１図Ａに示すように、例えばＳｉ単結晶等の第１導電
型例えばｐ型頭域より成る基体（１）上に、例えば熱酸
化等により厚いＳｉＯ□層より成る素子分離層（２）い
わゆるＬＯＧＯ３を形成し、さらに熱酸化等によって薄
膜ＳｉＯ□等より成るゲート絶縁層（３）を形成する。Example 1 As shown in FIG. 1A, an element isolation layer made of a thick SiO□ layer formed by thermal oxidation or the like is formed on a substrate (1) made of a first conductivity type, e.g., p-type head region, such as Si single crystal. (2) A so-called LOGO3 is formed, and a gate insulating layer (3) made of a thin film of SiO□ or the like is further formed by thermal oxidation or the like.
そして例えば低比抵抗多結晶Ｓｉ層等を所要のパターン
にパターニングしてゲート電極（４）を形成し、このゲ
ート電極（４）と素子分離層（２）とをマスクとして低
濃度に第２導電型例えばｎ型のＡｓ等の不純物を注入し
て低濃度ソース／ドレイン領域（５）を形成し、更に全
面的に絶縁層（６）を被着してサイドウオール（６Ｓ）
を形成する。その後フォトリソグラフィ等の適用により
低濃度ソース／ドレイン領域（５）上に開口（力を穿設
して、この開口（７）を通じて、またサイドウオール（
６Ｓ）及びゲート電極（４）等をマスクとして、Ｐ等の
ｎ型不純物を注入して、第１及び第２のソース／ドレイ
ン領域（７Ａ）及び（７Ｂ）を形成する。そして開口（
７）内を埋め込むように、例えば低比抵抗多結晶Ｓｉ層
即ち不純物をドープした多結晶Ｓｉ層を被着して後、こ
れを所要のパターンにパターニングして不純物導入多結
晶半導体層（８八）を形成する。Then, for example, a low resistivity polycrystalline Si layer or the like is patterned into a desired pattern to form a gate electrode (4), and a second conductive layer is formed at a low concentration using the gate electrode (4) and the element isolation layer (2) as a mask. A low concentration source/drain region (5) is formed by implanting an impurity such as n-type As, and an insulating layer (6) is further deposited on the entire surface to form a side wall (6S).
form. Thereafter, by applying photolithography or the like, an opening (force) is formed on the low concentration source/drain region (5), and through this opening (7), the side wall (
6S) and the gate electrode (4) as masks, an n-type impurity such as P is implanted to form first and second source/drain regions (7A) and (7B). and opening (
7) After depositing, for example, a low resistivity polycrystalline Si layer, that is, a polycrystalline Si layer doped with impurities, so as to fill the inside, this is patterned into a desired pattern to form an impurity-doped polycrystalline semiconductor layer (88 ) to form.
次に第１図Ｂに示すように、ＴｉＮ隔離層（８Ｂ）をス
パッタリング等により被着した後、高純度Ｗ層（８Ｃ）
を蒸着等により被着形成し、これらを所要のパターンに
パターニングして、不純物導入多結晶半導体層（８Ａ）
、ＴｉＮ隔離層（８Ｂ）及び高純度Ｗ層（８Ｃ）とより
成る下地電極層（８）を構成する。Next, as shown in FIG. 1B, after depositing a TiN isolation layer (8B) by sputtering etc., a high purity W layer (8C) is deposited.
are deposited by vapor deposition or the like, and patterned into a desired pattern to form an impurity-introduced polycrystalline semiconductor layer (8A).
, a TiN isolation layer (8B) and a high-purity W layer (8C) constitute a base electrode layer (8).
そして第１図Ｃに示すように、この下地電極層（８）上
に例えばＳｉ：＋Ｎｎより成る窒化膜（９Ａ）及び５ｉ
０２より成る酸化膜（９Ｂ）とを、それぞれ例えばＣＶ
Ｄ法等により全面的に被着し、窒化１！（９Ａ）及び酸
化膜（９Ｂ）とより成る誘電体層（９）を形成する。次
にこの上に低比抵抗多結晶Ｓｉ層等を全面的に被着した
後所要のパターンにパターニングして上層電極層（１０
）を形成する。その後例えば眞ドープの低融点ガラス等
より成る絶縁層（１１）を全面的に被着形成して、第２
のソース／ドレイン領域（７Ｂ）上にピットコンタクＩ
・窓（１２）を穿設し、この窓（１２）内を埋め込むよ
うに例えばＡｌをスパッタリング等により被着するか、
或いは低比抵抗多結晶Ｓｉ層をＣＶＤ法等により形成し
た後、所要のパターンにパターニングしてビット線（］
３）を形成して、半導体メモリ装置（２０）を得る。As shown in FIG. 1C, a nitride film (9A) made of, for example, Si:+Nn and a
For example, CV
Fully coated using D method etc. and nitrided 1! A dielectric layer (9) consisting of (9A) and an oxide film (9B) is formed. Next, a low resistivity polycrystalline Si layer or the like is deposited on the entire surface, and then patterned into a desired pattern to form an upper electrode layer (10
) to form. Thereafter, an insulating layer (11) made of, for example, truly doped low melting point glass is deposited on the entire surface, and a second layer is formed.
Pit contact I on the source/drain region (7B) of
・Drill a window (12) and deposit Al, for example, by sputtering or the like so as to fill the inside of the window (12), or
Alternatively, after forming a low resistivity polycrystalline Si layer by CVD method etc., it is patterned into a desired pattern to form a bit line ().
3) to obtain a semiconductor memory device (20).
このような構成による半導体メモリ装置（２ｏ）では、
誘電体層（９）即ち窒化膜（９Ａ）をＣＶＤ法等により
形成する際にも下地電極層（８）上に酸化膜が形成され
にくく、良好な膜質の容量を得ることができる。In the semiconductor memory device (2o) with such a configuration,
Even when the dielectric layer (9), that is, the nitride film (9A) is formed by CVD or the like, an oxide film is hardly formed on the base electrode layer (8), and a capacitance with good film quality can be obtained.
次に第２の本発明による半導体メモリ装置の一例を示す
。Next, an example of a semiconductor memory device according to the second invention will be shown.
実施例２
第２図Ａに示すように、例えばＳｉ単結晶等の第１導電
型例えばｐ型頭域より成る基体（１）上に、例えば熱酸
化等により厚い５ｉＯｚ層より成る素子分離層（２）い
わゆるＬ ＯＧ ＯＳを形成し、さらに熱酸化等によっ
て薄膜ＳｉＯ□等より成るゲート絶縁層（３）を形成す
る。そして例えば低比抵抗多結晶Ｓｉ層等を所要のパタ
ーンにパターニングしてゲート電極（４）を形成し、こ
のゲート電極（４）と素子分離層（２）とをマスクとし
て低濃度に第２導電型例えばｎ型のＡｓ等の不純物を注
入して低濃度ソース／ドレイン領域（５）を形成し、更
に全面的に絶縁層（６）を被着してサイドウオール（６
Ｓ）を形成する。その後フォトリソグラフィ等の適用に
より低濃度ソース／ドレイン領域（５）上に開口（７）
を穿設して、この開口（７）を通じて、またサイドウオ
ール（６Ｓ）及びゲート電極（４）等をマスクとして、
Ｐ等のｎ型不純物を注入して、第１及び第２のソース／
ドレイン領域（７八）及び（７Ｂ）を形成する。そして
開口（７）内を埋め込むように、例えば低比抵抗多結晶
Ｓｉ層即ち不純物をドープした多結晶Ｓｉ層を被着して
後、これを所要のパターンにパターニングして不純物導
入多結晶半導体層（８Ａ）を形成する。Example 2 As shown in FIG. 2A, an element isolation layer (1) consisting of a thick 5iOz layer is formed by, for example, thermal oxidation on a substrate (1) consisting of a first conductivity type, for example, p-type head region, such as Si single crystal. 2) A so-called LOG OS is formed, and a gate insulating layer (3) made of a thin film of SiO□ or the like is further formed by thermal oxidation or the like. Then, for example, a low resistivity polycrystalline Si layer or the like is patterned into a desired pattern to form a gate electrode (4), and a second conductive layer is formed at a low concentration using the gate electrode (4) and the element isolation layer (2) as a mask. A low concentration source/drain region (5) is formed by implanting an impurity such as n-type As, and an insulating layer (6) is further deposited on the entire surface to form a sidewall (6).
S) is formed. After that, an opening (7) is formed on the low concentration source/drain region (5) by applying photolithography, etc.
Through this opening (7), and using the side wall (6S), gate electrode (4), etc. as a mask,
An n-type impurity such as P is implanted to form the first and second sources/
Drain regions (78) and (7B) are formed. Then, for example, a low resistivity polycrystalline Si layer, that is, a polycrystalline Si layer doped with impurities, is deposited so as to fill the inside of the opening (7), and then this is patterned into a desired pattern to form an impurity-doped polycrystalline semiconductor layer. (8A) is formed.
次に第２図Ｂに示すように、不純物導入多結晶半導体Ｊ
ｉ（８Ａ）ｌに、不純物を導入しない多結高純（Ｐｕｒ
ｅ）Ｓｉ層等をＣＶＤ法等により被着形成した後、所要
のパターンにパターニングして、不純物導入多結晶半導
体層（８Ａ）及び不純物を導入しない多結晶半導体層（
８Ｄ）とより成る下地電極層（８）を構成する。Next, as shown in FIG. 2B, the impurity-introduced polycrystalline semiconductor J
Polycrystalline high purity (Pur) that does not introduce impurities into i(8A)l
e) After forming a Si layer etc. by CVD method etc., it is patterned into a required pattern to form an impurity-doped polycrystalline semiconductor layer (8A) and an impurity-free polycrystalline semiconductor layer (8A).
8D) constitutes a base electrode layer (8).
このとき、不純物を導入しない多結晶半導体層（８Ｄ）
上から全面的に例えばＳｉをイオン注入することにより
、この多結晶半導体層（８Ｄ）上に自然酸化により形成
された酸化膜ＳｉＯ□の結合を破壊して、酸化膜の成長
を更に抑制することができる。At this time, a polycrystalline semiconductor layer (8D) into which impurities are not introduced
By ion-implanting Si, for example, over the entire surface from above, the bonds of the oxide film SiO□ formed by natural oxidation on this polycrystalline semiconductor layer (8D) are broken, and the growth of the oxide film is further suppressed. I can do it.
そして第２図Ｃに示すように、この下地電極層（８）上
に例えばＳｉ３Ｎ４より成る窒化膜（９八）及びＳｉＯ
２より成る酸化膜（９Ｂ）とを、それぞれ例えばＣＶＤ
法等により全面的に被着し、窒化膜（９八）及び酸化膜
（９Ｂ）とより成る誘電体層（９）を形成する。次にこ
の上に低比抵抗多結晶Ｓｉ層等を全面的に被着した後所
要のパターンにパターニングして−に１層電極層（１０
）を形成する。その後例えばＡｓドープの低融点ガラス
等より成る絶縁層（１１）を全面的に被着形成して、第
２のソース／ドレイン領域（７Ｂ）上にピントコンタク
ト窓（１２）を穿設し、この窓（１２）内を埋め込むよ
うに例えばＡｌをスパッタリング等により被着するか、
或いは低比抵抗多結晶Ｓｉ層をＣＶＤ法等により形成し
た後、所要のパターンにパターニングしてビット線（１
３）を形成して、半導体メモリ装置（２０）を得る。As shown in FIG. 2C, a nitride film (98) made of, for example, Si3N4 and a SiO
For example, the oxide film (9B) consisting of
A dielectric layer (9) consisting of a nitride film (98) and an oxide film (9B) is formed by coating the entire surface by a method such as a method. Next, a low resistivity polycrystalline Si layer or the like is deposited on the entire surface, and then patterned into the desired pattern.
) to form. Thereafter, an insulating layer (11) made of, for example, As-doped low melting point glass is deposited over the entire surface, and a focus contact window (12) is formed on the second source/drain region (7B). For example, deposit Al by sputtering or the like so as to fill the inside of the window (12), or
Alternatively, after forming a low resistivity polycrystalline Si layer by CVD method etc., it is patterned into a desired pattern to form a bit line (1
3) to obtain a semiconductor memory device (20).
このような構成による半導体メモリ装置り２０）では、
誘電体層（９）即ち窒化膜（９Ａ）をＣＶＤ法等により
形成する際にも下地電極層（８）上に酸化膜が形成され
にくく、良好な膜質の容量を得ることができる。In the semiconductor memory device 20) with such a configuration,
Even when the dielectric layer (9), that is, the nitride film (9A) is formed by CVD or the like, an oxide film is hardly formed on the base electrode layer (8), and a capacitance with good film quality can be obtained.
上述したように、第１の本発明による半導体メモリ装置
（２０）は、下地電極層（８）の表面が高純度Ｗ層（８
Ｃ）より成ることにより、酸化膜の成長を格段に抑制す
ることができる。As described above, in the semiconductor memory device (20) according to the first aspect of the present invention, the surface of the base electrode layer (8) is made of a high-purity W layer (8).
C), the growth of the oxide film can be significantly suppressed.
また第２の本発明による半導体メモリ装置（２０）は、
下地電極層（８）が不純物導入多結晶半導体層（８八）
及び不純物を導入しない多結晶半導体層（８Ｄ）とより
構成することにより、上述の第１の本発明と同様に、酸
化膜の成長を格段に抑制することができる。Further, the semiconductor memory device (20) according to the second invention includes:
The base electrode layer (8) is an impurity-doped polycrystalline semiconductor layer (88)
and a polycrystalline semiconductor layer (8D) into which impurities are not introduced, it is possible to significantly suppress the growth of an oxide film, similarly to the first aspect of the invention described above.
従って」二連した第１及び第２の本発明による半導体メ
モリ装置では、酸化膜の生成を抑制することができるよ
うにしたので、窒化膜と酸化膜とより成るＮ−０の２層
構造を採って全体の誘電体層（９）の膜厚を薄くするこ
とができ、更に下地電極層（８）上の酸化膜形成を抑制
したことによって良好な膜質の下地電極層（８）を構成
することが相俟って、これら下地電極層（８）、誘電体
層（９）、上層電極層（１０）により、信頬性が高く且
つ大容量のキャパシタを有する半導体メモリ装置を得る
ことができる。Therefore, in the semiconductor memory devices according to the first and second embodiments of the present invention, the formation of an oxide film can be suppressed, so that the N-0 two-layer structure consisting of a nitride film and an oxide film is used. This makes it possible to reduce the thickness of the entire dielectric layer (9), and further suppresses the formation of an oxide film on the base electrode layer (8), thereby forming a base electrode layer (8) with good film quality. Together, these base electrode layer (8), dielectric layer (9), and upper electrode layer (10) make it possible to obtain a semiconductor memory device having a capacitor with high reliability and large capacity. .
第１図Ａ−Ｃは第１の本発明による半導体メモリ装置の
製造工程図、第２図Ａ〜Ｃは第２の本発明による半導体
メモリ装置の製造工程図、第３図は従来の半導体メモリ
装置の路線的拡大断面図である。
（１）は基体、（２）は素子分離層、（３）はゲート絶
縁層、（４）はゲート電極、（５）は低濃度ソース／ド
レイン領域、（７Ａ）及び（７Ｂ）は第１及び第２のソ
ース／トレイン領域、（７）は開口、（８）は下地電極
層、（８Ａ）は不純物導入多結晶半導体層、（８Ｂ）は
ＴｉＮ隔離層、（８Ｃ）は高純度讐層、（８Ｄ）は不純
物が導入されない多結晶半導体層、（９）は誘電体層、
（９＾）は窒化膜、（９Ｂ）は酸化膜、（１０）は上層
電極層、（１１）は絶縁層、（１２）はビットコンタク
ト窓、（１３）はビット線、（１５）はキャパシタ、（
２０）は半導体メモリ装置である。1A to 1C are manufacturing process diagrams of a semiconductor memory device according to the first invention, FIGS. 2A to 2C are manufacturing process diagrams of a semiconductor memory device according to the second invention, and FIG. 3 is a conventional semiconductor memory device. FIG. 3 is an enlarged cross-sectional view of the device. (1) is the base, (2) is the element isolation layer, (3) is the gate insulating layer, (4) is the gate electrode, (5) is the low concentration source/drain region, (7A) and (7B) are the first and a second source/train region, (7) is an opening, (8) is a base electrode layer, (8A) is an impurity-introduced polycrystalline semiconductor layer, (8B) is a TiN isolation layer, and (8C) is a high purity layer. , (8D) is a polycrystalline semiconductor layer into which impurities are not introduced, (9) is a dielectric layer,
(9^) is a nitride film, (9B) is an oxide film, (10) is an upper electrode layer, (11) is an insulating layer, (12) is a bit contact window, (13) is a bit line, and (15) is a capacitor. ,(
20) is a semiconductor memory device.
Claims (1)
に形成された窒化膜より成る誘電体層と、該誘電体層を
介して上記下地電極層に積層される上層電極層とにより
構成されるキャパシタを有するダイナミック・ランダム
・アクセス・メモリにおいて、 上記下地電極層が、不純物が導入された多結晶半導体層
と、これの上に窒化チタン隔離層を介して積層された高
純度タングステン層とより成る ことを特徴とする半導体メモリ装置。 ２、多結晶半導体層より成る下地電極層と、これの表面
に形成された窒化膜より成る誘電体層と、該誘電体層を
介して上記下地電極層に積層され、る上層電極層とによ
り構成されるキャパシタを有するダイナミック・ランダ
ム・アクセス・メモリにおいて、 上記下地電極層が、不純物が導入された多結晶半導体層
上に不純物が導入されない多結晶半導体層の形成された
積層構造とされた ことを特徴とする半導体メモリ装置。[Claims] 1. A base electrode layer made of a polycrystalline semiconductor layer, a dielectric layer made of a nitride film formed on the surface of the base electrode layer, and laminated on the base electrode layer via the dielectric layer. In a dynamic random access memory having a capacitor constituted by an upper electrode layer, the lower electrode layer is laminated on a polycrystalline semiconductor layer into which impurities are introduced and a titanium nitride isolation layer therebetween. A semiconductor memory device comprising a high purity tungsten layer. 2. A base electrode layer made of a polycrystalline semiconductor layer, a dielectric layer made of a nitride film formed on the surface of the base electrode layer, and an upper electrode layer laminated on the base electrode layer via the dielectric layer. In the dynamic random access memory having a capacitor configured, the base electrode layer has a laminated structure in which a polycrystalline semiconductor layer without impurities is formed on a polycrystalline semiconductor layer into which impurities are introduced. A semiconductor memory device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210790A JPH0493067A (en) | 1990-08-09 | 1990-08-09 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2210790A JPH0493067A (en) | 1990-08-09 | 1990-08-09 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0493067A true JPH0493067A (en) | 1992-03-25 |
Family
ID=16595176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2210790A Pending JPH0493067A (en) | 1990-08-09 | 1990-08-09 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0493067A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250665A (en) * | 1995-02-27 | 1996-09-27 | Lg Semicon Co Ltd | Forming method of tungsten film with irregular surface shape, and semiconductor device manufacture using the same |
| US5608247A (en) * | 1994-06-14 | 1997-03-04 | Micron Technology Inc. | Storage capacitor structures using CVD tin on hemispherical grain silicon |
| JPH0992801A (en) * | 1995-09-19 | 1997-04-04 | Samsung Electron Co Ltd | Capacitor formation of semiconductor device |
| US5863327A (en) * | 1997-02-10 | 1999-01-26 | Micron Technology, Inc. | Apparatus for forming materials |
| US5990006A (en) * | 1997-02-10 | 1999-11-23 | Micron Technology, Inc. | Method for forming materials |
| US6090723A (en) * | 1997-02-10 | 2000-07-18 | Micron Technology, Inc. | Conditioning of dielectric materials |
-
1990
- 1990-08-09 JP JP2210790A patent/JPH0493067A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608247A (en) * | 1994-06-14 | 1997-03-04 | Micron Technology Inc. | Storage capacitor structures using CVD tin on hemispherical grain silicon |
| JPH08250665A (en) * | 1995-02-27 | 1996-09-27 | Lg Semicon Co Ltd | Forming method of tungsten film with irregular surface shape, and semiconductor device manufacture using the same |
| JPH0992801A (en) * | 1995-09-19 | 1997-04-04 | Samsung Electron Co Ltd | Capacitor formation of semiconductor device |
| US5863327A (en) * | 1997-02-10 | 1999-01-26 | Micron Technology, Inc. | Apparatus for forming materials |
| US5990006A (en) * | 1997-02-10 | 1999-11-23 | Micron Technology, Inc. | Method for forming materials |
| US6090723A (en) * | 1997-02-10 | 2000-07-18 | Micron Technology, Inc. | Conditioning of dielectric materials |
| US6150265A (en) * | 1997-02-10 | 2000-11-21 | Micron Technology, Inc. | Apparatus for forming materials |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6248640B1 (en) | Method for forming capacitor of semiconductor device using high temperature oxidation | |
| US6953721B2 (en) | Methods of forming a capacitor with an amorphous and a crystalline high K capacitor dielectric region | |
| JP3127348B2 (en) | Manufacturing method of semiconductor device using tungsten film having uneven surface shape | |
| JP2000124425A (en) | Cell capacitor provide with high dielectric multilayered film and manufacture thereof | |
| US5661319A (en) | Semiconductor device having capacitor | |
| JP2002231901A (en) | Capacitor element and method of manufacturing the same, and semiconductor device | |
| JPH01222469A (en) | Semiconductor memory device and manufacture thereof | |
| US5365096A (en) | Thin film capacitive memory device with a high dielectric constant | |
| JPH02226754A (en) | Capacitor for semiconductor integrated circuit | |
| JPH0493067A (en) | Semiconductor memory device | |
| KR20010061151A (en) | A method for forming storage node in semiconductor device | |
| JP3683764B2 (en) | Capacitor manufacturing method for memory device | |
| JP2000022105A (en) | Manufacture of semiconductor device | |
| KR20010062806A (en) | Process for producing a structured metal oxide-containing layer | |
| KR100252055B1 (en) | Semiconductor device including capacitor and manufacturing method thereof | |
| JPH09246494A (en) | Dielectric capacitor, dielectric memory device and method of manufacture | |
| JP2001053249A (en) | Semiconductor device and manufacture thereof | |
| US6495414B2 (en) | Method for manufacturing capacitor in semiconductor device | |
| JPH01270344A (en) | Manufacture of semiconductor device | |
| JPH0145746B2 (en) | ||
| JPH02151060A (en) | Semiconductor device and manufacture thereof | |
| KR100425826B1 (en) | Method for fabricating capacitor of semiconductor device | |
| JPH01289154A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH01119054A (en) | Mos-type semiconductor memory device | |
| JPS62118559A (en) | Semiconductor device |