JPH04880A - Solid-state image pickup device - Google Patents
Solid-state image pickup deviceInfo
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Landscapes
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数の画素がマトリクス状に配列されてなる
固体撮像素子に関し、特に各画素内において光信号電荷
が増幅される内部増幅型の固体撮像素子に関する。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a solid-state image sensor in which a plurality of pixels are arranged in a matrix, and in particular to an internal amplification type image sensor in which optical signal charges are amplified within each pixel. Related to solid-state imaging devices.
本発明は、複数の画素がマトリクス状に配列されてなる
固体撮像素子において、上記画素を、受光素子と、その
受光素子からの信号電荷を増幅する増幅手段と、行選択
リセットスイッチ及び列選択リセットスイッチが直列に
接続されて各リセットスイッチに対する行選択及び列選
択により、上記信号電荷をリセットするリセット手段と
、列選択により上記増幅手段からの増幅された信号電荷
を信号線に供給する列選択スイッチとを有するようにな
すと共に、互いに隣接する画素のうち、方の画素におけ
る上記リセット手段の列選択リセットスイッチに対する
列選択と、他方の画素における上記列選択スイッチに対
する列選択とが共用するように構成することにより、外
部メモリ等を使用せずに固定パターン雑音、特にしきい
値電圧ｖｔｈ等のばらつきに起因するオフセットを除去
して、上記固定パターン雑音を低減化できるようにする
と共に、感度の向上並びに消費電力の低減化をも図れる
ようにしたものである。The present invention provides a solid-state imaging device in which a plurality of pixels are arranged in a matrix, in which the pixels are connected to a light-receiving element, an amplifying means for amplifying signal charges from the light-receiving element, a row selection reset switch, and a column selection reset switch. Resetting means for resetting the signal charges by row selection and column selection for each reset switch in which the switches are connected in series; and a column selection switch for supplying the amplified signal charge from the amplification means to the signal line by column selection. and the column selection for the column selection reset switch of the reset means in one of the mutually adjacent pixels is shared by the column selection for the column selection switch in the other pixel. By doing so, fixed pattern noise, especially offsets caused by variations in threshold voltage vth, etc., can be removed without using external memory, etc., and the fixed pattern noise can be reduced, and sensitivity can be improved. It is also possible to reduce power consumption.
撮像素子の高解像度化に伴い、各画素毎に増幅機能を有
した内部増幅型の固体撮像素子の研究が行われており、
このような技術については、例えば「増幅型固体撮像素
子ＡＭ １ （Ａｍｐｌｉｆｉｅｄ ＭＯ３Ｉｎｔｅｌ
ｌｉｇｅｎｔ Ｉｍａｇｅｒ） Ｊ 、 ”テレビジ
ョン学会誌”１０７５〜１０８２頁、 Ｖｏｌ ４１．
ＮｃＬｉｌ、 １９８７年にその記載がある。As the resolution of image sensors increases, research is being conducted on internal amplification type solid-state image sensors that have an amplification function for each pixel.
Regarding such technology, for example, "Amplified solid-state image sensor AM 1 (Amplified MO3 Intel
Ligent Imager) J, “Journal of the Television Society”, pp. 1075-1082, Vol 41.
There is a description in NcLil, 1987.
ここで、簡単に増幅型固体撮像素子の一例（所謂ＡＭＩ
）について説明すると、その素子の回路構成は、ｘＹア
ドレス方式とされ、素子は第１４図に一部省略して示す
ようにマトリクス状に配列された画素を有し、その各画
素は受光素子（３１）、垂直スイッチングトランジスタ
（３２）、増幅用トランジスタ（３３）及びリセット用
のリセットトランジスタ（３４）より構成されている。Here, we will briefly explain an example of an amplified solid-state image sensor (so-called AMI).
), the circuit configuration of the element is an xY address system, and the element has pixels arranged in a matrix as shown in FIG. 31), a vertical switching transistor (32), an amplification transistor (33), and a reset transistor (34).
このマトリクス状に配列された画素からなるイメージ部
の周囲には、垂直走査のための第１垂直走査回路（３５
）と、リセット用の第２垂直走査回路（３６）と、水平
走査のための水平走査回路（３７）が設けられている。A first vertical scanning circuit (35
), a second vertical scanning circuit (36) for resetting, and a horizontal scanning circuit (37) for horizontal scanning.
水平走査回路（３７）は水平スイッチングトランジスタ
（３８）のオン・オフを制御する回路であり、その水平
スイッチングトランジスタ（３８）は、ビデオラインＳ
と各垂直信号線の接続を制御するように設けられている
。第１垂直走査回路（３５）、第２垂直走査回路（３６
）は、それぞれ各行の垂直スイッチングトランジスタ（
３２）、リセットトランジスタ（３４）を制御し、それ
ぞれ各行の画素で共通の制御が行なわれる。The horizontal scanning circuit (37) is a circuit that controls on/off of the horizontal switching transistor (38), and the horizontal switching transistor (38) is connected to the video line S.
and is provided to control the connection of each vertical signal line. First vertical scanning circuit (35), second vertical scanning circuit (36)
) are the vertical switching transistors (
32) and a reset transistor (34), and common control is performed for each pixel in each row.
第１５図は、この素子の読み出しの際の波形図であり、
第１垂直走査回路（３５）によって成る行が選択されて
いるものとすると、水平走査回路（３７）からの信号φ
Ｈに応じて、水平スイッチングトランジスタ（３８）が
オン・オフし、順に信号φＳが各ビデオラインＳに現れ
る。FIG. 15 is a waveform diagram when reading this element,
Assuming that the row formed by the first vertical scanning circuit (35) is selected, the signal φ from the horizontal scanning circuit (37)
In response to H, the horizontal switching transistor (38) is turned on and off, and a signal φS appears on each video line S in order.
増幅型の固体撮像素子としては、上記のＡＭＩのほか、
受光素子自身の増幅作用を利用したＣＭＤ （Ｃｈａｒ
ｇｅ Ｍｏｄｕｌａｔｉｏｎ Ｄｅｖｉｃｅ）やＳ Ｉ
Ｔ （ＳｔａｔｉｃＩｎｄｕｃｔｉｏｎ Ｔｒａｎｓ
ｉｓｔｏｒ）などがある。In addition to the above-mentioned AMI, examples of amplified solid-state image sensors include
CMD (Char
ge Modulation Device) and S I
T (Static Induction Trans
istor), etc.
しかしながら、従来の増幅型固体撮像素子における共通
の課題として固定パターン雑音がある。However, a common problem in conventional amplified solid-state image sensors is fixed pattern noise.
この固定パターン雑音の発生要因としては、トランジス
タの製造プロセス途中でのゴミの付着、光学マスクの不
均一、マスク合せ精度、露光条件などの加工精度の不均
一から起因する各画素毎のトランジスタにおけるゲイン
むら、しきい値電圧ｖｔｈむら等がある。This fixed pattern noise is caused by the gain in the transistor for each pixel, which is caused by the adhesion of dust during the transistor manufacturing process, non-uniformity of optical masks, non-uniformity of processing precision such as mask alignment accuracy and exposure conditions. There is unevenness, threshold voltage vth unevenness, etc.
このうち、ゲインむらについては、プロセス改善で対応
し、しきい値電圧ｖｔｈむらに関しては、現在、外部メ
モリで対応している（１９８８年テレビジョン学会全国
大会３−５“増幅型固定撮像素子ＡＭＩの固体パターン
ノイズ除去方式”参照）。Among these, gain unevenness is being addressed by process improvement, and threshold voltage vth unevenness is currently being addressed by external memory (1988 Television Society National Conference 3-5 "Amplified Fixed Image Sensor AMI"). (See “Solid Pattern Noise Removal Method”).
この場合、フレームメモリが必要となるが、このフレー
ムメモリを１画素−８ｂｉｔ構成とした場合、７８０（
Ｈ） ｘ５００（Ｖ）画素のデイスプレィでは７８０Ｘ
５００Ｘ ８ ＝３．１Ｍｂｉｔ必要となる。また、１
１５０（Ｈ）Ｘ５００（Ｖ）画素のＨＤＴＶ対応のデイ
スプレィでは１１５０ｘ５００ｘ ８ ＝４．８Ｍｂｉ
ｔ必要となる。このように、外部メモリを使用する場合
は、メモリ（例えばＤＲＡＭ等）を付加する分だけコス
ト増となり、その消費電力も増加するという不都合があ
る。In this case, a frame memory is required, but if this frame memory is configured with 1 pixel and 8 bits, 780 (
H) 780X for a x500 (V) pixel display
500X 8 =3.1 Mbit is required. Also, 1
For an HDTV compatible display with 150 (H) x 500 (V) pixels, 1150 x 500 x 8 = 4.8 Mbi
t is required. As described above, when an external memory is used, there is a problem that the cost increases by adding the memory (for example, DRAM, etc.), and the power consumption thereof also increases.
そこで、外部メモリ等を使用せずに固定パターン雑音を
低減化する方法として、第１６図及び第１８図に示す増
幅型固体撮像素子（Ｃ）及び（Ｄ）が提案されている。Therefore, as a method for reducing fixed pattern noise without using an external memory or the like, amplifying solid-state image sensors (C) and (D) shown in FIGS. 16 and 18 have been proposed.
尚、第１４図と対応するものについては同符号を記す。Components corresponding to those in FIG. 14 are designated by the same reference numerals.
第１６図で示す増幅型撮像素子（Ｃ）の各画素は、基本
的には、第１４図で示す各画素の構成とほぼ同じである
が、２つの水平走査回路（４１）及び（４２）と２つの
垂直走査回路（４３）及び（４４）を有することで異な
ると共に、リセット手段が２つのＭＯＳ）ランジスタ（
４５）及び（４６）を直列に接続して構成されることで
異なる。各ＭＯ３）ランジスタ（４５）及び（４６）は
、夫々第２水平走査回路（４２）及び第２垂直走査回路
（４４）からの列選択リセット線（ＨＲ）及び行選択リ
セット線（ＶＲ）によって夫々選択されるようになされ
ている。そして、この固体撮像素子（Ｃ）において、固
定パターン雑音の低減化を考慮した場合の読出しは、第
１７図に示すように、例えばｎ行に係る画素の信号を各
列毎に読出す走査を考えると、まず、第１垂直走査回路
（４３）からの行選択信号φＶＧのうち、ｎ行に対する
行選択線ＶＧｆｉのみが“Ｈ”レベル（高レベル）とさ
れる（第１７図Ａ参照）。また、第１水平走査回路（４
１）からの列選択信号φＨＳは、水平スイッチングトラ
ンジスタ（３８）を走査する信号であり、順に垂直信号
線ＨＳ、。Each pixel of the amplification type image sensor (C) shown in FIG. 16 basically has almost the same configuration as that of each pixel shown in FIG. 14, but includes two horizontal scanning circuits (41) and (42). It differs in that it has two vertical scanning circuits (43) and (44), and the reset means consists of two MOS) transistors (
45) and (46) are connected in series. Each MO3) transistor (45) and (46) is connected to a column selection reset line (HR) and a row selection reset line (VR) from a second horizontal scanning circuit (42) and a second vertical scanning circuit (44), respectively. It is made to be selected. In this solid-state image sensor (C), when considering the reduction of fixed pattern noise, readout is performed by, for example, scanning in which signals of pixels related to n rows are read out for each column, as shown in FIG. Considering this, first, of the row selection signal φVG from the first vertical scanning circuit (43), only the row selection line VGfi for the n rows is set to "H" level (high level) (see FIG. 17A). In addition, the first horizontal scanning circuit (4
The column selection signal φHS from 1) is a signal that scans the horizontal switching transistors (38), which in turn scan the vertical signal lines HS, and so on.
Ｉｓイ。、、 ＯＳ、。２．・・・・と選択されて行く
（第１７図Ｂ参照）。このように走査することでｎ行の
各画素の信号が列順毎にビデオラインＶＬに出力される
。Isii. ,, OS,. 2. ... (see Figure 17B). By scanning in this manner, the signals of each pixel in n rows are outputted to the video line VL in column order.
尚、第２垂直走査回路（４４）からのリセット信号φＶ
Ｒは、第１７図Ｃに示すように、ｎ行に関するリセッ）
ＩＶＲ，のみが“Ｈ”レベル（高レベル）とされ、第
２水平走査回路（４２）からのリセット信号φＨＲは、
第１７図りに示すように、第１水平走査回路（４１）か
らの列選択に応じて出力される。そして、特に、この例
では、第１７図Ｅに示すように、１つの画素に対する読
出しの期間Ｔを３分割し、最初の期間Ｔ＋で光信号電荷
Ｑにしきい値電圧ｖｔｈ等のばらつきに起因するオフセ
ット電荷ΔＱが加えられた信号Ｑ＋ΔＱを出力し、次の
期間Ｔ２でリセットをその画素に対して行ない、最後の
期間Ｔ、でオフセット電荷ΔＱのみを出力する。このよ
うに、リセット動作を読出し期間Ｔの途中に挟みながら
、画素に関する読出し期間Ｔを３分割して、Ｑ＋ΔＱと
ΔＱの２つの出力を行ない、（Ｑ＋ΔＱ）−ΔＱの差信
号を得ることで、外部メモリ等を不要としてオフセット
の無い光信号電荷Ｑの出力信号を得ることができる。Note that the reset signal φV from the second vertical scanning circuit (44)
R is a reset for row n, as shown in Figure 17C)
Only IVR is set to "H" level (high level), and the reset signal φHR from the second horizontal scanning circuit (42) is
As shown in Figure 17, the signals are output in response to column selection from the first horizontal scanning circuit (41). In particular, in this example, as shown in FIG. 17E, the readout period T for one pixel is divided into three, and in the first period T+, the optical signal charge Q due to variations in the threshold voltage vth, etc. A signal Q+ΔQ to which the offset charge ΔQ has been added is output, the pixel is reset in the next period T2, and only the offset charge ΔQ is output in the final period T. In this way, while inserting the reset operation in the middle of the readout period T, the readout period T for the pixel is divided into three, and two outputs of Q+ΔQ and ΔQ are performed to obtain a difference signal of (Q+ΔQ)−ΔQ. It is possible to obtain an output signal of the optical signal charge Q without offset without using an external memory or the like.
一方、第１８図で示す固体撮像素子（Ｄ）の各画素は、
ゲート下部に形成されたフォトダイオード（３１）から
の光信号電荷によってゲート直下の表面電位を変調させ
、その変調に応じた増幅を行なうＭＯＳ）ランジスタ（
５１）と、フォトトランジスタ（３１）の他端に接続さ
れ、２つのＭＯＳ）ランジスタ（４５）及び（４６）が
直列に接続されて構成されるリセット手段を有してなる
。尚、ＭＯＳ）ランジスタ（５１）のドレインには、電
源電圧Ｖｄｄが供給され、ＭＯＳ）ランジスタ（５１）
のゲート及びソースには夫々第１垂直走査回路（４３）
からの行選択線（ＶＧ）及び第１水平走査回路（４１）
からの垂直信号線（ＨＳ）が接続される。また、フォト
ダイオード（３１）とＧＮＤ間には容量（５２）が形成
され、この容量（５２）とフォトダイオード（３１）間
のノードに上記リセット手段が接続されるようになされ
る。また、リセット手段を構成する２つのＭＯＳ）ラン
ジスタ（４５）及び（４６）のうち、一方のＭＯＳ）ラ
ンジスタ（４５）には、第２水平走査回路（４２）から
の列選択リセ・ント線（ＨＲ）が接続され、他方のＭＯ
Ｓ）ランジスタ（４６）には、第２垂直走査回路（４４
）からの行選択リセット線（ＶＲ）が接続される。そし
て、この固体撮像素子（Ｄ）の場合においても、第１７
図に示すように、各信号を制御すれば、外部メモリ等を
使用せずに固定パターン雑音を低減化させることができ
る。On the other hand, each pixel of the solid-state image sensor (D) shown in FIG.
A MOS transistor (MOS) that modulates the surface potential directly under the gate by the optical signal charge from the photodiode (31) formed under the gate, and performs amplification according to the modulation.
51) and a reset means connected to the other end of the phototransistor (31) and configured by two MOS transistors (45) and (46) connected in series. Note that the drain of the MOS) transistor (51) is supplied with the power supply voltage Vdd, and the MOS) transistor (51)
A first vertical scanning circuit (43) is provided at the gate and source of the
Row selection line (VG) and first horizontal scanning circuit (41) from
A vertical signal line (HS) from HS is connected. Further, a capacitor (52) is formed between the photodiode (31) and GND, and the reset means is connected to a node between the capacitor (52) and the photodiode (31). Further, among the two MOS transistors (45) and (46) constituting the reset means, one MOS transistor (45) is connected to a column selection reset line (45) from the second horizontal scanning circuit (42). HR) is connected and the other MO
S) The transistor (46) has a second vertical scanning circuit (44).
) is connected to the row selection reset line (VR). Also in the case of this solid-state image sensor (D), the 17th
As shown in the figure, by controlling each signal, fixed pattern noise can be reduced without using an external memory or the like.
ところが、第１６図及び第１８図に示す固体撮像素子（
Ｃ）及び（Ｄ）は、複数の画素をマトリクス状に配列し
て構成されるイメージ部の周辺に４つの走査回路、即ち
２つの水平走査回路（４１）及び（４２）と、２つの垂
直走査回路（４３）及び（４４）を有するため、素子自
体が大型化し、消費電力も増大化すると共に、画素の開
口率を左右する配線の本数も４本となり、感度が劣化す
るという不都合がある。However, the solid-state image sensor shown in FIGS. 16 and 18 (
In C) and (D), there are four scanning circuits, two horizontal scanning circuits (41) and (42), and two vertical scanning circuits around an image area formed by arranging a plurality of pixels in a matrix. Since the circuits (43) and (44) are included, the element itself becomes larger and the power consumption increases, and the number of wires that affect the aperture ratio of the pixel is also four, which causes a disadvantage in that the sensitivity deteriorates.
本発明は、このような点に鑑み成されたもので、その目
的とするところは、外部メモリ等を使用せずに固定パタ
ーン雑音の低減化を図ることができると共・に、消費電
力の低減化並びに感度の向上を図ることができる固体撮
像素子を提供することにある。The present invention has been made in view of these points, and its purpose is to reduce fixed pattern noise without using external memory, etc., and to reduce power consumption. It is an object of the present invention to provide a solid-state imaging device that can reduce the amount of noise and improve the sensitivity.
本発明は、複数の画素（１）がマトリクス状に配列され
てなる固体撮像素子（Ａ）において、画素（１）を受光
素子（Ｄ）と、その受光素子（Ｄ）からの信号電荷を増
幅する増幅手段（Ｔ、）と、行選択リセットスイッチ（
ＴＲＹ）及び列選択リセットスイッチ（Ｔ、ｌＸ）が直
列に接続されて各リセットスイッチ（ＴＩＩｙ）及び（
ＴＲｘ）に対する行選択及び列選択により、上記信号電
荷をリセットするリセット手段（２）と、列選択により
、増幅手段（Ｔ、）からの増幅された信号電荷を信号線
（１，）に供給する列選択スイッチ（Ｔ８）とを有する
ようになすと共に、互いに隣接する画素（１）のうち、
一方の画素（１）におけるリセット手段（２）の列選択
リセットスイッチ（’ｒｍ、）に対する列選択と、他方
の画素（１）における列選択スイッチ（Ｔ、）に対する
列選択とが共用するように構成する。The present invention provides a solid-state image sensor (A) in which a plurality of pixels (1) are arranged in a matrix, in which the pixel (1) is used as a light receiving element (D), and a signal charge from the light receiving element (D) is amplified. an amplifying means (T, ) for
TRY) and column selection reset switches (T, lX) are connected in series so that each reset switch (TIIy) and (
a reset means (2) for resetting the signal charge by row selection and column selection for TRx); and supplying the amplified signal charge from the amplification means (T,) to the signal line (1,) by column selection. and a column selection switch (T8), and among mutually adjacent pixels (1),
Column selection for the column selection reset switch ('rm,) of the reset means (2) in one pixel (1) and column selection for the column selection switch (T,) in the other pixel (1) are shared. Configure.
上述の本発明の構成によれば、信号線（ｊ１！、）を水
平方向（行方向）に配線し、互いに隣接する画素（１）
における列選択リセットスイッチ（Ｔ、ＩＸ）及び列選
択スイッチ（Ｔ、）に対する列選択を共用するようにし
たので、複数の画素（１）がマトリクス状に配列されて
構成されるイメージ部（３）の周辺に配置される走査回
路の個数が３つ、即ち１つの水平走査回路（５）と２つ
の垂直走査回路（４ａ）及び（４ｂ）で済み、消費電力
を低減化させることができる。また、それに伴ない画素
（１）の開口率を左右する配線の本数も３本で済み、感
度を向上させることができる。また、１つの画素（１）
に関する読出し期間を３分割にし、リセット後、オフセ
ット電荷のみを出力させることができるため、外部メモ
リ等を使用せずに固定パターン雑音を低減化させること
ができる。According to the configuration of the present invention described above, the signal lines (j1!,) are wired in the horizontal direction (row direction), and the pixels (1) adjacent to each other are
Since the column selection reset switch (T, IX) and the column selection switch (T, ) are shared, the image part (3) is composed of a plurality of pixels (1) arranged in a matrix. The number of scanning circuits disposed around the scanning circuit is three, that is, one horizontal scanning circuit (5) and two vertical scanning circuits (4a) and (4b), and power consumption can be reduced. Additionally, the number of wires that affect the aperture ratio of the pixel (1) can be reduced to three, thereby improving sensitivity. Also, one pixel (1)
Since the readout period for the data is divided into three and only the offset charge can be output after reset, fixed pattern noise can be reduced without using an external memory or the like.
このように、本発明によれば、固定パターン雑音の低減
化と共に、消費電力の低減化並びに感度の向上を同時に
図ることができる。As described above, according to the present invention, it is possible to reduce fixed pattern noise, reduce power consumption, and improve sensitivity at the same time.
以下、第１図〜第１３図を参照しながら本発明の詳細な
説明する。Hereinafter, the present invention will be explained in detail with reference to FIGS. 1 to 13.
第１図は、本実施例に係る増幅型固体撮像素子、特に画
素の構造がフォトダイオードで発生した光信号電荷に応
じた電位をＭＯＳ Ｆｆ？Ｔ（Ｍ ＯＳ型電界効果トラ
ンジスタ）のゲートに印加して電流増幅を行なうタイプ
の増幅型固体撮像素子（Ａ）を示す回路図である。FIG. 1 shows the amplification type solid-state image sensor according to the present embodiment, in particular, the structure of the pixel is a MOS Ff? FIG. 2 is a circuit diagram showing an amplification type solid-state image pickup device (A) of a type in which current is amplified by applying voltage to the gate of a T (MOS type field effect transistor).
この固体撮像素子（Ａ）の各画素（１）は、フォトダイ
オード（Ｄ）と、夫々ＭＯ５ＦＥＴで構成された増幅用
トランジスタ（Ｔ、） 、水平スイッチングトランジス
タ（Ｔ、）及びリセット手段（２）である水平リセット
用トランジスタ（ＴＩＩＸ）、垂直リセット用トランジ
スタ（Ｔ、、）とを有して成り、これら画素（１）がマ
トリクス状に配列されて固体撮像素子（Ａ）のイメージ
部（３）を構成する。また、このイメージ部（３）の周
辺には、垂直走査のための第１垂直走査回路（４ａ）と
、リセット用の第２垂直走査回路（４ｂ）と、リセット
と水平走査を兼ねる水平走査回路（５）が設けられてい
る。第１垂直走査回路（４ａ）は、ＭＯＳ ＦＥＴで構
成された垂直スイッチングトランジスタ（Ｔ、）のオン
、オフを制御する回路であり、この垂直スイッチングト
ランジスタ（Ｔ、）は、垂直方向に延びるビデオライン
ＶＬと夫々水平方向に延びる各水平信号線（１５）の接
続を制御するように設けられている。第２垂直走査回路
（４ｂ）は、各行の垂直リセット用トランジスタ（’ｒ
Ｒｙ）を制御し、水平走査回路（５）は、互いに水平方
向に隣接する画素（１）における一方の画素（１）の水
平リセット用トランジスタ（Ｔ、、）と他方の画素（１
）の水平スイッチングトランジスタ（Ｔ ｘ ）を同時
に制御する。そして、第１垂直走査回路（４ａ）からの
行選択信号φＶによって例えばｍ行が選択（ｍ行に関す
る垂直スイッチングトランジスタ（Ｔ、）がオン）され
ているものとすると、水平走査回路（５）からの列選択
信号φＨに応じて順次例えばｎ列、ｎ＋１列・・・・が
選択され、それに準じて、図示の例では例えばｍ行ｎ列
９ｍ行ｎ＋１列・・・・における画素（１）の出力電流
がｍ行の垂直スイッチングトランジスタ（Ｔ、）を介し
てビデオラインＶＬに現れるようになされる。Each pixel (1) of this solid-state image sensor (A) is composed of a photodiode (D), an amplifying transistor (T,) each composed of an MO5FET, a horizontal switching transistor (T,), and a reset means (2). It has a horizontal reset transistor (TIIX) and a vertical reset transistor (T, , ), and these pixels (1) are arranged in a matrix to form an image part (3) of the solid-state image sensor (A). Configure. Also, around this image part (3), there is a first vertical scanning circuit (4a) for vertical scanning, a second vertical scanning circuit (4b) for resetting, and a horizontal scanning circuit that serves both reset and horizontal scanning. (5) is provided. The first vertical scanning circuit (4a) is a circuit that controls on/off of a vertical switching transistor (T,) composed of a MOS FET, and this vertical switching transistor (T,) is a circuit that controls a video line extending in the vertical direction. It is provided to control the connection between VL and each horizontal signal line (15) extending in the horizontal direction. The second vertical scanning circuit (4b) includes a vertical reset transistor ('r
The horizontal scanning circuit (5) controls the horizontal reset transistor (T, , ) of one pixel (1) and the other pixel (1) in the horizontally adjacent pixels (1).
) horizontal switching transistors (T x ) of If, for example, m rows are selected (the vertical switching transistor (T, ) for m rows is turned on) by the row selection signal φV from the first vertical scanning circuit (4a), then the horizontal scanning circuit (5) For example, the nth column, the n+1 column, etc. are sequentially selected in accordance with the column selection signal φH of The output current is made to appear on the video line VL via m rows of vertical switching transistors (T,).
次に、各画素（１）の構成を説明すると、各画素（１）
におけるフォトトランジスタ（Ｄ）の一端子は、増幅用
トランジスタ（Ｔ、）のゲートに接続され、フォトダイ
オード（Ｄ）で発生した光信号電荷に基づく電位が増幅
用トランジスタ（Ｔ、）のゲートに印加されるようにな
されている。また、増幅用トランジスタ（Ｔ、）には、
水平スイッチングトランジスタ（Ｔ、）が直列に接続さ
れると共に、水平スイッチングトランジスタ（Ｔ、）の
ゲートには水平走査回路（５）からの列選択線（！Ｘ）
が接続され、更にこの水平スイッチングトランジスタ（
Ｔつ）のドレインは第１垂直走査回路（４ａ）からの水
平信号線（Ｌ）が接続される。また、フォトダイオード
（Ｄ）の一端子は、上記増幅用トランジスタ（Ｔ１）の
ほか、水平リセット用トランジスタ（’ｒｍ、）にも接
続される。この水平リセット用トランジスタ（’ｒ＊、
）は、直列に接続される垂直リセット用トランジスタ（
ＴＩ、）と共にリセット手段（２）を構成する。そして
、水平リセット用トランジスタ（’ｒ＊ｘ）のゲートに
は、水平走査回路（５）からの列選択線（ｆ、）が接続
される。この場合の列選択線（ｉ、、）は、上記水平ス
イッチングトランジスタ（Ｔ、）のゲートに接続される
列選択線（Ｉｌ、）が例えばｎ列目の列選択線（４２，
）であれば、ｎ＋１列目の列選択線（ｆ、）が接続され
る。即ち、各列選択線（／！、）には、互いに隣接する
画素（１）における一方の画素（例えば。列目の画素）
（１）の水平リセット用トランジスタ（Ｔ１．）のゲー
トと、他方の画素（例えばｎ＋を列目の画素）（１）の
水平スイッチングトランジスタ（ＴＸ）のゲートが接続
されて、一方の画素（１）に対する水平方向のリセット
選択と、他方の画素（１）に対する水平（列）Ｍ択とが
共用となるように構成されている。一方、垂直リセット
用トランジスタ（’ｒ＋ｔｙ）のゲートには、第２垂直
走査回路 （４ｂ）からのリセット線（ｉ、＊）が接続
される。尚、増幅用トランジスタ（Ｔ１）及び垂直リセ
ット用トランジスタ（Ｔｍｙ）の各ドレインには、夫々
接地電位Ｖｓｓ及びリセット電位■。が印加される。ま
た、（６）は出力部を構成する増幅器である。Next, to explain the configuration of each pixel (1), each pixel (1)
One terminal of the phototransistor (D) is connected to the gate of the amplification transistor (T,), and a potential based on the optical signal charge generated in the photodiode (D) is applied to the gate of the amplification transistor (T,). It is made to be done. In addition, in the amplification transistor (T,),
Horizontal switching transistors (T,) are connected in series, and a column selection line (!X) from the horizontal scanning circuit (5) is connected to the gate of the horizontal switching transistor (T,).
is connected, and this horizontal switching transistor (
T drains are connected to the horizontal signal line (L) from the first vertical scanning circuit (4a). Further, one terminal of the photodiode (D) is connected not only to the amplification transistor (T1) but also to the horizontal reset transistor ('rm,). This horizontal reset transistor ('r*,
) is the vertical reset transistor (
TI, ) constitutes a reset means (2). A column selection line (f,) from the horizontal scanning circuit (5) is connected to the gate of the horizontal reset transistor ('r*x). In this case, the column selection line (i,,) is the column selection line (Il,) connected to the gate of the horizontal switching transistor (T,), for example, the column selection line (42,
), the column selection line (f, ) of the (n+1)th column is connected. That is, each column selection line (/!,) has one pixel among the mutually adjacent pixels (1) (for example, the pixel in the column).
The gate of the horizontal reset transistor (T1.) of (1) is connected to the gate of the horizontal switching transistor (TX) of the other pixel (for example, the n+ column pixel) (1), ) is configured so that the horizontal reset selection for the other pixel (1) and the horizontal (column) M selection for the other pixel (1) are shared. On the other hand, the reset line (i, *) from the second vertical scanning circuit (4b) is connected to the gate of the vertical reset transistor ('r+ty). Note that the drains of the amplification transistor (T1) and the vertical reset transistor (Tmy) are connected to the ground potential Vss and the reset potential ■, respectively. is applied. Further, (6) is an amplifier constituting the output section.
次に、本例に係る固体撮像素子（Ａ）の動作、特にしき
い値電圧ｖｔｈ等のばらつきに起因するオフセント電荷
ΔＱを除去して固定パターン雑音を低減化させる読出し
方法について、第２図も参照しながら説明する。Next, FIG. 2 also describes the operation of the solid-state image sensor (A) according to the present example, particularly a readout method for reducing fixed pattern noise by removing offset charges ΔQ caused by variations in threshold voltage vth, etc. I will explain while referring to it.
まず、この固体撮像素子（Ａ）の初期状態において、各
画素（１）のフォトダイオード（Ｄ）にはリセット手段
（２）を介して初期値■いがセットされている。続く受
光期間において、入射光によって励起された電子がフォ
トダイオード（Ｄ）に吸収されるため、フォトダイオー
ド（Ｄ）の電位が入射光に応じて減少する。この電位を
増幅用トランジスタ（Ｔ、）のゲートに印加する。尚、
この固体撮像素子（Ａ）においては、暗状態で最も出力
電流が大きく、入射光が増すに従って出力電流が減少す
る所謂ネガ型の特性を有する。次に、第１垂直走査回路
（４ａ）からの行選択により、例えばｍ行の垂直スイッ
チングトランジスタ（Ｔ、）がオンされている状態で（
第２図Ｃ参照）、水平走査回路（５）からの列選択によ
り、例えばｎ−１列を選択する（第２図Ｃ参照）。この
列選択は、１次選択φＨ，，［１］ と２次選択φＨ
，，−１［２］ とに分けられ、１次選択φＨ＋＋−
＋［ｔｌ は、その選択期間Ｔｈｌが短かく、２次選択
φＨ−＋［２］ はその選択期間Ｔｋ、が上記１次選択
の選択期間Ｔｈｌよりも長く設定される。そして、最初
の１次選択φＨ，−，［１］でｎ−１列目の画素（１）
の読出しと共に、ｎ−２列目の画素（１）に対しリセッ
トを行なう。尚、このｍ行選択時、例えば上記第１垂直
走査回路（４ａ）からのｍ行の画素（１）に対する選択
信号φ■いと同時に、第２垂直走査回路（４ｂ）からも
ｍ行に関する垂直リセット用トランジスタ（ＴＩ、）に
対し、リセット線（Ｉｌｍ）を介して垂直リセット信号
φＶｌｙを出力している（第２図Ｃ参照）ため、この１
次選択φＨゎ−＋［ｌｌ によって、ｎ−２列目の水平
リセット用トランジスタ（’ｒｍ、）が選択され、ｍ行
ｎ −２列目の画素（１）におけるフォトダイオード（
Ｄ）が初期値ｖいにリセットされる。First, in the initial state of this solid-state image sensing device (A), an initial value (I) is set in the photodiode (D) of each pixel (1) via the reset means (2). During the subsequent light reception period, electrons excited by the incident light are absorbed by the photodiode (D), so the potential of the photodiode (D) decreases in accordance with the incident light. This potential is applied to the gate of the amplification transistor (T,). still,
This solid-state image sensor (A) has a so-called negative type characteristic in which the output current is highest in a dark state and decreases as the amount of incident light increases. Next, by row selection from the first vertical scanning circuit (4a), for example, in a state where the vertical switching transistors (T,) of m rows are turned on (
For example, column n-1 is selected by column selection from the horizontal scanning circuit (5) (see FIG. 2C). This column selection consists of the primary selection φH,, [1] and the secondary selection φH
, , -1[2] and the primary selection φH++-
+[tl has a short selection period Thl, and secondary selection φH-+[2] has a selection period Tk set longer than the selection period Thl of the primary selection. Then, in the first primary selection φH,−,[1], the pixel (1) in the n−1 column
At the same time as reading, the pixel (1) in the (n-2)th column is reset. Incidentally, when this m row is selected, for example, at the same time as the selection signal φ■ is sent from the first vertical scanning circuit (4a) to the pixel (1) of the m row, a vertical reset regarding the m row is also sent from the second vertical scanning circuit (4b). This 1
The next selection φHゎ-+[ll selects the n-2nd horizontal reset transistor ('rm,), and the photodiode ('rm,) in the m-row, n-2nd column pixel (1) is selected.
D) is reset to the initial value v.
そして、次の２次選択φＨ１１−１［２］ で実質的な
ｍ行ｎ−１列目の画素（１）の続出しを行なう。また、
この２次選択φＨ−＋［２］の期間Ｔｈ！内において、
次のｍ行ｎ列目の画素（１）に関する１次選択φＨ。Then, in the next secondary selection φH11-1 [2], the pixel (1) in the m row and n-1 column is continuously output. Also,
Period Th of this secondary selection φH-+[2]! Within,
Primary selection φH regarding the next m-row, n-th column pixel (1).
［２］が行なわれる（第２図り参照）。このｍ行ｎ列目
の画素（１）に対する１次選択φＨ，［１］は、ｍ行ｎ
−１列目の画素（１）に対するリセットをも兼ねる。即
ち、第２図Ｆに示すように、上記ｍ行ｎ−１列目の画素
（１）に対する２次選択φＨｎ−，［２］は、このｍ行
ｎ列目の画素（１）に対する１次選択φＨ，［１］によ
り、その期間Ｔ”ｈｚが３分割されたかたちとなる。従
って、最初の期間Ｔ１で光信号電荷Ｑ７−１にしきい値
電圧ｖｔｈ等のばらつきに起因するオフセット電荷ΔＱ
１１−Ｉが加えられた電荷Ｑ□１＋ΔＱ９−８に応じた
信号Ｓ Ｏｎ−１が垂直スイッチングトランジスタ（Ｔ
、）を介してビデオラインＶＬに信号φＶＬとして現わ
れる。次の期間Ｔｔでは、ｍ行ｎ列目の画素（１）に対
する読出しとｍ行ｎ−１列目の画素（１）に対するリセ
ットが行なわれ、ｍ行ｎ列目の画素（１）に関する光信
号電荷Ｑ７にそのオフセット電荷ΔＱ７とｎ−１列の画
素（１）に関するオフセット電荷ΔＱ、、−＋が加えら
れた電荷Ｑ、＋ΔＱ、＋ΔＱ７−１に応じた信号ＳＯ。[2] is performed (see second diagram). The primary selection φH,[1] for the pixel (1) in the m row and n column is
It also serves as a reset for the pixel (1) in the −1st column. That is, as shown in FIG. By selecting φH, [1], the period T''hz is divided into three. Therefore, in the first period T1, the offset charge ΔQ due to variations in the threshold voltage vth, etc. is added to the optical signal charge Q7-1.
The signal S On-1 corresponding to the charge Q□1+ΔQ9-8 to which 11-I is added is applied to the vertical switching transistor (T
, ) to the video line VL as a signal φVL. In the next period Tt, reading of the pixel (1) in the m row and n column and resetting of the pixel (1) in the m row and n-1 column are performed, and the optical signal regarding the pixel (1) in the m row and n column is performed. The signal SO corresponds to the charge Q, +ΔQ, +ΔQ7-1, which is the charge Q7, the offset charge ΔQ7, and the offset charge ΔQ, , -+ related to the pixel (1) in the n-1 column.
十〇１％−１がビデオラインＶＬに現われる。そして、
次の期間Ｔ３でｍ行ｎ−１列目の画素（１）のオフセッ
ト電荷ΔＱ ｎ −＋ に応じた信号０７−１がビデオ
ラインＶＬに現われる。即ち、ｍ行ｎ−１列目の画素（
１）に関しては、その前の期間Ｔ２でフォトダイオード
（Ｄ）がリセットされていることから、フォトダイオー
ド（Ｄ）に光信号電荷の蓄積の無い状態で再び信号が読
出されることとなり、ビデオラインＶＬにオフセット電
荷ΔＱｎ−１のみの信号０７−Ｉが現われる。そして、
後段の信号処理回路において、上記信号ＳＯ，，と０７
−２の差（ＳＱ、−１０、、）をとり、オフセット分の
無い信号５ｎ−１を得る。そして、次のｍ行ｎ列目に関
する画素（１）の読出しは、ｎ列目の２次選択φＨ，［
２］とｎ＋１列目の１次選択φＨゎ。Ｉ［１１により行
なわれる（第２図Ｅ参照）。ここで上記信号ＳＯ，，と
０イー、の差をとる回路としては、例えば差動増幅器を
主体とした回路構成が採用でき、図示の例では、例えば
信号５Ｏ１１−１の出力時、スイッチＳ。101%-1 appears on video line VL. and,
In the next period T3, a signal 07-1 corresponding to the offset charge ΔQ n −+ of the pixel (1) in the mth row and n−1th column appears on the video line VL. That is, the pixel at row m and column n-1 (
Regarding 1), since the photodiode (D) was reset in the previous period T2, the signal is read out again without optical signal charge accumulated in the photodiode (D), and the video line A signal 07-I of only offset charge ΔQn-1 appears on VL. and,
In the subsequent signal processing circuit, the above-mentioned signals SO, , and 07
-2 difference (SQ, -10, .) is taken to obtain a signal 5n-1 without offset. Then, the readout of pixel (1) regarding the next m row and nth column is performed by secondary selection φH of the nth column, [
2] and the primary selection φHゎ in the n+1st column. I[11 (see FIG. 2E). Here, as the circuit that takes the difference between the signals SO, .
をオン（スイッチＳ２をオフ）にして、コンデンサＣ３
に該信号Ｓ Ｏ＊−１を蓄積し、次の信号Ｏイー１出力
時、スイッチＳ２をオン（スイッチＳＩをオフ）にして
、コンデンサＣ２に該信号０７−Ｉを蓄積したのち、各
コンデンサＣ１及びＣ２に蓄積された各信号ＳＯ，，及
び０Ｒ−１を次の差動増幅器（７）で差をとり、その出
力端子φ。□からオフセット分の無い信号Ｓ＋ｔ−＋を
得る。この一連の動作を各列毎に行なって、ｍ行に関す
る各画素（１）について、オフセット分が除去された出
力信号を得たのち、次の行、即ちｍ＋１行を選択して上
記と同様に順次ｍ＋１行の各画素（１）に関し、オフセ
ット分が除去された出力信号を得る。このように、全て
の行を順次選択して、イメージ部（３）で撮像した映像
情報を順次、後段の信号処理系に供給する。on (switch S2 off), capacitor C3
When the next signal Oe1 is output, switch S2 is turned on (switch SI is turned off) and the signal S07-I is stored in capacitor C2, and then each capacitor C1 is The difference between the signals SO, and 0R-1 accumulated in C2 and C2 is taken by the next differential amplifier (7), and the output terminal φ is obtained. A signal S+t-+ without an offset component is obtained from □. After performing this series of operations for each column to obtain an output signal from which the offset has been removed for each pixel (1) on row m, select the next row, that is, row m+1, and proceed in the same manner as above. For each pixel (1) in m+1 rows, an output signal from which the offset has been removed is obtained. In this way, all the rows are sequentially selected and the video information captured by the image section (3) is sequentially supplied to the subsequent signal processing system.
上述の如く、本例によれば、信号線（ｌ、）を水平方向
（行方向）に配線し、互いに隣接する例えばｎ−１列目
の画素（１）における水平リセット用トランジスタ（’
ｒ＊、）に対する選択線とｎ列目の画素（１）における
水平スイッチングトランジスタ（Ｔ、）に対する選択線
とを１本の列選択線（７！、）で共用するようにしたの
で、イメージ部（３）の周辺に配置される走査回路の個
数が従来よりも少ない３つ、即ち１つの水平走査回路（
５）と２つの水平走査回路（４ａ）及び（４ｂ）で済み
、消費電力を低減化させることができる。また、それに
伴ない画素（１）の開口率を左右する配線の本数も３本
で済み、感度を向上させることができる。また、各１つ
の画素（１）に対し、リセットが行なえるため、全画素
続出しくフレーム読出し）や２画素間時読出しくフィー
ルド読出し）はもちろんのこと、電子シャッターの機能
をも持たせることができ、読出しに関する自由度を向上
させることができる。As described above, according to this example, the signal lines (l,) are wired in the horizontal direction (row direction), and the horizontal reset transistors ('
Since the selection line for r*, ) and the selection line for the horizontal switching transistor (T, ) in the n-th column pixel (1) are shared by one column selection line (7!,), the image part (3) The number of scanning circuits arranged around the periphery is three, which is fewer than the conventional one, that is, one horizontal scanning circuit (
5) and two horizontal scanning circuits (4a) and (4b) are required, and power consumption can be reduced. Additionally, the number of wires that affect the aperture ratio of the pixel (1) can be reduced to three, thereby improving sensitivity. In addition, since each pixel (1) can be reset, it is possible to not only read out all pixels one after another (frame readout) or read out between two pixels (field readout), but also have an electronic shutter function. It is possible to improve the degree of freedom regarding reading.
また、１つの画素（１）に関する読出し期間、特に２次
選択期間Ｔｈｔを次の画素（１）に関する１次選択期間
ＴｋＩで３分割にし、上記２次選択期間Ｔｈ□のうち、
最初の期間Ｔ、でオフセット分を加えた信号を出力し、
次いで最後の期間Ｔ３でオフセット分のみの信号を出力
して、これら信号の差をとるようにしたので、外部メモ
リ等を使用せずに固定パターン雑音を低減化させること
ができる。Further, the readout period for one pixel (1), especially the secondary selection period Tht, is divided into three by the primary selection period TkI for the next pixel (1), and among the secondary selection period Th□,
In the first period T, output a signal with the offset added,
Then, in the final period T3, only the signal corresponding to the offset is output and the difference between these signals is taken, so that fixed pattern noise can be reduced without using an external memory or the like.
このように、本例によれば、固定パターン雑音の低減化
と共に、消費電力の低減化並びに感度の向上を同時に図
ることができる。In this way, according to this example, it is possible to reduce fixed pattern noise, reduce power consumption, and improve sensitivity at the same time.
ところで、上記のように、オフセット分を除去して固定
パターン雑音を低減化させる読出しには、第２図Ｃ−Ｅ
に示すように、水平走査回路（５）からの１次選択信号
φＨ［１］と２次選択信号φＨ［２］が必要である。By the way, as mentioned above, for reading that reduces fixed pattern noise by removing the offset, the method shown in FIG.
As shown in FIG. 2, a primary selection signal φH[1] and a secondary selection signal φH[2] from the horizontal scanning circuit (5) are required.
次に、この１次選択信号φＨ［１］の出力と２次選択信
号φＨ［２］の出力を可能にする回路例を第３図〜第６
図に基いて説明する。Next, examples of circuits that enable the output of the primary selection signal φH[1] and the output of the secondary selection signal φH[2] are shown in FIGS.
This will be explained based on the diagram.
第３図は、論理積（ＡＮＤ）回路（１１）と論理和（Ｏ
Ｒ）回路（１２）を用いて上記１次選択信号φＨ［１］
と２次選択信号φＨ［２］を得るようにした水平走査回
路（５ａ）を示す回路例である。Figure 3 shows the logical product (AND) circuit (11) and the logical sum (O
R) Using the circuit (12), the above primary selection signal φH[1]
This is a circuit example showing a horizontal scanning circuit (5a) configured to obtain a secondary selection signal φH[2].
この水平走査回路（５ａ）は、シフトレジスタ（１３）
とロジックゲート部（１４）から成り、上記ＡＮＤ回路
（１１）とＯＲ回路（１２）は、ロジックゲート部（１
４）に形成される。即ち、図示の例ではシフトレジスタ
（１３）からの選択信号、例えばφＳ□、と外部からの
クロックパルスφＲが供給されるＡＮＤ回路（１１，、
−、）と、該ＡＮＤ回路（１１，−、）からの出力信号
φＳ、とシフトレジスタ（１３）からの別の選択信号、
例えばφＳ、１が供給されるＯＲ回路（１２ｎ）がロジ
ックゲート部（１４）に形成される。そして、第４図に
示すように、シフトレジスタ（１３）から選択信号φ５
ｎ−ＩｎφＳカ、φＳイ、、・・・・を順次出力させ（
第４図Ａ−Ｃ参照）、また、外部からのクロックパ）Ｌ
ｔスｄＲとして、選択信号φ５Ｒ−８，φＳ Ｉｌｌφ
Ｓ 、１＋１・・・・の各出力期間内に夫々１つのパル
スが存在するような出力タイミングを有するクロックパ
ルスφＲとすれば（第４図り参照）、例えば選択信号φ
５１−１とクロックパルスφＲが供給されるＡＮＤ回路
（１１カー、）からは、第４図Ｅに示すように、クロッ
クパルスφＲのうち、選択信号φ５Ｒ−１に対応するパ
ルスφＲ，−１のみが出力され、ＯＲ回路（１２ｎ）か
らは、ＡＮＤ回路（１１、−〇からの出力信号φＳ、（
＝φＲ，，）と選択信号φＳ７とが合成された信号φＳ
０が出力される。このＯＲ回路（１２ｎ）からの出力信
号φＳ０は、ｎ列に関する列選択信号φＨ７として用い
られ、最初の立上がり信号φＨ，，［１］が１次選択信
号、次の立上がり信号φＨ，［２］が２次選択信号とな
る。次に、選択信号φＳ７とクロックパルスφＲが供給
されるＡＮＤ回路（ｌｌｎ）からは、クロックパルスφ
Ｒのうち、選択信号φＳ７に対応するパルスφＲアのみ
が出力され（第４図Ｇ参照）、ＯＲ回路（１２゜、１）
からは、第４図Ｈに示すように、ＡＮＤ回路（ｌｌｎ）
からの出力信号φ５１（＝φＲ，，）と選択信号φＳ
１１＋１とが合成された信号φＳ０、即ちｎ＋１列に関
する１次選択信号φＨＲ，，［１］と２次選択信号φＨ
ｎ ＋ １［２］を出力する。このとき、ｎ＋１列に関
する１次選択信号φＨａ、、Ｅｌ］ は、ｎ列に関する
２次選択信号φＨ，［２］の出力期間内に出力され、第
２図り及びＥに示す列選択信号φＨ５φＨ７，。This horizontal scanning circuit (5a) includes a shift register (13)
and a logic gate section (14), and the AND circuit (11) and OR circuit (12) are connected to the logic gate section (14).
4) is formed. That is, in the illustrated example, the AND circuits (11, . . .
-, ), an output signal φS from the AND circuit (11, -,), and another selection signal from the shift register (13),
For example, an OR circuit (12n) to which φS, 1 is supplied is formed in the logic gate section (14). Then, as shown in FIG. 4, the selection signal φ5 is sent from the shift register (13).
Output n-InφS, φS, etc. sequentially (
(See Figure 4 A-C), and external clock pulses) L
As tsdR, selection signals φ5R-8, φS Illφ
If the clock pulse φR has an output timing such that one pulse exists in each output period of S, 1+1, etc. (see the fourth diagram), for example, the selection signal φ
51-1 and the clock pulse φR are supplied, as shown in FIG. 4E, only the pulse φR,-1 corresponding to the selection signal φ5R-1 of the clock pulse φR The OR circuit (12n) outputs the output signals φS, (
=φR,, ) and the selection signal φS7 are combined signal φS
0 is output. The output signal φS0 from this OR circuit (12n) is used as the column selection signal φH7 for the n column, the first rising signal φH,, [1] is the primary selection signal, and the next rising signal φH, [2] is the primary selection signal. This becomes the secondary selection signal. Next, from the AND circuit (lln) to which the selection signal φS7 and the clock pulse φR are supplied, the clock pulse φ
Of R, only the pulse φR corresponding to the selection signal φS7 is output (see FIG. 4G), and the OR circuit (12°, 1)
From then on, as shown in Figure 4H, an AND circuit (lln)
Output signal φ51 (=φR,,) and selection signal φS from
The signal φS0 is a combination of
Output n + 1[2]. At this time, the primary selection signal φHa, , El] for column n+1 is output within the output period of the secondary selection signal φH, [2] for column n, and the column selection signals φH5φH7, shown in the second diagram and E are output.
と同様の出力タイミングを有する出力信号を得る。Obtain an output signal with output timing similar to .
尚、水平走査回路（５ａ）からの列選択信号、例えばφ
Ｈ□重をシフトレジスタ（１３）からの選択信号φＳ７
．φＳ １１１４１ とクロックパルスφＲの論理式で
示すと次式
φＨｎ＋１＝φＳｎ×φＲ十φＳ、１．ｔ −・−・
（１）となる。Note that the column selection signal from the horizontal scanning circuit (5a), for example φ
Select signal φS7 from shift register (13) for H□heavy
．． The logical formula for φS 11141 and clock pulse φR is as follows: φHn+1=φSn×φR+φS, 1. t-・-・
(1) becomes.
次に、第５図に示す水平走査回路（５ｂ）は、Ｎ。Next, the horizontal scanning circuit (5b) shown in FIG.
８回路（１５）を利用して上記１次選択信号φＨ［１］
と２次選択信号φＨ［２〕を得るようにしたものである
。The above primary selection signal φH[1] is generated using 8 circuits (15).
and a secondary selection signal φH[2].
この水平走査回路（５ｂ）は、シフトレジスタ（１３）
からの選択信号、例えばφＳ、、をＮ０７回路（１６ｎ
）にて反転させた信号φ汎と外部がらの反転クロックパ
ルス■が供給される第１のＮＯＲ回路（１５ａｎ）と、
該第１のＮＯＲ回路（１５ａｎ）からの出力信号φＳ７
゜１とシフトレジスタ（１３）からの別の選択信萼、例
えばφＳ７．１が供給される第２のＮ。This horizontal scanning circuit (5b) includes a shift register (13)
The selection signal from, for example, φS, is sent to the N07 circuit (16n
) and a first NOR circuit (15an) to which is supplied an inverted signal φ general and an external inverted clock pulse ■;
Output signal φS7 from the first NOR circuit (15an)
1 and a further selection signal from the shift register (13), for example φS7.1.
８回路（１５ｂ、、Ｉ）と、コノ第２（７）ＮＯＲ回路
（１５ｂｆｌ−＋）からの出力信号φＳ、。２を反転さ
せるＮ０７回路（１７，、、）がロジックゲート部（１
４）に形成されてなる。このＮ０７回路（１７□υがら
は、１次選択信号φＨ−＋［１］ と２次選択信号φＨ
，，Ｉ［２］ で構成されたｎ＋１列に関する列選択信
号φＨ７゜、が出力される。8 circuits (15b, , I) and the output signal φS from the second (7) NOR circuit (15bfl-+). The N07 circuit (17, , ) that inverts the logic gate part (1
4). This N07 circuit (17□υ) has a primary selection signal φH-+[1] and a secondary selection signal φH
, , I[2], a column selection signal φH7° for the n+1 column is output.
即ち、説明の簡略化のために論理式で示すと、第１のＮ
ＯＲ回路（１５ａｎ）からの出力は、次式φＳ、、、＝
（φｓ７＋φＲ）＝ φＳ、Ｘ φＲ・・・−（２）と
なる。また、第２のＮＯＲ回路（１５ｂＲ，）からの出
力は、次式
％式％（３）
となり、最終的にＮ０７回路（１７□ｌ）から出力され
る信号は、次式
％式％（４）
となり、上式（１）と同じになる。このことから、この
水平走査回路（５ｂ）から出力される信号φＨ７，１も
第２図Ｅで示す信号となる。That is, to simplify the explanation, the first N
The output from the OR circuit (15an) is expressed by the following formula φS, , =
(φs7+φR)=φS,XφR...-(2). In addition, the output from the second NOR circuit (15bR,) is expressed by the following formula % formula % (3), and the signal finally output from the N07 circuit (17□l) is the following formula % formula % (4 ), which is the same as equation (1) above. From this, the signal φH7,1 output from this horizontal scanning circuit (5b) also becomes the signal shown in FIG. 2E.
次に、第６図に示す水平走査回路（５ｃ）は、ＮＡＮＤ
回路（１８）を利用して上記１次選択信号φＨ［１］と
２次選択信号φＨ［２］を得るようにしたものである。Next, the horizontal scanning circuit (5c) shown in FIG.
The circuit (18) is used to obtain the primary selection signal φH[1] and the secondary selection signal φH[2].
この水平走査回路（５ｃ）は、シフトレジスタ（１３）
からの選択信号、例えばφＳ７と外部からのクロックパ
ルスφＲが供給される第１のＮＡＮＤ回路（１８ａｎ）
と、該第１のＮＡＮＤ回路（１８ａｎ）からの出力信号
φＳ□１とシフトレジスタ（１３）からの別の選択信号
、例えばφＳ ｙｌ ＋ １をＮ０７回路（１９，、、
）で反転させた信号φＳ、、。１が供給される第２のＮ
ＡＮＤ回路（１８ｂ、、、１）をロジックゲート部（１
４）に形成してなる。この第２のＮＡＮＤ回路（１８ｂ
、、、）からは、１次選択信号φＨ７゜１［１］ と２
次選択信号φＨ，，＋［２］ で構成されたｎ＋１列に
関する列選択信号φＨ７，，が出力される。This horizontal scanning circuit (5c) includes a shift register (13)
A first NAND circuit (18an) to which a selection signal from, for example, φS7 and an external clock pulse φR are supplied.
Then, the output signal φS□1 from the first NAND circuit (18an) and another selection signal, for example φS yl + 1, from the shift register (13) are sent to the N07 circuit (19, . . .
) is the inverted signal φS, . 1 is supplied with the second N
The AND circuit (18b,,,1) is connected to the logic gate section (1
4). This second NAND circuit (18b
, , ), the primary selection signals φH7゜1[1] and 2
A column selection signal φH7, , for the n+1 column composed of next selection signals φH, , +[2] is output.
即ち、上記と同様に論理式で示すと、第１のＮＡＮＤ回
路（１８ａｎ）からの出力は、次式％式％（５）
となり、第２のＮＡＮＯ回Ｂ ＜ＩＢｂ□、）がらの出
力は、次式
％式％
となり、上式（１）と同じになる。このことがら、この
水平走査回路（５ｃ）から出力される信号φＨ□１も第
２図Ｅで示す信号となる。尚、この水平走査回路（５ｃ
）においては、２つのＮ０７回路（１９）及び（２０）
を直列に接続してなるバッファ（２１）をシフトレジス
タ（１３）とロジックゲート部（１４）間及び水平走査
回路（５ｃ）の出力側に設けるようにしてもよい。That is, when expressed in the same logical formula as above, the output from the first NAND circuit (18an) is as follows: , the following formula% formula% is obtained, which is the same as the above formula (1). For this reason, the signal φH□1 output from this horizontal scanning circuit (5c) also becomes the signal shown in FIG. 2E. In addition, this horizontal scanning circuit (5c
), the two N07 circuits (19) and (20)
A buffer (21) formed by connecting these in series may be provided between the shift register (13) and the logic gate section (14) and on the output side of the horizontal scanning circuit (5c).
第６図ではかっこ書きにて示す。In Fig. 6, it is shown in parentheses.
このように、第３図〜第６図で示す水平走査回路（５ａ
）〜（５ｃ）によれば、−次選択信号φＨ［１］と２次
選択信号φＨ［２］で構成される列選択信号φＨを容易
に得ることができ、第１図で示す本例に係る固体撮像素
子（Ａ）における画素の読出し、特に外部メモリ等を使
用せずに固体パターン雑音を低減せしめる読出しに寄与
させることができる。In this way, the horizontal scanning circuit (5a
) to (5c), the column selection signal φH composed of the negative selection signal φH[1] and the secondary selection signal φH[2] can be easily obtained, and the present example shown in FIG. It is possible to contribute to readout of pixels in such a solid-state image sensor (A), particularly to readout that reduces solid-state pattern noise without using an external memory or the like.
上記実施例は、′増幅用トランジスタ（Ｔ、）及びリセ
ット手段（２）の電源電圧として夫々接地電位Ｖｓｓ及
びリセット電位ｖＲを用いたが、共通の電源電圧Ｖｄｄ
を用いるようにしてもよい。また、リセット手段（２）
を１つのリセット用トランジスタで構成し、画素（１）
に対するリセットを行単位に行なうようにしてもよい。In the above embodiment, the ground potential Vss and the reset potential vR were used as the power supply voltages of the amplifying transistor (T, ) and the reset means (2), respectively, but the common power supply voltage Vdd
You may also use In addition, reset means (2)
consists of one reset transistor, pixel (1)
The reset may be performed row by row.
この場合の固体撮像素子の構成、特にその画素の構成並
びに垂直スイッチングトランジスタ、水平スイッチング
トランジスタ及び出力部の構成を等価的に示すと第７図
に示すような等価回路図になる。この図において、（Ｔ
Ｒ）はリセット用トランジスタ、（Ｔ、）及び（Ｔ、）
は夫々水平及び垂直スイッチングトランジスタを示す。The structure of the solid-state image sensor in this case, particularly the structure of its pixels, vertical switching transistors, horizontal switching transistors, and output section, is equivalently shown in an equivalent circuit diagram as shown in FIG. In this figure, (T
R) is a reset transistor, (T,) and (T,)
denote horizontal and vertical switching transistors, respectively.
（２１）は出力部を構成するＯＰアンプである。(21) is an OP amplifier constituting the output section.
この固体撮像素子（Ｂ）は、上記第１図で示す固体撮像
素子（Ａ）と同様に、ビデオラインＶＬに流れる出力電
流■が暗時に最も多いため、固体撮像素子（Ｂ）のダイ
ナミックレンジを最大にしようとすると、ＯＰアンプ（
２１）のＡ点の電位をＯＶに近づける必要がある。とこ
ろが、上記ｏＰアンプ（２１）が図示の如く、反転増幅
回路の構成をとる場合、確かにＡ点はイマジナルショー
トの原理により０■になるが、出力電圧Ｖ。ｕｔは、帰
還抵抗Ｒ，による電位降下により負電圧になり、後段で
の信号処理が不利になる。また、暗時に最も出力電流Ｉ
が多く流れることがら、出力電圧■。１は第８図の曲線
■に示すように、暗時において最も負に振れることにな
る。従って、ＯＰアンプ（２１）のゲインを向上させる
目的で帰還抵抗Ｒｔの抵抗値を変えると曲線■で示すよ
うに、暗時、即ちＯレベルの出力電圧■。が大き（変動
し、それに伴ない後段の信号処理系で改造等が必要にな
り、非常に使いにくい。また、ＯＰアンプ（２１）を第
９図に示すように、非反転増幅回路の構成を採った場合
、Ａ点の電位がＶｄｄとなり、出力電圧■。□は、帰還
抵抗Ｒｒによる電圧上昇によりＶｄｄより大きくなる。This solid-state image sensor (B), like the solid-state image sensor (A) shown in FIG. 1 above, has the largest output current flowing through the video line VL in the dark. If you try to maximize it, the OP amp (
21) It is necessary to bring the potential at point A close to OV. However, when the oP amplifier (21) has the configuration of an inverting amplifier circuit as shown in the figure, although the point A becomes 0■ due to the principle of an imaginary short circuit, the output voltage V. ut becomes a negative voltage due to the potential drop due to the feedback resistor R, making signal processing at a subsequent stage disadvantageous. Also, the highest output current I in the dark
■ Output voltage may flow a lot. 1 swings most negatively in the dark, as shown by curve ■ in FIG. Therefore, when the resistance value of the feedback resistor Rt is changed in order to improve the gain of the OP amplifier (21), the output voltage (2) in the dark, that is, at O level, as shown by the curve (2). is very difficult to use, as it requires modification of the subsequent signal processing system.Also, as shown in Figure 9, the OP amplifier (21) is configured as a non-inverting amplifier circuit. In this case, the potential at point A becomes Vdd, and the output voltage ■.□ becomes larger than Vdd due to the voltage increase due to the feedback resistor Rr.
この場合も後段での信号処理が不利になる。In this case as well, signal processing at a subsequent stage is disadvantageous.
そこで本例では、第１０図に示すように、ＯＰアンプ（
２１）を反転増幅回路の構成とし、Ａ点とＧＮＤ間に一
定の電流をＧＮＤに落とす定電流源（２２）を設置して
構成する。この定電流源（２２）は、その定電流値を暗
時の電流値Ｉ。に設定してなる。従って、暗時において
は、固体撮像素子（Ｂ）からの出力電流Ｉ０が全て定電
流源（２２）を介してＧＮＤに落とされるため、出力電
圧Ｖ。ｕｔはＯｖとなる。そして、入射光量の増加に伴
なって固体撮像素子（Ｂ）からの出力電流Ｉが減少する
と、帰還抵抗Ｒｆには第７図の場合とは逆の方向に電流
が流れ、その電流値は
Ｉ、Ｉｆ−■。−■
となり、この帰還抵抗Ｒｆにおいて電圧上昇が生しる。Therefore, in this example, as shown in FIG.
21) is configured as an inverting amplifier circuit, and a constant current source (22) is installed between point A and GND to drop a constant current to GND. This constant current source (22) sets its constant current value to the dark current value I. I set it to . Therefore, in the dark, all the output current I0 from the solid-state image sensor (B) is dropped to GND via the constant current source (22), so that the output voltage V. ut becomes Ov. Then, when the output current I from the solid-state image sensor (B) decreases as the amount of incident light increases, a current flows through the feedback resistor Rf in the opposite direction to that in the case of FIG. 7, and the current value becomes I , If-■. -■, and a voltage rise occurs at this feedback resistor Rf.
その結果、第１１図の曲線■に示すように、入射光量の
増加に伴なって出力電圧Ｖ Ｏｕｔも増加し、入射光景
−出力電圧特性は、暗時の０■を基準に右上がりの曲線
を描く。As a result, as shown by the curve ■ in Figure 11, the output voltage V Out also increases as the amount of incident light increases, and the incident scene-output voltage characteristic is a curve that slopes upward to the right with reference to 0 ■ in the dark. draw
この例によれば、暗時の出力電圧■。、を０■に固定で
きると共に、入射光量の増加に伴なって出力電圧■。□
を正（＋）側に振らすことができるため、例えば第１２
図Ａに示すような出力電流Ｉが入力されている場合、第
１２図Ｂに示すような出力電圧■。。１を得ることがで
き、その後の信号処理が非常に簡便になる。尚、この第
１２図において、期間■は暗時、期間■は読出し期間を
示す。また、ＯＰアンプ（２１）のゲインを向上させる
目的で帰還抵抗Ｒｔの抵抗値を変えたとしても、第１１
図の曲線Ｈに示すように、暗時（θレベル）の出力電圧
■。、はＯｖに固定されているため、後段の信号処理系
の回路構成等が簡単になり、非常に使い易くなる。According to this example, the output voltage during dark ■. , can be fixed at 0 ■, and the output voltage ■ can be fixed as the amount of incident light increases. □
For example, the 12th
When the output current I as shown in Figure A is input, the output voltage ■ as shown in Figure 12B. . 1 can be obtained, and subsequent signal processing becomes very simple. Note that in FIG. 12, period (2) indicates a dark period, and period (2) indicates a read period. Furthermore, even if the resistance value of the feedback resistor Rt is changed for the purpose of improving the gain of the OP amplifier (21), the 11th
As shown by curve H in the figure, the output voltage in the dark (θ level) is ■. , are fixed at Ov, the circuit configuration of the signal processing system in the subsequent stage is simplified, making it extremely easy to use.
ところで、上記の例は、全画素読出しくフレーム読出し
）を行なった場合を示したが、その他の例として２画素
間時読出しくフィールド読出し）を行なう場合は、暗時
の出力電流がフレーム読出しの場合のほぼ２倍になるた
め、第１０図で示す回路構成では不充分である。そこで
第１３図に示すように、帰還抵抗Ｒ７と並列にダイオー
ド（２３）を接続して構成すればよい。この構成によれ
ば、暗時において、その出力電流２１．のうち、Ｉｏは
定電流源（２２）を介してＧＮＤに落ち、残りの１０は
ダイオード（２３）を介して出力側へ流れる。このとき
、ダイオード（２３）の抵抗値はほとんど無視できる程
度に小さいため、出力電圧■。、はほぼＯｖとなる。そ
して、このほぼＯｖとなる期間は、出力電流ＩがＩ０≦
Ｉ≦２１ｏの期間である。一方、出力電流■がＩ＜Ｉ。By the way, the above example shows the case where all pixel readout (frame readout) is performed, but as another example, when reading out between two pixels (field readout) is performed, the output current in the dark period is The circuit configuration shown in FIG. 10 is therefore insufficient. Therefore, as shown in FIG. 13, a diode (23) may be connected in parallel with the feedback resistor R7. According to this configuration, in the dark, the output current 21. Of these, Io falls to GND via a constant current source (22), and the remaining 10 flows to the output side via a diode (23). At this time, the resistance value of the diode (23) is so small that it can be ignored, so the output voltage is ■. , becomes approximately Ov. During this period when approximately Ov, the output current I is I0≦
It is a period of I≦21o. On the other hand, the output current ■ is I<I.
となったとき、今度はｌ１ｌｆ＝１゜−１なる電流が出
力側からＡ点側に向かって帰還抵抗Ｒ７を介して流れる
ため、この帰還抵抗Ｒｆにおいて電圧上昇が生じ、入射
光量の増加に伴なって出力電圧■。□も増加する。この
ように、フィールド続出しの場合も第１１図の特性曲線
の如く、暗時の０■を基準に右上がりの曲線を描くこと
となるため、その後の信号処理が非常に簡便となる。こ
の回路構成は、フレーム読出しの場合にも適用させるこ
とができる。また、第１０図及び第１３図に示す回路構
成は、第１図で示す固体撮像素子（Ａ）にも適用させる
ことができる。When this happens, a current of l1lf = 1°-1 flows from the output side toward point A via the feedback resistor R7, so a voltage rise occurs in the feedback resistor Rf, and as the amount of incident light increases. The output voltage becomes ■. □ also increases. In this way, even in the case of successive fields, an upward-sloping curve to the right is drawn with the dark time 0■ as the reference, as in the characteristic curve of FIG. 11, and subsequent signal processing becomes very simple. This circuit configuration can also be applied to frame readout. Furthermore, the circuit configurations shown in FIGS. 10 and 13 can also be applied to the solid-state image sensor (A) shown in FIG. 1.
本発明に係る固体撮像素子によれば、外部メモリ等を使
用せずに固定パターン雑音、特にしきい値電圧ｖｔｈ等
のばらつきに起因するオフセットを除去して上記固定パ
ターン雑音を低減化させることができると共に、感度の
向上並びに消費電力の低減化をも図ることができる。According to the solid-state image sensor of the present invention, it is possible to reduce fixed pattern noise by removing fixed pattern noise, particularly offsets caused by variations in threshold voltage vth, etc., without using an external memory or the like. At the same time, it is possible to improve sensitivity and reduce power consumption.
第１図は本実施例に係る増幅型固体撮像素子を示す回路
図、第２図はその読出し動作の一例を示す波形図、第３
図は水平走査回路の一例を示す回路図、第４図はその動
作の一例を示す波形図、第５図は水平走査回路の変形例
を示す回路図、第６図は水平走査回路の他の変形例を示
す回路図、第７図は他の実施例の説明に供する固体撮像
素子の一例を示す等価回路図、第８図はその入射光量に
対する出力電圧の変化を示す特性図、第９図は他の実施
例の説明に供する固体撮像素子の他の例を示す等価回路
図、第１Ｏ図は他の実施例に係る出力部の一例を示す等
価回路図、第１１図はその入射光量に対する出力電圧の
変化を示す特性図、第１２図はその出力電流に対する出
力電圧の出力状態を示す波形図、第１３図は他の実施例
に係る出力部の他の例を示す等価回路図、第１４図は従
来例に係る固体撮像素子を示す回路図、第１５図はその
読出し動作の一例を示す波形図、第１６図は従来例に係
る固体撮像素子を示す回路図、第１７図はその読出し動
作の一例を示す波形図、第１８図は他の従来例に係る固
体撮像素子を示す回路図である。
（Ａ）は固体撮像素子、（１）は画素、（２）はリセッ
ト手段、（３）はイメージ部、（４ａ）は第１垂直走査
回路、（４ｂ）は第２垂直走査回路、（５）は水平走査
回路、（６）は増幅器、（７）は差動増幅器、（Ｄ）は
フォトダイオード、（Ｔ、）は増幅用トランジスタ、（
Ｔ、）は水平スイッチングトランジスタ、（’ｒ＊ｘ）
は水平リセット用トランジスタ、（ＴＲｙ）は垂直リセ
ット用トランジスタ、（Ｔ、）は垂直スインチングトラ
ンジスタ、（１ｓ）は水平信号線、（！Ｘ）は列選択線
、（！Ｒ）はリセット線である。FIG. 1 is a circuit diagram showing an amplified solid-state image sensor according to this embodiment, FIG. 2 is a waveform diagram showing an example of its readout operation, and FIG.
The figure is a circuit diagram showing an example of a horizontal scanning circuit, Fig. 4 is a waveform diagram showing an example of its operation, Fig. 5 is a circuit diagram showing a modified example of the horizontal scanning circuit, and Fig. 6 is a circuit diagram showing another example of the horizontal scanning circuit. FIG. 7 is an equivalent circuit diagram showing an example of a solid-state image sensor for explaining another embodiment; FIG. 8 is a characteristic diagram showing changes in output voltage with respect to the amount of incident light; FIG. 9 10 is an equivalent circuit diagram showing another example of a solid-state image sensor for explaining other embodiments, FIG. 1O is an equivalent circuit diagram showing an example of an output section according to another embodiment, and FIG. 12 is a waveform diagram showing the output state of the output voltage with respect to the output current. FIG. 13 is an equivalent circuit diagram showing another example of the output section according to another embodiment. Fig. 14 is a circuit diagram showing a conventional solid-state image sensor, Fig. 15 is a waveform diagram showing an example of its readout operation, Fig. 16 is a circuit diagram showing a conventional solid-state image sensor, and Fig. 17 is its waveform diagram. A waveform diagram showing an example of a read operation, and FIG. 18 is a circuit diagram showing another conventional solid-state image sensor. (A) is a solid-state image sensor, (1) is a pixel, (2) is a reset means, (3) is an image part, (4a) is a first vertical scanning circuit, (4b) is a second vertical scanning circuit, (5) ) is a horizontal scanning circuit, (6) is an amplifier, (7) is a differential amplifier, (D) is a photodiode, (T, ) is an amplification transistor, (
T, ) is a horizontal switching transistor, ('r*x)
is a horizontal reset transistor, (TRy) is a vertical reset transistor, (T, ) is a vertical switching transistor, (1s) is a horizontal signal line, (!X) is a column selection line, and (!R) is a reset line. be.
Claims (1)
素子において、 上記画素は、受光素子と、その受光素子からの信号電荷
を増幅する増幅手段と、行選択リセットスイッチ及び列
選択リセットスイッチが直列に接続されて各リセットス
イッチに対する行選択及び列選択により、上記信号電荷
をリセットするリセット手段と、列選択により上記増幅
手段からの増幅された信号電荷を信号線に供給する列選
択スイッチとを有すると共に、互いに隣接する画素のう
ち、一方の画素における上記リセット手段の列選択リセ
ットスイッチに対する列選択と、他方の画素における上
記列選択スイッチに対する列選択とが共用されているこ
とを特徴とする固体撮像素子。[Scope of Claims] In a solid-state imaging device in which a plurality of pixels are arranged in a matrix, each of the pixels includes a light-receiving element, an amplifying means for amplifying signal charges from the light-receiving element, a row selection reset switch, and a column. a reset means for resetting the signal charge by selecting a row and a column for each reset switch in which selection reset switches are connected in series; and a column for supplying the amplified signal charge from the amplification means to the signal line by selecting the column. and a selection switch, and among mutually adjacent pixels, column selection for the column selection reset switch of the reset means in one pixel and column selection for the column selection switch in the other pixel are shared. Characteristic solid-state image sensor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100639A JPH04880A (en) | 1990-04-17 | 1990-04-17 | Solid-state image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2100639A JPH04880A (en) | 1990-04-17 | 1990-04-17 | Solid-state image pickup device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04880A true JPH04880A (en) | 1992-01-06 |
Family
ID=14279399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2100639A Pending JPH04880A (en) | 1990-04-17 | 1990-04-17 | Solid-state image pickup device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04880A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005203783A (en) * | 2004-01-12 | 2005-07-28 | Samsung Electronics Co Ltd | Photosensor and display utilizing the same |
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| JP2019114574A (en) * | 2017-12-20 | 2019-07-11 | 株式会社リコー | Semiconductor device, imaging device and optical sensor |
-
1990
- 1990-04-17 JP JP2100639A patent/JPH04880A/en active Pending
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