JPH0487473A - 画像処理装置 - Google Patents
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- JPH0487473A JPH0487473A JP2201109A JP20110990A JPH0487473A JP H0487473 A JPH0487473 A JP H0487473A JP 2201109 A JP2201109 A JP 2201109A JP 20110990 A JP20110990 A JP 20110990A JP H0487473 A JPH0487473 A JP H0487473A
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- 230000009466 transformation Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 14
- 239000000872 buffer Substances 0.000 abstract description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 21
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000003786 synthesis reaction Methods 0.000 description 8
- 238000013139 quantization Methods 0.000 description 6
- 238000004364 calculation method Methods 0.000 description 5
- 238000000926 separation method Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000003086 colorant Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 108091008695 photoreceptors Proteins 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
Landscapes
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は画像処理装置に関し、例えば階調(色)を有す
る写真等の中間調画像情報を記憶するのに適した画像処
理装置に関するものである。
る写真等の中間調画像情報を記憶するのに適した画像処
理装置に関するものである。
写真等の中間調画像(以下「イメージ」という)をメモ
リに記憶するのに必要なメモリ容量は、(画素数)×(
階調ビット数)であり、高品位なカラー画像を記憶する
ためには膨大なメモリ容量が必要であった。 このため、各種の情報量圧縮方式が提案され、情報量を
圧縮した後、メモリに記憶することにより、メモリ容量
の削減が図られている。 第7図は従来のカラー静止画像符号化の国際標準化方式
として、J P E G (Joint Potogr
aphicExperts Group)にて提案され
ているBaselineSystem (基本方式)の
符号化方式(表出: 「カラー静止画符号化国際橿準化
」、画像電子学会誌、第18巻、第6号、pp、398
−407゜1989)を達成するのブロック構成図であ
る。 第7図において、入力端子1より入力されたイメージ画
素データは、ブロック化回路2において8×8画素のブ
ロック単位に切出され、離散コサイン変換(DCT)回
路17にてコサイン変1換され、変換係数が量子化器(
Q)40に供給される。量子化器40では、量子化テー
プ、ル41により印加される量子化ステップ情報に従っ
て変換係数の線形量子化を行う。量子化器40で量子化
された変換係数のうち、DC係数は予測符号化回路(D
PCM)42にて前ブロックのDC成分との差分(予測
誤差)がとられ、ハフマン符号化回路43に供給される
。この予測符号化回路42の詳細なブロック構成を第8
図に示す。 第8図の予測符号化回路42において、量子化器40に
より量子化されたDC係数は、遅延回路53及び減算器
54に印加される。遅延回路53は、離散コサイン変換
回路17が1ブロック分、即ち、8×8画素分の演算を
するのに必要な時間分だけ入力データを遅延させる回路
である。従って、遅延回路53からは1つ前のブロック
のDC係数が減算器54に供給される。よって減算器5
4の出力には、前ブロックとのDC係数の差分(予測誤
差)が出力されることになる(本予測符号化では予測値
として前ブロック値を用いているため、予測器は前述の
ごとく遅延回路にて構成される)。 ハフマン符号化回路43は、予測符号化回路42より供
給された予測誤差信号をDCハフマン・コード・テーブ
ル44に従って可変長符号化し、多重化回路51にDC
ハフマン・コードを供給する。 一方、量子化器40にて量子化されたAC係数(DC係
数以外の係数)は、スキャン変換回路45にて第9図に
示すように低次の係数より順にジグザグ・スキャンされ
、有意係数検出回路46に供給される。有意係数検出回
路46では、量子化されたAC係数が“0”かどうかを
判定し、“0”の場合はラン長カウンタ47にカウント
アツプ信号を供給し、カウンタの値を+1増加させる。 一方、“0”以外の係数の場合には、リセット信号をラ
ン長カウンタ47に供給し、カウンタの値をリセットす
ると共に、係数をグループ化回路48にて第10図に示
されるようにグループ番号“5sss”と付加ビットに
分割し、グループ番号“5sss”をハフマン符号化回
路49に、付加ビットを多重化回路51に各々供給する
。 ラン長カウンタ47は、“0”のラン長をカウントする
回路であり、“0”以外の有意係数間の“0”の数“N
NNN”をハフマン符号化回路49に供給する。ハフマ
ン符号化回路49は、供給された“O”のラン長“NN
NN”と有意係数のグループ番号“5sss”とをAC
ハフマン・コード・テーブル50に従って可変長符号化
し、多重化回路51にACハフマン・コードを供給する
。 多重化回路51では、1ブロック(8×8の入力画素)
分のDCハフマンコード、ACC八ツマンコードび付加
ビットを多重化し、出力端子52より圧縮された画像デ
ータが出力される。 従って出力端子52より出力される圧縮データをメモリ
に記憶し、読出し時に逆操作によって伸長することによ
り、メモリ容量の削減が可能である。
リに記憶するのに必要なメモリ容量は、(画素数)×(
階調ビット数)であり、高品位なカラー画像を記憶する
ためには膨大なメモリ容量が必要であった。 このため、各種の情報量圧縮方式が提案され、情報量を
圧縮した後、メモリに記憶することにより、メモリ容量
の削減が図られている。 第7図は従来のカラー静止画像符号化の国際標準化方式
として、J P E G (Joint Potogr
aphicExperts Group)にて提案され
ているBaselineSystem (基本方式)の
符号化方式(表出: 「カラー静止画符号化国際橿準化
」、画像電子学会誌、第18巻、第6号、pp、398
−407゜1989)を達成するのブロック構成図であ
る。 第7図において、入力端子1より入力されたイメージ画
素データは、ブロック化回路2において8×8画素のブ
ロック単位に切出され、離散コサイン変換(DCT)回
路17にてコサイン変1換され、変換係数が量子化器(
Q)40に供給される。量子化器40では、量子化テー
プ、ル41により印加される量子化ステップ情報に従っ
て変換係数の線形量子化を行う。量子化器40で量子化
された変換係数のうち、DC係数は予測符号化回路(D
PCM)42にて前ブロックのDC成分との差分(予測
誤差)がとられ、ハフマン符号化回路43に供給される
。この予測符号化回路42の詳細なブロック構成を第8
図に示す。 第8図の予測符号化回路42において、量子化器40に
より量子化されたDC係数は、遅延回路53及び減算器
54に印加される。遅延回路53は、離散コサイン変換
回路17が1ブロック分、即ち、8×8画素分の演算を
するのに必要な時間分だけ入力データを遅延させる回路
である。従って、遅延回路53からは1つ前のブロック
のDC係数が減算器54に供給される。よって減算器5
4の出力には、前ブロックとのDC係数の差分(予測誤
差)が出力されることになる(本予測符号化では予測値
として前ブロック値を用いているため、予測器は前述の
ごとく遅延回路にて構成される)。 ハフマン符号化回路43は、予測符号化回路42より供
給された予測誤差信号をDCハフマン・コード・テーブ
ル44に従って可変長符号化し、多重化回路51にDC
ハフマン・コードを供給する。 一方、量子化器40にて量子化されたAC係数(DC係
数以外の係数)は、スキャン変換回路45にて第9図に
示すように低次の係数より順にジグザグ・スキャンされ
、有意係数検出回路46に供給される。有意係数検出回
路46では、量子化されたAC係数が“0”かどうかを
判定し、“0”の場合はラン長カウンタ47にカウント
アツプ信号を供給し、カウンタの値を+1増加させる。 一方、“0”以外の係数の場合には、リセット信号をラ
ン長カウンタ47に供給し、カウンタの値をリセットす
ると共に、係数をグループ化回路48にて第10図に示
されるようにグループ番号“5sss”と付加ビットに
分割し、グループ番号“5sss”をハフマン符号化回
路49に、付加ビットを多重化回路51に各々供給する
。 ラン長カウンタ47は、“0”のラン長をカウントする
回路であり、“0”以外の有意係数間の“0”の数“N
NNN”をハフマン符号化回路49に供給する。ハフマ
ン符号化回路49は、供給された“O”のラン長“NN
NN”と有意係数のグループ番号“5sss”とをAC
ハフマン・コード・テーブル50に従って可変長符号化
し、多重化回路51にACハフマン・コードを供給する
。 多重化回路51では、1ブロック(8×8の入力画素)
分のDCハフマンコード、ACC八ツマンコードび付加
ビットを多重化し、出力端子52より圧縮された画像デ
ータが出力される。 従って出力端子52より出力される圧縮データをメモリ
に記憶し、読出し時に逆操作によって伸長することによ
り、メモリ容量の削減が可能である。
しかしながら上記従来例では符号化部に可変長符号化を
用いているため、1ブロックの符号長(情報量)は一定
とならず、メモリのアドレスとブロックとの対応が複雑
となり、第11図に示すような画像のオーバーラツプや
第12図に示すような画像の一部置換等の画像合成をメ
モリ上で実行することが非常に困難であるという欠点が
あった。 また、前記従来例では、DCT後のDC係数にDPCM
を用いているため1部のブロックの置換を行った場合、
DPCMの予測値がリセットされるブロック(ブロック
間の演算が行われていないブロック)までさかのぼって
符号化しなければならないこと、また置換によって予測
値が符号化時と復号化時で異ならないように、次のDP
CMがリセットされるブロックまでDC係数の置換を行
わなければならないということが、メモリ上での画像合
成を一層困難なものにしていた。
用いているため、1ブロックの符号長(情報量)は一定
とならず、メモリのアドレスとブロックとの対応が複雑
となり、第11図に示すような画像のオーバーラツプや
第12図に示すような画像の一部置換等の画像合成をメ
モリ上で実行することが非常に困難であるという欠点が
あった。 また、前記従来例では、DCT後のDC係数にDPCM
を用いているため1部のブロックの置換を行った場合、
DPCMの予測値がリセットされるブロック(ブロック
間の演算が行われていないブロック)までさかのぼって
符号化しなければならないこと、また置換によって予測
値が符号化時と復号化時で異ならないように、次のDP
CMがリセットされるブロックまでDC係数の置換を行
わなければならないということが、メモリ上での画像合
成を一層困難なものにしていた。
本発明は上述の課題を解決することを目的として成され
たもので、メモリ上で圧縮された画像の合成を可能とす
る画像処理装置を提供することを目的とする。 上記目的を達成するため、本発明は以下の構成を備える
。 即ち、入力画像データを基本ブロック単位で直交変換す
る直交変換手段と、該直交変換手段での直交変換データ
を量子化し、量子化した変換係数を可変長符号化して所
定値(S)以下のデータ情報量以下に圧縮して符号化す
る符号化手段と、該符号化手段での圧縮符号化データを
前記所定値(S)単位で記憶する記憶手段とを備える。
たもので、メモリ上で圧縮された画像の合成を可能とす
る画像処理装置を提供することを目的とする。 上記目的を達成するため、本発明は以下の構成を備える
。 即ち、入力画像データを基本ブロック単位で直交変換す
る直交変換手段と、該直交変換手段での直交変換データ
を量子化し、量子化した変換係数を可変長符号化して所
定値(S)以下のデータ情報量以下に圧縮して符号化す
る符号化手段と、該符号化手段での圧縮符号化データを
前記所定値(S)単位で記憶する記憶手段とを備える。
以上の構成において、可変長符号化を可能としているに
もかかわらず、所定値(S)内に1ブロックの圧縮デー
タを格納でき、所定値(S)の符号化が可能であるため
、記憶手段のアクセスを所定値(S)単位で行なえ、記
憶制御が非常に容易となり、圧縮データの記憶手段上で
の合成が可能となる。
もかかわらず、所定値(S)内に1ブロックの圧縮デー
タを格納でき、所定値(S)の符号化が可能であるため
、記憶手段のアクセスを所定値(S)単位で行なえ、記
憶制御が非常に容易となり、圧縮データの記憶手段上で
の合成が可能となる。
以下、本発明に係る一実施例を添付図面に基づいて詳述
する。
する。
【第1実施例】
第1図は本発明に係る一実施例の画像処理装置のブロッ
ク構成図である。 第1図において、本実施例装置で処理されるイメージ画
素データは入力端子1から入力される。 まず、入力端子1より入力されたイメージ画素データの
符号化処理及びフレームメモリ8への格納処理を説明す
る。 入力端子1より入力されたイメージ画素データは、数ラ
イン分の遅延用ラインメモリにより構成されるブロック
化回路2において、例えば8部8画素のブロック状に切
8され、複数の符号化回路38〜3dに供給される。 符号化回路38〜3dは、各々異なる情報量となるよう
に設定された可変長符号化を含む回路であり、符号語を
バッファ58〜5dに、符号長を符号長カウンタ4a〜
4dに各々供給する。 符号長カウンタ4a〜4dは、lブロック内の符号語の
符号長の総和を求めるためのカウンタであり、ブロック
の先頭でリセットされ、以降、符号化回路3a〜3dよ
り供給される符号長を1ブロック分累積し、結果を符号
化選択回路6に供給する。バッファ58〜5dはlプロ
9ク分のデータを格納するためのバッファである。 符号化選択回路6は、符号長カウンタ4a〜4dより供
給される各符号化回路3a〜3dにおける1ブロック内
の符号長の総和を所定値(S)と比較し、(S)以下で
最も(S)に近い値となる符号化回路を判定し、判定結
果(インデックス)を信号切替スイッチ7及びインデッ
クスメモリ9に供給する。 信号切替スイッチ7は、符号化選択回路6にて選択され
た符号語が格納されているバッファが接続されている端
子(B −%−dのいずれか)を共通端子eに接続し、
バッファ58〜5dに格納されている1ブロック分のデ
ータをフレームメモリ8の該当アドレスに記憶する。こ
のとき、インデックスメモリ9のフレームメモリ8のア
ドレスに対応する部分にインデックスが格納される。 本実施例では、符号化回路は38〜3dの4種類である
のでインデックスは各ブロック当り2ビツト(固定長の
場合)となる。 上記操作を繰返し、1フレ一ム分のデータをフレームメ
モリ8に蓄積することになる。 第1図の画像記憶部を含む本実施例における画像処理装
置の全体構成を第13図に示す。 第13図において、200は画像入力部であり、CCD
センサを含むイメージスキャナ等の画像読取装置やホス
トコンピュータ、Sv左カメラビデオカメラ等の外部機
器のインタフェース等により構成される。画像入力部2
00から入力された画像データは、第1図に示される画
像記憶部201の入力端子1に供給される。202はオ
ペレータが画像データの出力光の指定等を行う操作部、
203は出力制御部であり、前者は画像データの出力光
の選択、後者はメモリ読み出しの同期信号(画像出力部
206等と共にプリンタエンジン部を構成する出力制御
部203よりのITOP信号等)の出力等を行う。20
4はデイスプレィ等の画像表示部、205は公衆回線や
ローカルエリアネットワークを介して画像データの送信
を行う送信部、206は例えば感光体上にレーザビーム
を照射して潜像を形成し、これを可視画像化するレーザ
ビームプリンタ等の画像出力部である。 尚、画像出力部206はインクジェットプリンタや熱転
写プリンタ、ドツトプリンタ等であっても良い。 次に以上の構成を備える本実施例装置の符号化データの
復号化制御について説明する。 入力端子16に接続されている第13図に示す外部装置
、例えば、出力制御部203等より入力端子16を経由
してITOP信号等の同期信号が入力されると、メモリ
制御回路lOは入力同期信号に従い、フレームメモリ8
の先頭よりSビット単位で上述制御等で記憶された符号
化して圧縮された書き込みデータを読出すようにフレー
ムメモリ8を制御する。それと同時に、フレームメモリ
8の読出しブロックに対応したインデックスをインデッ
クスメモリ9より読出すように制御する。 インデックスメモリ9より読出された圧縮イメージデー
タは、符号化回路38〜3dに各々対応した復号化回路
11a〜lidによって復号化され、信号切替スイッチ
13の端子a〜dに供給される。 一方、インデックスメモリ9より読出されたインデック
スは、デイレイ回路(遅延回路)12により復号化回路
11a〜lidでの復号化に要する時間分だけ遅延され
、信号切替スイッチ13の制御端子に供給される。従っ
て、スイッチ13の共通端子eからは、符号化選択回路
6で選択された符号化回路38〜3dに対応する復号化
回路11a〜1 ]、 dにより伸長された8×8画素
のイメージ画素データが出力され、ラスター化回路14
にてブロック化されていたイメージ画素データを元のラ
スター走査データに走査変換して出力端子15より出力
される。 以上説明したように本実施例によれば、符号化回路38
〜3dにおけるブロック間の演算をなくし、ブロック単
体での復号化が可能と成る。 また、同時に、出力情報量の異なる複数の符号化回路3
8〜3dを設け、ブロック内の符号長(可変長符号化後
の符号長のブロック内の総和)が所定値S以下で最大と
なる符号化回路を選択し、上記所定値S単位でフレーム
メモリ8に記憶することにより、置換ブロックのアドレ
ッシングを容易にし、フレームメモリ8上での画像合成
が可能となる。
ク構成図である。 第1図において、本実施例装置で処理されるイメージ画
素データは入力端子1から入力される。 まず、入力端子1より入力されたイメージ画素データの
符号化処理及びフレームメモリ8への格納処理を説明す
る。 入力端子1より入力されたイメージ画素データは、数ラ
イン分の遅延用ラインメモリにより構成されるブロック
化回路2において、例えば8部8画素のブロック状に切
8され、複数の符号化回路38〜3dに供給される。 符号化回路38〜3dは、各々異なる情報量となるよう
に設定された可変長符号化を含む回路であり、符号語を
バッファ58〜5dに、符号長を符号長カウンタ4a〜
4dに各々供給する。 符号長カウンタ4a〜4dは、lブロック内の符号語の
符号長の総和を求めるためのカウンタであり、ブロック
の先頭でリセットされ、以降、符号化回路3a〜3dよ
り供給される符号長を1ブロック分累積し、結果を符号
化選択回路6に供給する。バッファ58〜5dはlプロ
9ク分のデータを格納するためのバッファである。 符号化選択回路6は、符号長カウンタ4a〜4dより供
給される各符号化回路3a〜3dにおける1ブロック内
の符号長の総和を所定値(S)と比較し、(S)以下で
最も(S)に近い値となる符号化回路を判定し、判定結
果(インデックス)を信号切替スイッチ7及びインデッ
クスメモリ9に供給する。 信号切替スイッチ7は、符号化選択回路6にて選択され
た符号語が格納されているバッファが接続されている端
子(B −%−dのいずれか)を共通端子eに接続し、
バッファ58〜5dに格納されている1ブロック分のデ
ータをフレームメモリ8の該当アドレスに記憶する。こ
のとき、インデックスメモリ9のフレームメモリ8のア
ドレスに対応する部分にインデックスが格納される。 本実施例では、符号化回路は38〜3dの4種類である
のでインデックスは各ブロック当り2ビツト(固定長の
場合)となる。 上記操作を繰返し、1フレ一ム分のデータをフレームメ
モリ8に蓄積することになる。 第1図の画像記憶部を含む本実施例における画像処理装
置の全体構成を第13図に示す。 第13図において、200は画像入力部であり、CCD
センサを含むイメージスキャナ等の画像読取装置やホス
トコンピュータ、Sv左カメラビデオカメラ等の外部機
器のインタフェース等により構成される。画像入力部2
00から入力された画像データは、第1図に示される画
像記憶部201の入力端子1に供給される。202はオ
ペレータが画像データの出力光の指定等を行う操作部、
203は出力制御部であり、前者は画像データの出力光
の選択、後者はメモリ読み出しの同期信号(画像出力部
206等と共にプリンタエンジン部を構成する出力制御
部203よりのITOP信号等)の出力等を行う。20
4はデイスプレィ等の画像表示部、205は公衆回線や
ローカルエリアネットワークを介して画像データの送信
を行う送信部、206は例えば感光体上にレーザビーム
を照射して潜像を形成し、これを可視画像化するレーザ
ビームプリンタ等の画像出力部である。 尚、画像出力部206はインクジェットプリンタや熱転
写プリンタ、ドツトプリンタ等であっても良い。 次に以上の構成を備える本実施例装置の符号化データの
復号化制御について説明する。 入力端子16に接続されている第13図に示す外部装置
、例えば、出力制御部203等より入力端子16を経由
してITOP信号等の同期信号が入力されると、メモリ
制御回路lOは入力同期信号に従い、フレームメモリ8
の先頭よりSビット単位で上述制御等で記憶された符号
化して圧縮された書き込みデータを読出すようにフレー
ムメモリ8を制御する。それと同時に、フレームメモリ
8の読出しブロックに対応したインデックスをインデッ
クスメモリ9より読出すように制御する。 インデックスメモリ9より読出された圧縮イメージデー
タは、符号化回路38〜3dに各々対応した復号化回路
11a〜lidによって復号化され、信号切替スイッチ
13の端子a〜dに供給される。 一方、インデックスメモリ9より読出されたインデック
スは、デイレイ回路(遅延回路)12により復号化回路
11a〜lidでの復号化に要する時間分だけ遅延され
、信号切替スイッチ13の制御端子に供給される。従っ
て、スイッチ13の共通端子eからは、符号化選択回路
6で選択された符号化回路38〜3dに対応する復号化
回路11a〜1 ]、 dにより伸長された8×8画素
のイメージ画素データが出力され、ラスター化回路14
にてブロック化されていたイメージ画素データを元のラ
スター走査データに走査変換して出力端子15より出力
される。 以上説明したように本実施例によれば、符号化回路38
〜3dにおけるブロック間の演算をなくし、ブロック単
体での復号化が可能と成る。 また、同時に、出力情報量の異なる複数の符号化回路3
8〜3dを設け、ブロック内の符号長(可変長符号化後
の符号長のブロック内の総和)が所定値S以下で最大と
なる符号化回路を選択し、上記所定値S単位でフレーム
メモリ8に記憶することにより、置換ブロックのアドレ
ッシングを容易にし、フレームメモリ8上での画像合成
が可能となる。
【第2実施例】
第2図は本発明に係る第2実施例を示すブロック構成図
であり、第1図と同一の機能を有するブロックには同一
の番号を付し詳細説明を省略する。 第2実施例は、第1実施例に比し、直交変換部等の情報
量の制御に関係しない部分を各符号化回路で共用化した
構成とすることにより、ハードウェアの削減を図ったも
のである。 以下、第1図に示す第1実施例と異なる構成について説
明する。 第9図に示すような離散コサイン変換処理と可変長符号
化処理とを組合せた符号化処理を本発明に適用する場合
、離散コサイン変換(DCT)回路とジグザグスキャン
を行うスキャン変換回路は情報量の制御に関係なく、各
符号化部で共用可能である。 従って第2図の実施例では、離散コサイン回路17とス
キャン変換回路18を符号化回路の外に出し、各符号化
回路において共用することにより、ハードウェアの簡略
化を行っている。 よって符号化回路19a〜19d及び対応する復号化回
路20a〜20dは、各々第3図及び第4図に示す構成
となる。 第3図は第2実施例の符号化回路19a〜19dの詳細
ブロック構成図である。 第3図において、スキャン変換回路18にて例えば第9
図の様にジグザグスキャンされた変換係数は量子化器2
3にて量子化されて、可変長符号化回路24に供給され
る。可変長符号化回路24では量子化された変換係数を
可変長符号化(例えばハフマン符号化)し、符号語をバ
ッファ58〜5dに供給する。 また、これと同時に符号長を符号長カウンタ4a〜4d
に供給する。 第4図は第2実施例の復号化回路の詳細ブロック構成図
である。 第4図において、フレームメモリ8より読出されたSビ
ットの圧縮イメージデータは、可変長復号化回路25に
て量子化された変換係数に復号され、逆量子化器(代表
値設定回路)26にて量子化代表値に変換されて第2図
の信号切換スイッチ13の端子a〜dに供給される。 信号切換スイッチ13は、符号化時に選択された符号化
回路19a〜19dに対応する復号化回路20a〜20
dによって復号化された変換係数を選択し、スキャン変
換回路21によってジグザグスキャンされていた変換係
数が元の順序に変換され、逆離散コサイン変換回路22
にて実空間のイメージ画素データとなり、ラスター化回
路14にて元のラスター走査にもどされて出力端子15
より出力される。 以上説明した様に本実施例によれば、第1の実施例に比
しハードウェア構成を簡略化できる。
であり、第1図と同一の機能を有するブロックには同一
の番号を付し詳細説明を省略する。 第2実施例は、第1実施例に比し、直交変換部等の情報
量の制御に関係しない部分を各符号化回路で共用化した
構成とすることにより、ハードウェアの削減を図ったも
のである。 以下、第1図に示す第1実施例と異なる構成について説
明する。 第9図に示すような離散コサイン変換処理と可変長符号
化処理とを組合せた符号化処理を本発明に適用する場合
、離散コサイン変換(DCT)回路とジグザグスキャン
を行うスキャン変換回路は情報量の制御に関係なく、各
符号化部で共用可能である。 従って第2図の実施例では、離散コサイン回路17とス
キャン変換回路18を符号化回路の外に出し、各符号化
回路において共用することにより、ハードウェアの簡略
化を行っている。 よって符号化回路19a〜19d及び対応する復号化回
路20a〜20dは、各々第3図及び第4図に示す構成
となる。 第3図は第2実施例の符号化回路19a〜19dの詳細
ブロック構成図である。 第3図において、スキャン変換回路18にて例えば第9
図の様にジグザグスキャンされた変換係数は量子化器2
3にて量子化されて、可変長符号化回路24に供給され
る。可変長符号化回路24では量子化された変換係数を
可変長符号化(例えばハフマン符号化)し、符号語をバ
ッファ58〜5dに供給する。 また、これと同時に符号長を符号長カウンタ4a〜4d
に供給する。 第4図は第2実施例の復号化回路の詳細ブロック構成図
である。 第4図において、フレームメモリ8より読出されたSビ
ットの圧縮イメージデータは、可変長復号化回路25に
て量子化された変換係数に復号され、逆量子化器(代表
値設定回路)26にて量子化代表値に変換されて第2図
の信号切換スイッチ13の端子a〜dに供給される。 信号切換スイッチ13は、符号化時に選択された符号化
回路19a〜19dに対応する復号化回路20a〜20
dによって復号化された変換係数を選択し、スキャン変
換回路21によってジグザグスキャンされていた変換係
数が元の順序に変換され、逆離散コサイン変換回路22
にて実空間のイメージ画素データとなり、ラスター化回
路14にて元のラスター走査にもどされて出力端子15
より出力される。 以上説明した様に本実施例によれば、第1の実施例に比
しハードウェア構成を簡略化できる。
【第3の実施例】
第5図は本発明に係る第3実施例を示すブロック構成図
であり、第2図の第2実施例と同一の機能を有するブロ
ックには同一の番号を付し詳細説明を省略する。以下、
第2図の第2実施例と異なる部分についてのみ説明する
。 スキャン変換回路18より例えば第9図に示す様にジグ
ザグ・スキャンされた変換係数は、量子化器27にて量
子化され、DC変換係数は多重化回路33に、AC変換
係数は階層分割回路28へ供摩合される。 階層分割回路28はAC変換係数なn眉の階層に分割す
る回路であり、変換係数のスペクトラム(次数)やビッ
トスライス等の公知の手段によってn階層に分割する。 分割された変換係数は各々可変長符号化回路(VLC)
30−1〜30−nによって可変長符号化され、バッフ
ァ31−1〜31−nにてlブロワ2分のデータを蓄え
た後、所定のタイミングで多重化回路33に供給される
。 一方、符号長カウンタ32−1〜32−nは、各階層の
1ブロック内の符号長の総和を求めるためのカウンタで
あり、ブロックの先頭でリセットされ、可変長符号化回
路30−1〜30−nより供給される符号長を1ブロッ
ク分累積し、結果を階層数判定回路35に供給する。 階層数判定回路35では、各層の符号長カウンタ32−
1〜32−nより供給される各階の現ブロックの符号長
の総和を順次最上位層より合計してゆき、現ブロックの
情報量(符号長の総和)が所定値Sを越える手前の階層
数を判定する。 即ち、量子化後のDC変換係数の量子化ビット数をf。 とじ、i番目の階層の符号長の総和をf (i)とする
と、 Σ f (i) ≦S−f、
(1)を満たすk(0≦に≦n)の最大値を求め′、
判定結果kを多重化回路33に供給する。 多重化回路33では、階層合成回路35の判定結果kに
従い、DC係数、1〜に層までのAC係数の符号化コー
ドを多重し、Sビット単位でフレームメモリ8に書込む
。 第6図は第5図に示す第3実施例の復号化回路34の詳
細構成を示すブロック図である。 第6図に示す第3実施例の復号化回路34において、フ
レームメモリ8より読出されたSビットの圧縮イメージ
データは、まず信号分離回路36にてDC係数及び各階
層のAC係数の符号化コードに分離され、各々逆量子化
器39及び可変長復号化回路37−1〜37−kに供給
される。 また、信号分離回路36は内部にAC係数の符号化階層
カウンタを持っており、ブロックの先頭データにてカウ
ンタをリセットし、AC係数の1層分のデータを可変長
の復号化回路37−1〜37−nに出力する毎にカウン
トアツプし、カウント値を階層合成回路38に供給する
。 可変長復号化回路37−1〜37−にでは、信号分離回
路36より供給された符号化コードを、各階層データに
復号化し、階層合成回路38に供給する。階層合成回路
38では信号分離回路36より供給される階層カウンタ
値に従い、可変長復号化回路37−1〜;37−nより
供給される復号化された階層データを順次合成してゆ(
。 フレームメモリに記憶されていた復号ブロックの最下層
にの階層データが復号化され、階層合成が完了すると、
階層合成回路38は復元されたAC変換係数を逆量子化
器39に供給する。逆量子化器39では復号化された量
子化後のDC及びAC変換係数に対応する量子化代表値
を順次第5図のスキャン変換回路21に供給し、逆DC
T回路21、ラスター化回路14を経て伸長された画像
データが出力端子15より出力される。 上記の実施例では、DC変換係数の精度を確保するため
、階層符号化から分離したが、本発明は以上の例に限定
されるものではなく、DC変換係数を含めた形で階層符
号化を行っても本発明の範囲に含まれることは勿論であ
る。 また、量子化器は階層分割回路の後にあってももちろん
かまわない。 さらに、本実施例では階層分割後の符号化をパラレル処
理しているが、最上位層より順次処理するシリアル処理
も可能である。この場合、階層部の符号化回路29及び
復号化回路34の各階層の可変長符号化回路は1系統で
構成でき、更なるハードウェアの簡略化が図れる。 さらにまた、第1実施例及び第2実施例においては、イ
ンデックスメモリ9をフレームメモリ8とは別に設けた
が、圧縮イメージデータにインデックスを多重化した後
にフレームメモリに記憶する構成とすれば、インデック
スメモリを省略することができる。この場合においては
、符号化選択回路6にて判定基準に用いた所定値Sのか
わりにS−d (dはインデックスの記憶に必要なビッ
ト数)を用いれば良い。 以上説明したように上述の各実施例によれば、符号化部
におけるブロック間の演算をなくし、ブロック単体で復
号化可能とすると同時に、出力情報量の異なる複数の符
号化回路を設け、ブロック内の符号長(可変長符号化後
の符号長のブロック内の総和)が所定値S以下で最大と
なる符号化を選択し、上記所定値単位でメモリに記憶す
ることにより、置換ブロックのアドレッシングを容易に
し、メモリ上での画像合成が可能になる優れた効果が得
られる。 また、ブロック単位で固定長化されているため、復号化
に要する時間もブロック毎にほぼ一定となる。このため
、可変長符号化に必要な復号化後のデータの伝送レート
の定レート化のためのバッファも不要となり、ハードウ
ェアを非常に簡略化することができる。 また、符号化方法はADCTに限らず、例えば算術符号
化、予測符号化などの他の可変長の符号かであっても良
い。 更に、複数の符号化回路は、例えば、量子化テーブルを
構成するパラメータ、ハフマン・コード・テーブルを構
成するパラメータを夫々異なったものとすることによっ
て符号長を変化させることができる。 更にまた、上述の様に複数の符号化回路をパラレルに配
置するのではなく、例えば、コンピュータによりシリア
ルに演算を行って所望の符号化方法を決定するようにし
てもよい。
であり、第2図の第2実施例と同一の機能を有するブロ
ックには同一の番号を付し詳細説明を省略する。以下、
第2図の第2実施例と異なる部分についてのみ説明する
。 スキャン変換回路18より例えば第9図に示す様にジグ
ザグ・スキャンされた変換係数は、量子化器27にて量
子化され、DC変換係数は多重化回路33に、AC変換
係数は階層分割回路28へ供摩合される。 階層分割回路28はAC変換係数なn眉の階層に分割す
る回路であり、変換係数のスペクトラム(次数)やビッ
トスライス等の公知の手段によってn階層に分割する。 分割された変換係数は各々可変長符号化回路(VLC)
30−1〜30−nによって可変長符号化され、バッフ
ァ31−1〜31−nにてlブロワ2分のデータを蓄え
た後、所定のタイミングで多重化回路33に供給される
。 一方、符号長カウンタ32−1〜32−nは、各階層の
1ブロック内の符号長の総和を求めるためのカウンタで
あり、ブロックの先頭でリセットされ、可変長符号化回
路30−1〜30−nより供給される符号長を1ブロッ
ク分累積し、結果を階層数判定回路35に供給する。 階層数判定回路35では、各層の符号長カウンタ32−
1〜32−nより供給される各階の現ブロックの符号長
の総和を順次最上位層より合計してゆき、現ブロックの
情報量(符号長の総和)が所定値Sを越える手前の階層
数を判定する。 即ち、量子化後のDC変換係数の量子化ビット数をf。 とじ、i番目の階層の符号長の総和をf (i)とする
と、 Σ f (i) ≦S−f、
(1)を満たすk(0≦に≦n)の最大値を求め′、
判定結果kを多重化回路33に供給する。 多重化回路33では、階層合成回路35の判定結果kに
従い、DC係数、1〜に層までのAC係数の符号化コー
ドを多重し、Sビット単位でフレームメモリ8に書込む
。 第6図は第5図に示す第3実施例の復号化回路34の詳
細構成を示すブロック図である。 第6図に示す第3実施例の復号化回路34において、フ
レームメモリ8より読出されたSビットの圧縮イメージ
データは、まず信号分離回路36にてDC係数及び各階
層のAC係数の符号化コードに分離され、各々逆量子化
器39及び可変長復号化回路37−1〜37−kに供給
される。 また、信号分離回路36は内部にAC係数の符号化階層
カウンタを持っており、ブロックの先頭データにてカウ
ンタをリセットし、AC係数の1層分のデータを可変長
の復号化回路37−1〜37−nに出力する毎にカウン
トアツプし、カウント値を階層合成回路38に供給する
。 可変長復号化回路37−1〜37−にでは、信号分離回
路36より供給された符号化コードを、各階層データに
復号化し、階層合成回路38に供給する。階層合成回路
38では信号分離回路36より供給される階層カウンタ
値に従い、可変長復号化回路37−1〜;37−nより
供給される復号化された階層データを順次合成してゆ(
。 フレームメモリに記憶されていた復号ブロックの最下層
にの階層データが復号化され、階層合成が完了すると、
階層合成回路38は復元されたAC変換係数を逆量子化
器39に供給する。逆量子化器39では復号化された量
子化後のDC及びAC変換係数に対応する量子化代表値
を順次第5図のスキャン変換回路21に供給し、逆DC
T回路21、ラスター化回路14を経て伸長された画像
データが出力端子15より出力される。 上記の実施例では、DC変換係数の精度を確保するため
、階層符号化から分離したが、本発明は以上の例に限定
されるものではなく、DC変換係数を含めた形で階層符
号化を行っても本発明の範囲に含まれることは勿論であ
る。 また、量子化器は階層分割回路の後にあってももちろん
かまわない。 さらに、本実施例では階層分割後の符号化をパラレル処
理しているが、最上位層より順次処理するシリアル処理
も可能である。この場合、階層部の符号化回路29及び
復号化回路34の各階層の可変長符号化回路は1系統で
構成でき、更なるハードウェアの簡略化が図れる。 さらにまた、第1実施例及び第2実施例においては、イ
ンデックスメモリ9をフレームメモリ8とは別に設けた
が、圧縮イメージデータにインデックスを多重化した後
にフレームメモリに記憶する構成とすれば、インデック
スメモリを省略することができる。この場合においては
、符号化選択回路6にて判定基準に用いた所定値Sのか
わりにS−d (dはインデックスの記憶に必要なビッ
ト数)を用いれば良い。 以上説明したように上述の各実施例によれば、符号化部
におけるブロック間の演算をなくし、ブロック単体で復
号化可能とすると同時に、出力情報量の異なる複数の符
号化回路を設け、ブロック内の符号長(可変長符号化後
の符号長のブロック内の総和)が所定値S以下で最大と
なる符号化を選択し、上記所定値単位でメモリに記憶す
ることにより、置換ブロックのアドレッシングを容易に
し、メモリ上での画像合成が可能になる優れた効果が得
られる。 また、ブロック単位で固定長化されているため、復号化
に要する時間もブロック毎にほぼ一定となる。このため
、可変長符号化に必要な復号化後のデータの伝送レート
の定レート化のためのバッファも不要となり、ハードウ
ェアを非常に簡略化することができる。 また、符号化方法はADCTに限らず、例えば算術符号
化、予測符号化などの他の可変長の符号かであっても良
い。 更に、複数の符号化回路は、例えば、量子化テーブルを
構成するパラメータ、ハフマン・コード・テーブルを構
成するパラメータを夫々異なったものとすることによっ
て符号長を変化させることができる。 更にまた、上述の様に複数の符号化回路をパラレルに配
置するのではなく、例えば、コンピュータによりシリア
ルに演算を行って所望の符号化方法を決定するようにし
てもよい。
以上説明したように本発明によれば、可変長符号化を用
いているにもかかわらず、所定値Sビット内に1ブロッ
クの圧縮データを格納でき、Sビットのみで画像処理が
可能隣記憶手段のアクセスもSビット単位となり、記憶
制御が非常に容易となり、画像処理データの記憶手段上
での合成も可能となる。 また、処理単位がブロック単位で固定長化されているた
め、画像処理に要する時間もブロック毎にほぼ一定とな
るため、画像処理の例えば可変長符号化に必要な復号化
後のデータの伝送レートの定レート化のためのバッファ
も不要となり、ハードウェアを非常に簡略化することが
できる。
いているにもかかわらず、所定値Sビット内に1ブロッ
クの圧縮データを格納でき、Sビットのみで画像処理が
可能隣記憶手段のアクセスもSビット単位となり、記憶
制御が非常に容易となり、画像処理データの記憶手段上
での合成も可能となる。 また、処理単位がブロック単位で固定長化されているた
め、画像処理に要する時間もブロック毎にほぼ一定とな
るため、画像処理の例えば可変長符号化に必要な復号化
後のデータの伝送レートの定レート化のためのバッファ
も不要となり、ハードウェアを非常に簡略化することが
できる。
第1図は本発明に係る一実施例の画像処理装置のブロッ
ク構成図、 第2図は本発明に係る第2実施例の画像処理装置のブロ
ック構成図、 第3図は第2実施例における符号化回路の具体的構成を
示すブロック図、 第4図は第2実施例における復号化回路の具体的構成を
示すブロック図、 第5図は本発明に係る第3実施例の画像処理装置のブロ
ック構成図、 第6図は第3の実施例における復号化回路の具体的構成
を示すブ・ロック図、 第7図は従来例の画像処理装置のブロック構成図、 第8図は従来例の予測符号化回路の具体的構成を示すブ
ロック図、 第9図は一般的なりCT係数のスキャン順序を示す図、 第10図は第7図に示すグループ化回路によるAC係数
のグループ番号と附加ビットへの分割例を示す図、 第11図はフレーム上での画像のオーバーラツプの発生
例を示す図、 第12図はフレーム上での画像の置換の発生例を示す図
、 第13図は本発明の実施例の装置全体の構成を示すブロ
ック図である。 スイッチ、8・・・フレームメモリ、9・・・インデッ
クスメモリ、10・・・メモリ制御回路、lla〜11
d 、 20 a 〜20 d 、 34 =−復号
化回路、12・・・遅延回路、14・・・ラスター化回
路、17・・・離散コサイン変換回路、18.21・・
・スキャン変換回路、22・・・逆離散コサイン変換回
路、27・・・量子化器、28・・・階層分割回路、3
3・・・多重化回路、35・・・階層分割回路、200
・・・画像入力部、201・・・画像配憶部、202・
・・操作部、203・・・出力制御部、204・・・画
像表示部、205・・・送信部、206・・・画像出力
部である。 図中、2・・・ブロック化回路、3a〜3d。 19 a 〜19 d 、 29−1−29 n−符号
化回路、4 a 〜4 d 、 32−1〜32 n−
符号長カウンタ、5 a 〜5 d、 31−1〜31
−n−バッファ、6・・・符号化選択回路、7,13・
・・信号切換第4図 第 6図 第8図 第9図 AC傳曹 sss 第 ○図
ク構成図、 第2図は本発明に係る第2実施例の画像処理装置のブロ
ック構成図、 第3図は第2実施例における符号化回路の具体的構成を
示すブロック図、 第4図は第2実施例における復号化回路の具体的構成を
示すブロック図、 第5図は本発明に係る第3実施例の画像処理装置のブロ
ック構成図、 第6図は第3の実施例における復号化回路の具体的構成
を示すブ・ロック図、 第7図は従来例の画像処理装置のブロック構成図、 第8図は従来例の予測符号化回路の具体的構成を示すブ
ロック図、 第9図は一般的なりCT係数のスキャン順序を示す図、 第10図は第7図に示すグループ化回路によるAC係数
のグループ番号と附加ビットへの分割例を示す図、 第11図はフレーム上での画像のオーバーラツプの発生
例を示す図、 第12図はフレーム上での画像の置換の発生例を示す図
、 第13図は本発明の実施例の装置全体の構成を示すブロ
ック図である。 スイッチ、8・・・フレームメモリ、9・・・インデッ
クスメモリ、10・・・メモリ制御回路、lla〜11
d 、 20 a 〜20 d 、 34 =−復号
化回路、12・・・遅延回路、14・・・ラスター化回
路、17・・・離散コサイン変換回路、18.21・・
・スキャン変換回路、22・・・逆離散コサイン変換回
路、27・・・量子化器、28・・・階層分割回路、3
3・・・多重化回路、35・・・階層分割回路、200
・・・画像入力部、201・・・画像配憶部、202・
・・操作部、203・・・出力制御部、204・・・画
像表示部、205・・・送信部、206・・・画像出力
部である。 図中、2・・・ブロック化回路、3a〜3d。 19 a 〜19 d 、 29−1−29 n−符号
化回路、4 a 〜4 d 、 32−1〜32 n−
符号長カウンタ、5 a 〜5 d、 31−1〜31
−n−バッファ、6・・・符号化選択回路、7,13・
・・信号切換第4図 第 6図 第8図 第9図 AC傳曹 sss 第 ○図
Claims (4)
- (1)入力画像データを基本ブロック単位で直交変換す
る直交変換手段と、該直交変換手段での直交変換データ
を量子化し、量子化した変換係数を可変長符号化して所
定値(S)以下のデータ情報量以下に圧縮して符号化す
る符号化手段と、該符号化手段での圧縮符号化データを
前記所定値(S)単位で記憶する記憶手段とを備え、 該記憶手段への記憶データを前記所定値(S)単位で読
出し制御可能なことを特徴とする画像処理装置。 - (2)符号化手段は、符号化後の情報量の異なる複数の
符号化方法を行い、基本ブロック単位の符号化後の情報
量が前記所定値(S)以下で(S)に最も近い値となる
符号化方法を選択し符号化処理を行なうことを特徴とす
る請求項第1項記載の画像処理装置。 - (3)符号化手段の複数の符号化方法を行う際に前記直
交変換手段を共用することを特徴とする請求項第2項記
載の画像処理装置。 - (4)符号化手段は、直交変換手段での直交変換後の変
換係数を基本ブロック毎に少なくとも2層の階層に分割
する分割手段を備え、符号化方法を行う際に最上位層よ
り順次符号化を行い、基本ブロックの1ブロックの符号
化後の情報量が前記所定値(S)を越えない階層までの
符号化データを記憶手段に記憶することを特徴とする請
求項第3項記載の画像処理装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2201109A JPH0487473A (ja) | 1990-07-31 | 1990-07-31 | 画像処理装置 |
DE69130275T DE69130275T2 (de) | 1990-07-31 | 1991-07-29 | Verfahren und Gerät zur Bildverarbeitung |
EP91306942A EP0469835B1 (en) | 1990-07-31 | 1991-07-29 | Image processing apparatus and method |
US08/280,584 US6198848B1 (en) | 1990-07-31 | 1994-07-26 | Method and apparatus for compressing and storing data indicative of a full-color image |
US09/715,116 US6915014B1 (en) | 1990-07-31 | 2000-11-20 | Image processing apparatus and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2201109A JPH0487473A (ja) | 1990-07-31 | 1990-07-31 | 画像処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0487473A true JPH0487473A (ja) | 1992-03-19 |
Family
ID=16435553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2201109A Pending JPH0487473A (ja) | 1990-07-31 | 1990-07-31 | 画像処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0487473A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06181441A (ja) * | 1992-10-09 | 1994-06-28 | Hudson Soft Co Ltd | 画像処理方法および装置 |
WO1996031974A1 (fr) * | 1995-04-07 | 1996-10-10 | Hitachi, Ltd. | Processeur de signaux |
US5754696A (en) * | 1993-12-16 | 1998-05-19 | Matsushita Electric Industrial Co., Ltd. | Apparatus for compression-coding image data and method of the same based on quantification and frequency transform coefficient amplitude reduction |
US6404930B2 (en) * | 1995-04-07 | 2002-06-11 | Hitachi, Ltd. | Signal processing equipment |
-
1990
- 1990-07-31 JP JP2201109A patent/JPH0487473A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06181441A (ja) * | 1992-10-09 | 1994-06-28 | Hudson Soft Co Ltd | 画像処理方法および装置 |
US5754696A (en) * | 1993-12-16 | 1998-05-19 | Matsushita Electric Industrial Co., Ltd. | Apparatus for compression-coding image data and method of the same based on quantification and frequency transform coefficient amplitude reduction |
WO1996031974A1 (fr) * | 1995-04-07 | 1996-10-10 | Hitachi, Ltd. | Processeur de signaux |
US6404930B2 (en) * | 1995-04-07 | 2002-06-11 | Hitachi, Ltd. | Signal processing equipment |
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