JPH0484782A - Test circuit - Google Patents
Test circuitInfo
- Publication number
- JPH0484782A JPH0484782A JP2199560A JP19956090A JPH0484782A JP H0484782 A JPH0484782 A JP H0484782A JP 2199560 A JP2199560 A JP 2199560A JP 19956090 A JP19956090 A JP 19956090A JP H0484782 A JPH0484782 A JP H0484782A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- lsi
- test mode
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 33
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト回路に関し、特にLSIのテスト回路に
関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a test circuit, and particularly to an LSI test circuit.
従来、この種のテスト回路は第2図に示すようにテスト
モード専用端子を複数個LSIに設けて、各テストモー
ドに設定しテストする方法が一般的である。Conventionally, in this type of test circuit, as shown in FIG. 2, a common method is to provide a plurality of test mode dedicated terminals on an LSI and set each test mode for testing.
また、リセット端子(たいていのLSIには存在する端
子)を利用し、電源端子に通常印加される電圧(例とし
て0〜5V)より高い電圧(例とし電源端子に印加され
る電圧の2倍程度)をリセット端子に印加する事でテス
トモードに設定する方法もある。In addition, by using a reset terminal (a terminal that exists in most LSIs), a voltage higher than the voltage normally applied to the power supply terminal (for example, 0 to 5V) (for example, about twice the voltage applied to the power supply terminal) can be used. ) is also applied to the reset pin to set the test mode.
サラに、マイクロコンピュータ等では、リセット端子に
よるリセット解除後、LSI内部テストプログラムが作
動し通常ありえないと判断できるタイミングで各端子(
各ポート)にデータを入力するとテストモードに設定で
きる方法もある。Generally speaking, in microcomputers, etc., after the reset is canceled by the reset terminal, the LSI internal test program is activated and each terminal (
There is also a method that allows you to enter test mode by inputting data to each port.
この従来のテスト回路では、テスト用端子が複数必要で
あるため小数ピンのLSIには適用するのが困難であっ
たり、回路規模が大きくテストモードに設定するのが複
雑である。Since this conventional test circuit requires a plurality of test terminals, it is difficult to apply it to an LSI with a small number of pins, and the circuit scale is large, making it complicated to set it in a test mode.
本発明のテスト回路は、LSI内部信号をLSI外部へ
出力する出力回路と、LSI内部信号とLSI外部信号
を比較する比較回路とを備えている。The test circuit of the present invention includes an output circuit that outputs an LSI internal signal to the outside of the LSI, and a comparison circuit that compares the LSI internal signal and the LSI external signal.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例のテスト回路である。FIG. 1 shows a test circuit according to an embodiment of the present invention.
このテスト回路は、出力回路(インバータ)1およびイ
ンバータ2とEXOR3で構成された比較回路を有する
。また、4は外部端子、5は外部端子4に圧力するデー
タ線、6はテストモード信号である。This test circuit has an output circuit (inverter) 1 and a comparison circuit composed of an inverter 2 and an EXOR 3. Further, 4 is an external terminal, 5 is a data line that applies pressure to the external terminal 4, and 6 is a test mode signal.
次に動作を説明すると、5に論理信号を入力するとその
反転信号が4に出力される。(出力ポート動作)この時
、EXORの2人力には常に同−論理レベルが入力され
るため、その出力であるテストモード信号6は常にロウ
レベルであり、非テストモード状態になっている。ここ
で、テストモードにするには、4の圧力の論理レベルを
測定し、その反転信号を強制的に入力すると、テストモ
ード信号6はハイレベルとなりテストモード状態に入る
。また4の強制入力を解除すれば、テストモードが解除
される。Next, the operation will be explained. When a logic signal is input to 5, its inverted signal is output to 4. (Output port operation) At this time, since the same logic level is always input to the two EXORs, the test mode signal 6 which is the output thereof is always at a low level, and is in a non-test mode state. To enter the test mode, measure the logic level of the pressure 4 and forcibly input the inverted signal, the test mode signal 6 becomes high level and enters the test mode state. Moreover, if the forced input in step 4 is canceled, the test mode is canceled.
第3図は、前述実施例の比較回路を論理レベルからアナ
ログレベルに変更した第2の実施例である。これは、通
常動作時(非テストモード)に外部端子14にLED
(発光ダイオード)が付加されている場合などは流れる
電流により論理レベルが反転して見える事がありえる(
テストモードに入ってしまう)ため、そのしきい値電圧
をCMOSレベルではなく、電源電圧側もしくはクラン
ド側にずらす必要があるためである。FIG. 3 shows a second embodiment in which the comparison circuit of the previous embodiment is changed from a logic level to an analog level. This indicates that the LED is connected to external terminal 14 during normal operation (non-test mode).
(If a light emitting diode) is added, the logic level may appear to be reversed due to the flowing current (
This is because it is necessary to shift the threshold voltage not to the CMOS level but to the power supply voltage side or ground side.
以上説明したように本発明は、LSIの出力回路に比較
回路を追加する事により、LSIの端子を増やす事なく
かつ簡単な回路にてテスト回路を構成できるという効果
を有する。As explained above, the present invention has the effect that by adding a comparison circuit to the output circuit of an LSI, a test circuit can be configured with a simple circuit without increasing the number of terminals of the LSI.
第1図は本発明の一実施例の回路図、第2図は従来例の
ブロック図、第3図は本発明の第2の実施例である。
1.2.11・・・・・・インバータ、3.13・・・
・・・EXOR,4,7,8,9,14・・・・・・L
SI外部端子、5,15・・・・・・LSIデータ線、
6,16・・・・・・テストモード信号、10・・・・
・・LSI、12・・・・・・コンパレータ、17.1
8・・・・・・比較用抵抗。FIG. 1 is a circuit diagram of one embodiment of the present invention, FIG. 2 is a block diagram of a conventional example, and FIG. 3 is a second embodiment of the present invention. 1.2.11... Inverter, 3.13...
...EXOR, 4, 7, 8, 9, 14...L
SI external terminal, 5, 15... LSI data line,
6, 16...Test mode signal, 10...
...LSI, 12...Comparator, 17.1
8...Resistance for comparison.
Claims (1)
るテスト回路。A test circuit characterized by having multiple output circuits and multiple comparison circuits.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2199560A JPH0484782A (en) | 1990-07-27 | 1990-07-27 | Test circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2199560A JPH0484782A (en) | 1990-07-27 | 1990-07-27 | Test circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0484782A true JPH0484782A (en) | 1992-03-18 |
Family
ID=16409859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2199560A Pending JPH0484782A (en) | 1990-07-27 | 1990-07-27 | Test circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0484782A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018036253A (en) * | 2016-08-26 | 2018-03-08 | エイブリック株式会社 | Semiconductor device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55149063A (en) * | 1979-04-27 | 1980-11-20 | Philips Nv | Integrated circuit testing method and apparatus |
JPS6180068A (en) * | 1984-09-28 | 1986-04-23 | Nec Corp | Test signal generation circuit |
-
1990
- 1990-07-27 JP JP2199560A patent/JPH0484782A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55149063A (en) * | 1979-04-27 | 1980-11-20 | Philips Nv | Integrated circuit testing method and apparatus |
JPS6180068A (en) * | 1984-09-28 | 1986-04-23 | Nec Corp | Test signal generation circuit |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018036253A (en) * | 2016-08-26 | 2018-03-08 | エイブリック株式会社 | Semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS5931892B2 (en) | semiconductor integrated circuit | |
US4743842A (en) | Tri-state circuit tester | |
JPH0484782A (en) | Test circuit | |
JPH0342810B2 (en) | ||
JP3918344B2 (en) | Semiconductor test equipment | |
JPS61161470A (en) | Semiconductor integrated circuit device | |
JP2610824B2 (en) | Logic circuit measuring device with high impedance function element | |
JP2527623Y2 (en) | IC test equipment | |
JP3025551B2 (en) | DC characteristics test circuit | |
JPH0450784A (en) | Semiconductor integrated circuit | |
JPS6298762A (en) | Integrated circuit | |
JPS6222086A (en) | Semiconductor integrated circuit | |
JPH03108676A (en) | Measuring method of delay time of integrated circuit | |
JP3340459B2 (en) | Signal determination device and signal determination method | |
JPH0989995A (en) | Integrated circuit device | |
JPH052054A (en) | Test simplification circuit | |
JPS61234376A (en) | Signal testing circuit | |
JPH0325382A (en) | Semiconductor integrated circuit | |
JPH04325999A (en) | Test circuit for shift register | |
JPH01237474A (en) | Scanning test circuit for semiconductor integrated circuit device | |
JPH0666824B2 (en) | Error rate test method | |
JPH02290573A (en) | Semiconductor integrated circuit | |
JPH03197883A (en) | Semiconductor integrated circuit | |
JPH04355386A (en) | Test circuit for semiconductor device | |
JPH0682148B2 (en) | Test pattern generator |