JPH0484424A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は半導体装置の製造方法に関し、特にアルミニウ
ム系配線層の信鯨性およびパンシヘーシ可ン性を同上さ
せる方法に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for improving the stability and resistance of an aluminum-based wiring layer.
本発明は、アルミニウム系材料層のバターニングにおい
て反射防止膜として積層されるアモルファスシリコン層
を、その還元作用を利用して選択ＣＶＤにより高融点金
属層に置換することにより、形成されるアルミニウム系
配線層のアフタコロ−ジョンを防止すると共に、該アル
ミニウム系配線層の低抵抗化および高倍転化を図るもの
である。The present invention provides an aluminum-based wiring formed by replacing an amorphous silicon layer, which is laminated as an anti-reflection film during patterning of an aluminum-based material layer, with a high-melting point metal layer by selective CVD using its reducing action. The purpose is to prevent after-corrosion of the layer, and to lower the resistance and increase the conversion ratio of the aluminum-based wiring layer.
さらに本発明は、アルミニウム系配線層を表層部に有す
る基体のバンシヘーションにおいて、テトラエトキシシ
ラン（ＴＥ０１）１０２系プラズマＣＶＤにより基体の
全面に膜質に優れかつ段差被覆性に比較的価れる第１の
酸化シリコン層を形成し、続いてＴＥＯ３１０，系ＣＶ
Ｄにより基体の全面に段差被覆性に極めて優れる第２の
酸化シリコン層を形成し、エッチバックを行って表面凹
凸をほぼ平坦化した後、プラズマＣＶＤにより基体の表
面を膜質に優れる窒化シリコン層で被覆しテハッシヘー
ションを行うことにより、アルミニウム系配線層の確実
な被覆による信頼性の向上と基体の平坦化とを同時に図
るものである。Furthermore, the present invention provides a first oxidation film with excellent film quality and relatively good step coverage over the entire surface of the substrate using tetraethoxysilane (TE01) 102-based plasma CVD in banishing a substrate having an aluminum-based wiring layer on the surface layer. Form a silicon layer, then TEO310, CV
A second silicon oxide layer with excellent step coverage is formed on the entire surface of the substrate by step D, and after etching back to almost flatten the surface unevenness, the surface of the substrate is coated with a silicon nitride layer with excellent film quality by plasma CVD. By performing coating and hashing, it is possible to simultaneously improve reliability through reliable coating of the aluminum-based wiring layer and flatten the substrate.
半導体装置のデザイン・ルールがＶＬＳ ｌ、さらには
ＵＬＳＩと微細化されるに伴い、アルミニウム配線形成
の精度および信頼性に対する要求も厳しさを増している
。As the design rules for semiconductor devices become smaller and smaller, from VLSI to ULSI, requirements for accuracy and reliability in aluminum interconnection formation are becoming more severe.
たとえば、アルミニウム系材料層のパターニングを行う
場合、フォトレジストの露光波長が短波長化され、しか
もパターン寸法がその露光波長に近づいてくると、高反
射率を有するアルミニウム系材料層からの反射光の影響
が強く現れてレジスト・パターンの変形が生じ、得られ
る配線層パターンの線幅が変動し易い。このため、アル
ミニウム系材料層の上に反射防止膜としてたとえばアモ
ルファスシリコン層を積層することが行われている。For example, when patterning an aluminum-based material layer, if the exposure wavelength of the photoresist is shortened and the pattern dimensions approach the exposure wavelength, the amount of light reflected from the aluminum-based material layer, which has a high reflectance, will decrease. The influence appears strongly, causing deformation of the resist pattern, and the line width of the resulting wiring layer pattern is likely to fluctuate. For this reason, for example, an amorphous silicon layer is laminated as an antireflection film on the aluminum-based material layer.
また、アルミニウム系配線層は大気中において極めて腐
食を受は易いので、これを防止するためのバンシベーシ
ョンも重要な技術である。アルミニウムは大気中に放置
されると吸湿して両性水酸化物である水酸化アルミニウ
ムを生成し、これが酸性もしくは塩基性条件下のいずれ
においても腐食を促進する原因となる。このため、従来
からアルミニウム系配線層をパッシベーション膜で被覆
することが行われている。このパッシベーション膜に要
求される特性としては様々なものがあるが、特にクラッ
クやピンホール等の欠陥が極めて少なく、耐湿性に優れ
、Ｎａ’″等のアルカリイオンの侵入防止に効果的であ
るとの理由から、従来ではプラズマＣＶＤにより形成さ
れる窒化シリコン膜が広く用いられている。Furthermore, since aluminum-based wiring layers are extremely susceptible to corrosion in the atmosphere, bancivation is also an important technique to prevent corrosion. When aluminum is left in the atmosphere, it absorbs moisture and forms an amphoteric hydroxide, aluminum hydroxide, which promotes corrosion under either acidic or basic conditions. For this reason, aluminum-based wiring layers have been traditionally covered with a passivation film. There are various properties required for this passivation film, but in particular it must have extremely few defects such as cracks and pinholes, be highly resistant to moisture, and be effective in preventing the intrusion of alkali ions such as Na'''. For these reasons, conventionally, silicon nitride films formed by plasma CVD have been widely used.
さらに、ヒロックの防止やエレクトロマイグレーション
耐性の向上を図ることも重要な技術である。たとえば特
開平１−２７２１３９号公報には、アルミニウム配線の
表面にタングステン等のようにヒロックやエレクトロマ
イグレーションに対して効果のある材料をＣＶＤにより
選択成長させた後、ＣＶＤ条件を変化させて同じ材料に
より基体の全面を被覆し、さらにエッチバックによりア
ルミニウム配線層の上面および側壁部に上記金属の薄膜
およびサイドウオールを残す技術が開示されている。こ
の技術は、配線層の信軌性向上と共に、サイドウオール
の形成により基体表面の段差を緩和して平坦化も同時に
図ったものである。Furthermore, prevention of hillocks and improvement of electromigration resistance are also important technologies. For example, in Japanese Patent Application Laid-Open No. 1-272139, a material effective against hillocks and electromigration, such as tungsten, is selectively grown on the surface of aluminum wiring by CVD, and then the same material is grown by changing the CVD conditions. A technique has been disclosed in which the entire surface of the substrate is covered, and the metal thin film and sidewalls are left on the upper surface and sidewalls of the aluminum wiring layer by etching back. This technology not only improves the reliability of the wiring layer, but also flattens the surface of the substrate by forming sidewalls to reduce differences in level.
〔発明が解決しようとする課題］
このように、アルミニウム系配線形成においては信頼性
を向上させるための様々な試みがなされているが、未だ
解決すべき課題も多い。[Problems to be Solved by the Invention] As described above, various attempts have been made to improve reliability in the formation of aluminum-based wiring, but there are still many problems to be solved.
まず、アルミニウム系材料層の上に反射防止膜としてア
モルファスシリコン層を積層する場合、アルミニウム系
材料層のパターニングが終了した時点では、アモルファ
スシリコン層とアルミニウム系材料層の断面が隣接して
外部環境中に露出する。このように異種の導体および半
導体が接触している状態は、局部電池効果によるアフタ
コロージジンを発生させやすい、また、アモルファスシ
リコンとアルミニウムが相互拡散を起こすことにより、
アルミニウム系配線層の抵抗が上昇するという問題もあ
る。First, when an amorphous silicon layer is laminated as an antireflection film on an aluminum-based material layer, when the patterning of the aluminum-based material layer is completed, the cross sections of the amorphous silicon layer and the aluminum-based material layer are adjacent to each other and are not exposed to the external environment. be exposed to. When different types of conductors and semiconductors are in contact with each other, it is easy to cause aftertacorosin due to the local battery effect, and due to mutual diffusion between amorphous silicon and aluminum,
There is also the problem that the resistance of the aluminum-based wiring layer increases.
さらに、デザイン・ルールの微細化に伴ってバノシヘー
ションの有効性にも疑問が生している。Furthermore, with the miniaturization of design rules, the effectiveness of banoshihesion is also being questioned.
従来、パッシベーション膜として広く使用されているプ
ラズマＣＶＤによる窒化シリコン膜は、膜質に優れ、ま
た段差被覆性にも比較的優れるとされてはいるものの、
１ミクロンもしくはサブ・ミクロン・レヘルの微細なパ
ターンに対しては段差被覆性が不足する。これにより、
たとえばパターンの側壁部で十分に被覆されなかった部
分からアルミニウム系配線層の腐食が発生したり、ある
いはオーバーコート時にパッシベーション膜が応力を受
けてクラックを生じ、これに被覆されるアルミニウム系
配線層が断線してスライド現象を起こす等の問題が生ず
る。Conventionally, silicon nitride films produced by plasma CVD, which have been widely used as passivation films, are said to have excellent film quality and relatively good step coverage.
Step coverage is insufficient for fine patterns of 1 micron or sub-micron level. This results in
For example, corrosion of the aluminum-based wiring layer may occur in areas where the sidewalls of the pattern are not sufficiently covered, or cracks may occur in the passivation film due to stress during overcoating, and the aluminum-based wiring layer covered with the cracks may occur. Problems such as wire breakage and sliding phenomenon occur.
そこで本発明は、アルミニウム配線形成における上述の
問題点を解決し、アルミニウム系配線層の低抵抗化、高
倍転化、および基体の平坦化を行うことが可能な半導体
装置の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, the present invention aims to solve the above-mentioned problems in aluminum wiring formation, and to provide a method for manufacturing a semiconductor device that can lower the resistance of an aluminum-based wiring layer, increase the conversion ratio, and flatten the substrate. purpose.
Ｃ課題を解決するための手段〕
本発明者は、上述の目的を達成するために鋭意検討を行
ったところ、反射防止膜として使用されているアモルフ
ァスシリコン層をその還元作用を利用して選択的に高融
点金属層に置換すれば、配線の低抵抗化と高倍転化とが
同時に回られることを見出した。Means for Solving Problem C] In order to achieve the above-mentioned object, the present inventor conducted intensive studies and found that the amorphous silicon layer used as an anti-reflection film was selectively reduced by utilizing its reducing action. It has been found that by replacing the metal layer with a high melting point metal layer, the resistance of the wiring can be lowered and the conversion ratio increased at the same time.
さらに本発明者は、アルミニウム系配線層を被覆するパ
ッシベーションにおいて、プラズマＣ■Ｄによる窒化シ
リコン膜の形成に先立ち、該窒化シリコン膜よりもさら
に優れた段差被覆性を有する膜により基体をほぼ平坦化
することが有効であるとの見地に立って検討を進めた。Furthermore, in passivation for covering an aluminum-based wiring layer, the present inventors planarized the substrate by using a film having even better step coverage than the silicon nitride film, prior to forming a silicon nitride film by plasma CD. The study proceeded from the standpoint that it would be effective to do so.
その結果、たとえば月刊セミコンダクタ・ワールド１９
８９年１１月号第８１〜８３ページ（プレスジャーナル
社刊）に紹介されているようなテトラエトキシシラン（
ＴＥ０１）系ＣＶＤ技術、およびエッチハックを上記平
坦化に適用することにより、パッシベーション性の向上
が回られることを見出した。As a result, for example, Monthly Semiconductor World 19
Tetraethoxysilane (as introduced in the November 1989 issue, pages 81-83 (Published by Press Journal))
It has been found that passivation properties can be improved by applying TE01) based CVD technology and etch hack to the above planarization.
本発明は、上述の知見にもとづいて提案されるものであ
る。The present invention is proposed based on the above findings.
すなわち、本発明の第１の発明にかかる半導体装置の製
造方法は、基板上にアルミニウム系材料層を形成する工
程と、前記アルミニウム系材料層上にアモルファスシリ
コン層を積層する工程と、レジスト・パターンをマスク
として前記アモルファスシリコン層と前記アルミニウム
系材料層とをエツチングする工程と、前記レジスト・パ
ターンを除去する工程と、選択ＣＶＤにより前記アモル
ファスシリコン層を高融点金属層に置換する工程とを有
することを特徴とするものである。That is, the method for manufacturing a semiconductor device according to the first aspect of the present invention includes a step of forming an aluminum-based material layer on a substrate, a step of laminating an amorphous silicon layer on the aluminum-based material layer, and a resist pattern. etching the amorphous silicon layer and the aluminum material layer using as a mask, removing the resist pattern, and replacing the amorphous silicon layer with a high melting point metal layer by selective CVD. It is characterized by:
本発明の第２の発明にかかる半導体装置の製造方法は、
基板上にアルミニウム系配線層を形成する工程と、テト
ラエトキシシランとＯｆの混合ガスを使用するプラズマ
ＣＶＤにより基体の全面に第１の酸化シリコン層を形成
する工程と、テトラエトキシシランと０．の混合ガスを
使用するＣＶＤにより基体の全面に第２の酸化シリコン
層を形成する工程と、前記アルミニウム系配線層上にお
いて前記第１のシリコン層が露出するまで少なくとも前
記第２の酸化シリコン層をエツチングする工程と、プラ
ズマＣＶＤにより基体の全面に窒化シリコン層を形成す
る工程とを有することを特徴とするものである。A method for manufacturing a semiconductor device according to a second aspect of the present invention includes:
a step of forming an aluminum-based wiring layer on the substrate; a step of forming a first silicon oxide layer on the entire surface of the substrate by plasma CVD using a mixed gas of tetraethoxysilane and Of; forming a second silicon oxide layer on the entire surface of the substrate by CVD using a mixed gas of This method is characterized by comprising an etching step and a step of forming a silicon nitride layer over the entire surface of the substrate by plasma CVD.
〔作用］
本発明の第１の発明では、アルミニウム系材料層の反射
率を下げるために使用されるアモルファスシリコン層が
、エツチング終了後に選択ＣＶＤにより高融点金属層に
置換される。したがって、アルミニウム系配線層とアモ
ルファスシリコン層との間の相互拡散やアフタコロ−ジ
ョンが発生しない、しかも、高融点金属層はアルミニウ
ム系配線層の低抵抗化、ヒロック防止、およびエレクト
ロマイグレーション耐圧の向上にも寄与する。[Function] In the first aspect of the present invention, the amorphous silicon layer used to lower the reflectance of the aluminum-based material layer is replaced with a high melting point metal layer by selective CVD after etching. Therefore, mutual diffusion and aftercorrosion between the aluminum wiring layer and the amorphous silicon layer do not occur, and the high melting point metal layer can reduce the resistance of the aluminum wiring layer, prevent hillocks, and improve electromigration breakdown voltage. also contributes.
ところで、アルミニウム配線の上にヒロックやエレクト
ロマイグレーシランに対して効果のある材料（特にタン
グステン）を積層する技術としては、前述の特開平１−
２７２１３９号公報があるが、この公報に記載される技
術では、アルミニウム配線層とその周囲に露出する層間
絶縁膜との間の選択性を制御するためにＷＦ、と共に供
給されるＨ２ガスの流量を制御している。しかし、かか
る制御は煩雑である上、十分な選択性を確保することが
困難である。By the way, as a technique for laminating a material (particularly tungsten) that is effective against hillocks and electromigration silane on aluminum wiring, the above-mentioned Japanese Patent Application Laid-Open No.
No. 272139, and the technology described in this publication involves controlling the flow rate of H2 gas supplied together with WF in order to control the selectivity between the aluminum wiring layer and the interlayer insulating film exposed around it. It's in control. However, such control is complicated and it is difficult to ensure sufficient selectivity.
これに対し今回の発明では、アモルファスシリコン層の
強い還元作用を利用して、上述のような制御を行わなく
とも、自己整合的に極めて高い選択性が達成できる。た
とえば選択ＣＶＤに使用するガスをＷＦ、とじた場合、
ＷＦ６はアルミニウム系配線層の表面よりも還元性の高
いアモルファスシリコン層の表面にて優先的に還元され
、そこで生じたＷがフッ化シリコンとして除去されるア
モルファスシリコンに代わって堆積するからである。In contrast, in the present invention, by utilizing the strong reducing action of the amorphous silicon layer, extremely high selectivity can be achieved in a self-aligned manner without the need for the above-mentioned control. For example, if the gas used for selective CVD is WF,
This is because WF6 is preferentially reduced on the surface of the amorphous silicon layer, which has a higher reducing property than the surface of the aluminum-based wiring layer, and the W generated there is deposited as silicon fluoride in place of the amorphous silicon that is removed.
本発明の第２の発明では、まず基板上に形成されたアル
ミニウム系配線層を被覆してテトラエトキシシラン（Ｔ
ＥＯＳ）と０□の混合ガスを使用するプラズマＣＶＤに
より第１の酸化シリコン層（以下、プラズマＴＥＯ３膜
と称する。）が形成され、続いてＴＥＯＳとＯｌの混合
ガスを使用するＣＶＤにより第２の酸化シリコン層（以
下、０Ｓ−ＴＥＯＳ膜と称する。）が形成される。この
ように、ＴＥＯＳを使用するＣＶＤを２段階に分けて行
うのは、膜質と段差被覆性を両立させるためである。プ
ラズマＴＥＯ３膜は、各種提案されているＴＥＯＳ膜の
中では段差被覆性に特に優れるものではないが、従来、
最終的なパッシベーション膜として使用されているプラ
ズマＣＶＤによる窒化シリコン膜（以下、プラズマ窒化
膜と称する。）よりは優れた段差被覆性を示し、しかも
有機残分が少ないためプラズマ窒化膜に匹敵する緻密な
膜質を有する。一方のＯ，−ＴＥＯＳ膜は、前述のプラ
ズマＴＥＯ３膜よりも有機残分が多く吸湿性を有するた
めに、アルミニウム系配線層としかに接して形成するこ
とは好ましくない、しかし、ＣＶＤの過程における０、
とＴＥＯＳの中間生成物の表面移動度が大きく、段差被
覆性には極めて優れている。これらプラズマＴＥＯ３膜
とＯ，−ＴＥＯＳ膜の双方を形成した後にエソチハンク
を行えば、微細なパターンを有する基体も極めて良好に
平坦化される。したがって、最終的にプラズマ窒化膜を
形成する際にも、その段差被覆性の乏しさを補って信輔
性の高いパッシベーションを行うことができる。In the second aspect of the present invention, first, an aluminum-based wiring layer formed on a substrate is coated with tetraethoxysilane (T).
A first silicon oxide layer (hereinafter referred to as plasma TEO3 film) is formed by plasma CVD using a mixed gas of TEOS) and 0□, and then a second silicon oxide layer is formed by CVD using a mixed gas of TEOS and Ol. A silicon oxide layer (hereinafter referred to as an OS-TEOS film) is formed. The reason why CVD using TEOS is performed in two stages is to achieve both film quality and step coverage. Plasma TEO3 film does not have particularly excellent step coverage among the various TEOS films that have been proposed.
It exhibits better step coverage than the silicon nitride film produced by plasma CVD (hereinafter referred to as plasma nitride film) used as the final passivation film, and has a density comparable to plasma nitride film because it has less organic residue. It has a membranous quality. On the other hand, since the O,-TEOS film has more organic residue than the plasma TEO3 film mentioned above and has hygroscopic properties, it is not preferable to form it only in contact with an aluminum-based wiring layer. 0,
The surface mobility of the intermediate product of and TEOS is high, and the step coverage is extremely excellent. If etholytic hunking is performed after forming both the plasma TEO3 film and the O,-TEOS film, even a substrate having a fine pattern can be planarized extremely well. Therefore, even when a plasma nitride film is finally formed, the poor step coverage can be compensated for and highly reliable passivation can be performed.
以下、本発明の具体的な実施例を第１図（Ａ）ないし第
１図（Ｃ）を参照しながら説明する。Hereinafter, specific embodiments of the present invention will be described with reference to FIGS. 1(A) to 1(C).
本実施例は、本発明の第１の発明および第２の発明を組
み合わせ、アルミニウム（Ａｊ２）配線層の形成および
パッシベーションを行った例である。This example is an example in which the first invention and the second invention of the present invention are combined to form and passivate an aluminum (Aj2) wiring layer.
まず、第１図（Ａ）に示されるように、眉間絶縁Ｈ（］
）上に１％のＳｔを含有するＡＩ！層（２）、および反
射防止膜となるアモルファスシリコン層（３）を順次形
成し、さらにフォトリソグラフィにより所定の形状を有
するフォトレジスト・パターン（４）を形成した。ここ
では、上記Ａｆｆｉ層（２）のｊ！厚は多層配線技術に
おける２層目へ２配線の形成を想定して約１μｍとした
。上記アモルファスシリコン層（３）の層厚は２００〜
１２０人とした。また、隣接するフォトレジスト・パタ
ーン（４）間の距離は約１μｍとした。First, as shown in Fig. 1(A), the glabella insulation H(]
) containing 1% St on top! A layer (2) and an amorphous silicon layer (3) serving as an antireflection film were successively formed, and a photoresist pattern (4) having a predetermined shape was further formed by photolithography. Here, j! of the above Affi layer (2) is shown. The thickness was set to about 1 μm assuming the formation of two wirings in the second layer in multilayer wiring technology. The layer thickness of the amorphous silicon layer (3) is 200~
The number was set at 120 people. Further, the distance between adjacent photoresist patterns (4) was approximately 1 μm.
次に、第１１１９ （Ｂ）に示されるように、上記フォ
トレジスト・パターン（４）をマスクとして公知の方法
によりアモルファスシリコン層（３）およびＡＮ層（２
）の異方性エツチングを行ってＡｆｉ配線層（２ａ）を
形成し、フォトレジスト・パターニベ４）を除去した。Next, as shown in No. 1119 (B), the amorphous silicon layer (3) and the AN layer (2) are formed by a known method using the photoresist pattern (4) as a mask.
) was performed to form an Afi wiring layer (2a), and the photoresist pattern layer 4) was removed.
次に、上述の基体をＣＶＤ装置にセットし、ＷＦ６ガス
流量１０５ＣＣＭ、 Ａ ｒガス流量１０００５ＣＣＭ
ガス圧０．７５ Ｔｏｒｒ、基板温度３００°Ｃの条件
でタングステン（Ｗ）の選択成長を行った。この減圧Ｃ
ＶＤの過程では、Ｓｉの強い還元作用により次式％式％
で表される反応が進行し、第１図（Ｃ）に示されるよう
に、上記アモルファスシリコン層（３）がＷ層（５）に
置換された。このとき２．！配線層（２ａ）の側壁部に
もＷが析出したが、その量はわずかであった。ここで、
高融点金属としては上述のＷに代えてＭｏ等を使用して
も良い。また、上述のＡｒガスは均一性を向上させるた
めの希釈ガスとして使用されるものであり、Ｎ２ガス等
によっても代用できる。Next, the above-mentioned substrate was set in the CVD apparatus, and the WF6 gas flow rate was 105 CCM, and the Ar gas flow rate was 10005 CCM.
Tungsten (W) was selectively grown under the conditions of a gas pressure of 0.75 Torr and a substrate temperature of 300°C. This reduced pressure C
In the VD process, a reaction expressed by the following formula % progresses due to the strong reducing action of Si, and as shown in FIG. 1(C), the amorphous silicon layer (3) transforms into a W layer (5). was replaced by At this time 2. ! W was also precipitated on the side walls of the wiring layer (2a), but the amount was small. here,
As the high melting point metal, Mo or the like may be used in place of the above-mentioned W. Further, the above-mentioned Ar gas is used as a diluent gas to improve uniformity, and N2 gas or the like can also be substituted.
次に、上述の基体に対してＴＥＯ３流量（ただし、キャ
リアガスであるＨｅガスを含む、 ） ２００ＳＣＣＭ
、 Ｏｚガス流量２５０５Ｃ（Ｍ、 ガス圧９ Ｔｏ
ｒｒ。Next, the TEO3 flow rate (including He gas, which is a carrier gas) to the above-mentioned substrate was 200SCCM.
, Oz gas flow rate 2505C (M, gas pressure 9 To
rr.
基板温度３７０’Ｃ，高周波バイアス・パワー４００Ｗ
の条件でプラズマＣＶＤを行い、第１図（Ｄ）に示され
るように、第１の酸化シリコン層であるプラズマＴＥＯ
３膜（６）を約３０００人の膜厚に形成した。上記プラ
ズマＴＥＯＳ膜（６）は、はぼコンフォーマルな状態、
すなわち下地段差をほぼ反映した状態に形成された。Substrate temperature 370'C, high frequency bias power 400W
Plasma CVD was performed under the following conditions, and as shown in FIG. 1(D), the first silicon oxide layer, plasma TEO
Three films (6) were formed to a thickness of about 3000 people. The plasma TEOS film (6) is in a nearly conformal state,
In other words, it was formed in a state that almost reflected the level difference in the base.
次に、上述の基体に対してＴＥＯＳ流量（ただし、キャ
リアガスであるＨｅガスを含む、）８００ＳＣＣＭ、
０３ガス流量１６００５ＣＣＭ、ガス圧６０ Ｔｏｒｒ
基板温度３７０°Ｃの条件で減圧ＣＶＤを行い、第１図
（Ｅ）に示されるように、第２の酸化シリコン層である
Ｏ、−ＴＥ０１膜（７）を約３５００人の膜厚に形成し
た。ここで、上記０．ガスは０．に対してマイクロ波放
電を行うことにより発生させた。Next, a TEOS flow rate (including He gas as a carrier gas) of 800 SCCM for the above-mentioned substrate,
03 Gas flow rate 16005 CCM, gas pressure 60 Torr
Low pressure CVD was performed at a substrate temperature of 370°C to form a second silicon oxide layer, O,-TE01 film (7), to a thickness of approximately 3500 nm, as shown in Figure 1(E). did. Here, the above 0. Gas is 0. It was generated by applying microwave discharge to.
上記０．−ＴＥ０１膜（７）もほぼコンフォーマルに形
成され、隣接するへ２配線層（２ａ）間の凹部はこの膜
により埋め込まれた。Above 0. -TE01 film (7) was also formed almost conformally, and the recess between two adjacent wiring layers (2a) was filled with this film.
なお、ここでは０３−ＴＥ０１膜（７）の形成を減圧Ｃ
ＶＤにより行ったが、これは前段のＷ膜（５）およびプ
ラズマＴＥＯ５膜（６）がいずれも減圧ＣＶＤにより行
われており、該０３−ＴＥＯ８膜（７）の形成を同一の
装置内における連続工程として行ったからである。しか
し、ガス圧が常圧まで制御可能なＣＶＤ装置であれば、
上記０．−ＴＥ０１膜（７）の形成を常圧ＣＶＤにより
行っても良く、この場合にはさらに優れた段差被覆性が
期待できる。In addition, here, the formation of the 03-TE01 film (7) was performed under reduced pressure C.
Although this was done by VD, the previous stage W film (5) and plasma TEO5 film (6) were both done by low pressure CVD, and the formation of the 03-TEO8 film (7) was performed continuously in the same equipment. This is because it was done as a process. However, if the CVD equipment can control the gas pressure down to normal pressure,
Above 0. The -TE01 film (7) may be formed by normal pressure CVD, and in this case, even better step coverage can be expected.
次に、エツチング・ガスとしてＣＦ、ガスとＣＨＦ、ガ
スとを１＝１の流量比で供給し、Ａ１配線層（２ａ）の
上部においてプラズマＴＥＯ３膜（６）が露出するまで
エッチバックを行った。この結果、第１図（Ｆ）に示さ
れるように、Ａｌｅｉ！、ＭＡ層（２ａ）間の凹部が○
ｚ ＴＥ０１膜（７）で埋め込まれた状態となり、基
体上の微細な凹凸がほぼ平坦化された。Next, CF gas and CHF gas were supplied as etching gases at a flow rate ratio of 1=1, and etching back was performed until the plasma TEO3 film (6) was exposed above the A1 wiring layer (2a). . As a result, as shown in FIG. 1(F), Alei! , the recess between the MA layers (2a) is ○
z The substrate was filled with the TE01 film (7), and the fine irregularities on the substrate were almost flattened.
最後に、上述の基体に対してＳｉＨ４ガス流量１４０
ＳＣＣＭ、 ＮＨ，ｌガス流量６０ ＳＣＣＭ、 Ｎ２
ガス流量１５００３ＣＣＭ、ガス圧５ Ｔｏｒｒ、
基板温度３９０°Ｃ高周波バイアス・パワー４２０Ｗの
条件でプラズマＣＶＤを行い、第１図（Ｇ）に示される
ように、パッシベーション膜として窒化シリコンからな
るプラズマ窒化膜（８）を約４０００人の膜厚に形成し
た。Finally, the SiH4 gas flow rate of 140
SCCM, NH, l gas flow rate 60 SCCM, N2
Gas flow rate 15003 CCM, gas pressure 5 Torr,
Plasma CVD was performed at a substrate temperature of 390°C and a high frequency bias power of 420W, and as shown in Figure 1 (G), a plasma nitride film (8) made of silicon nitride was formed as a passivation film to a thickness of approximately 4000 mm. was formed.
上記プラズマ窒化膜（８）は、予め基体の平坦性が向上
されているために、良好な被覆性をもって形成された。The plasma nitride film (8) was formed with good coverage because the flatness of the substrate had been improved in advance.
以上の説明からも明らかなように、本発明によれば、ア
ルミニウム系配線層自身が高融点金属と複合化されるこ
とにより配線の低抵抗化および高僧転化が可能となる。As is clear from the above description, according to the present invention, the aluminum-based wiring layer itself is composited with a high melting point metal, thereby making it possible to lower the resistance and improve the resistance of the wiring.
さらに、このアルミニウム系配線層を被覆してパッシベ
ーションを行うにあたり、従来から多用されているプラ
ズマ窒化膜の形成に先立ってプラズマＴＥＯ３膜と０３
−ＴＥ０１膜による平坦化を行うことにより、パンシヘ
ーション性が向上し、半導体装置の信顛性を向上させる
ことができる。したがって、本発明は微細なデザイン・
ルールを存する半導体装置の製造に極めて有用である。Furthermore, when coating and passivating this aluminum-based wiring layer, a plasma TEO3 film and 03
- Planarization using the TE01 film improves panshythmia and improves the reliability of the semiconductor device. Therefore, the present invention provides fine design and
It is extremely useful for manufacturing semiconductor devices that have rules.
第１図（Ａ）ないし第１図（Ｇ）は本発明の第１の発明
および第２の発明を適用した半導体装置の製造方法の一
例をその工程順にしたがって説明する概略断面図であり
、第１図（Ａ）はフォトレジスト・パターンの形成工程
、第１図（Ｂ）はアモルファスシリコン層およびＡＮ層
のエツチング工程、第１図（Ｃ）はＷ層の選択成長工程
、第１図（Ｄ）はプラズマＴＥＯＳ膜の形成工程、第１
図（Ｅ）はＯ，−ＴＥ０１膜の形成工程、第１図（Ｆ）
はエッチバック工程、第１図（Ｇ）はプラズマ窒化膜の
形成工程をそれぞれ表す。
層間絶縁膜
Ａ２層
Ａ２配線層
アモルファスシリコン層
Ｗ（タングステン）層
プラズマＴＥＯ３膜
ｏｚ −ＴＥ０１膜
プラズマ窒化膜1(A) to 1(G) are schematic cross-sectional views illustrating an example of a method for manufacturing a semiconductor device to which the first invention and the second invention of the present invention are applied according to the process order, and FIG. Figure 1 (A) shows the photoresist pattern formation process, Figure 1 (B) shows the etching process of the amorphous silicon layer and AN layer, Figure 1 (C) shows the selective growth process of the W layer, and Figure 1 (D) shows the process of forming the photoresist pattern. ) is the plasma TEOS film formation process, the first
Figure (E) shows the formation process of O,-TE01 film, Figure 1 (F)
1 represents an etch-back step, and FIG. 1(G) represents a plasma nitride film forming step. Interlayer insulation film A2 layer A2 wiring layer Amorphous silicon layer W (tungsten) layer Plasma TEO3 film oz -TE01 film Plasma nitride film
Claims (2)
、 前記アルミニウム系材料層上にアモルファスシリコン層
を積層する工程と、 レジスト・パターンをマスクとして前記アモルファスシ
リコン層と前記アルミニウム系材料層とをエッチングす
る工程と、 前記レジスト・パターンを除去する工程と、選択ＣＶＤ
により前記アモルファスシリコン層を高融点金属層に置
換する工程とを有することを特徴とする半導体装置の製
造方法。(1) A step of forming an aluminum-based material layer on a substrate, a step of laminating an amorphous silicon layer on the aluminum-based material layer, and a step of stacking the amorphous silicon layer and the aluminum-based material layer using a resist pattern as a mask. etching, removing the resist pattern, and selective CVD.
A method for manufacturing a semiconductor device, comprising the step of replacing the amorphous silicon layer with a high melting point metal layer.
、 テトラエトキシシランとＯ＿２の混合ガスを使用するプ
ラズマＣＶＤにより基体の全面に第１の酸化シリコン層
を形成する工程と、 テトラエトキシシランとＯ＿３の混合ガスを使用するＣ
ＶＤにより基体の全面に第２の酸化シリコン層を形成す
る工程と、 前記アルミニウム系配線層上において前記第１のシリコ
ン層が露出するまで少なくとも前記第２の酸化シリコン
層をエッチングする工程と、プラズマＣＶＤにより基体
の全面に窒化シリコン層を形成する工程とを有すること
を特徴とする半導体装置の製造方法。(2) a step of forming an aluminum-based wiring layer on the substrate; a step of forming a first silicon oxide layer on the entire surface of the substrate by plasma CVD using a mixed gas of tetraethoxysilane and O_2; C using a mixed gas of O_3
forming a second silicon oxide layer on the entire surface of the substrate by VD; etching at least the second silicon oxide layer on the aluminum-based wiring layer until the first silicon layer is exposed; 1. A method for manufacturing a semiconductor device, comprising the step of forming a silicon nitride layer over the entire surface of a substrate by CVD.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19804690A JPH0484424A (en) | 1990-07-27 | 1990-07-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
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| JP19804690A JPH0484424A (en) | 1990-07-27 | 1990-07-27 | Manufacture of semiconductor device |
Publications (1)
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|---|---|
| JPH0484424A true JPH0484424A (en) | 1992-03-17 |
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|---|---|
| JP (1) | JPH0484424A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112514031A (en) * | 2018-08-11 | 2021-03-16 | 应用材料公司 | Graphene diffusion barrier |
-
1990
- 1990-07-27 JP JP19804690A patent/JPH0484424A/en active Pending
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| CN112514031A (en) * | 2018-08-11 | 2021-03-16 | 应用材料公司 | Graphene diffusion barrier |
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