JPH0483419A

JPH0483419A - Semiconductor device

Info

Publication number: JPH0483419A
Application number: JP2198826A
Authority: JP
Inventors: Takashi Kumagai; 熊谷　敬
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1990-07-26
Filing date: 1990-07-26
Publication date: 1992-03-17

Abstract

PURPOSE:To accelerate an output driver without deteriorating characteristics by constituting this semiconductor device with a 1st normally-ON transistor(TR) and a 2nd normally-ON TR connected between the output terminal of a 2nd driving circuit and an external output terminal. CONSTITUTION:A 1st driving circuit 1 is connected to a VDD whose source electrode is a 1st power supply line and constituted of a p-channel TR 11 whose gate electrode is connected to an IGP to be the input signal of an output driver and the 2nd driving circuit 2 is connected to a GND whose source electrode is a 2nd power supply line and constituted of an n-channel TR 21 whose gate electrode is connected to an IGN to be the input signal of the output driver. Consequently, the gate capacity of an input part of the output driver can be reduced without deteriorating the hot resistance electron characteristics, the transition time of an input signal can be shortened and the access time can be accelerated.

Description

【発明の詳細な説明】［産業上の利用分野］本発明は半導体装置に関し、特に半導体装Ｉ内の情報を
外部に出力する出力ドライバーの構成に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and particularly to the configuration of an output driver that outputs information in a semiconductor device I to the outside.

［従来の技術］第３図は従来装置の出力ドライバーを示すものであり、
第一の電源線であるＶＤＤに接続される第一の駆動回路
Ｐチャンネルトランジスタ１２と、第二の電源線である
ＧＮＤに接続される第二の駆動回路Ｎチャンネ傘ルトラ
ンジスタ２２とによる０ＭＯ３構成のインバータを構成
している。キャパシタンスＣＬは半導体装置の外部出力
端子ＤＯＵＴに接続される外部付加容量であり、通常数
十ｐＦ（ピコファラッド）から１００ｐＦの容量が接続
される。また−射的なＭＯ５Ｉ−ランジスタでは、ドレ
インとゲート間にはカップリングによるドレイン−ゲー
ト容量が存在し、第３図ではＰチャンネルトランジスタ
のドレイン−ゲートカップリング容量をＣＣＰ、Ｎチャ
ンネルトランジスタのドレイン−ゲートカップリング容
量をＣＣＮとして示している。信号ＩＧＰ、ＩＧＮは出
力ドライバーの入力信号であり、それぞれ、Ｐチャンネ
ルトランジスタ１２、Ｎチャンネルトランジスタ２２の
ゲートに接続される。[Prior art] Figure 3 shows an output driver of a conventional device.
0MO3 configuration consisting of a first drive circuit P-channel transistor 12 connected to VDD, which is the first power supply line, and a second drive circuit N-channel umbrella transistor 22, which is connected to GND, which is the second power supply line. of the inverter. The capacitance CL is an external additional capacitance connected to the external output terminal DOUT of the semiconductor device, and usually has a capacitance of several tens of pF (picofarad) to 100 pF. In addition, in a reflective MO5I transistor, there is a drain-gate capacitance due to coupling between the drain and gate, and in FIG. Gate coupling capacitance is shown as CCN. Signals IGP and IGN are input signals of the output driver and are connected to the gates of P-channel transistor 12 and N-channel transistor 22, respectively.

上記のように構成された従来装置の出力ドライバーの動
作は例えば第４図に示される。−射的に、Ｐチャンネル
トランジスタ１２とＮチャンネルトランジスタ２２との
貫通電流を防ぐため、両トランジスタが同時オンとなら
ないよう各ゲート入力には位相差がつけられており、第
４図ではｔｌでＰチャンネルトランジスタ１２がオフし
始めた後、ｔ２でＮチャンネルトランジスタ２２がオン
し始める。またｔ３、ｔ４の関係も同様である。外部出
力端子ＤＯＵＴはｔ２以後のＮチャンネルトランジスタ
２２の導通によりＨｉｇｈレベルからＬｏｗに変化した
後、ｔ４以後のＰチャンネルトランジスタ１２の導通に
よりＨｉｇｈレベルがらＬｏｗに変化する。The operation of the output driver of the conventional device configured as described above is shown in FIG. 4, for example. - In order to prevent a through current between the P-channel transistor 12 and the N-channel transistor 22, a phase difference is provided to each gate input so that both transistors do not turn on at the same time. After channel transistor 12 starts to turn off, N-channel transistor 22 starts to turn on at t2. The relationship between t3 and t4 is also similar. The external output terminal DOUT changes from High level to Low level due to the conduction of the N-channel transistor 22 after t2, and then changes from High level to Low level due to the conduction of the P-channel transistor 12 after t4.

［発明が解決しようとする課題］上記のような従来の半導体装置は、以上のように構成さ
れているため、以下のような課題がある。[Problems to be Solved by the Invention] The conventional semiconductor device as described above has the following problems because it is configured as described above.

第３図における第一の駆動回路、Ｐチャンネルトランジ
スタ１２と第二の駆動回路、Ｎチャンネルトランジスタ
２２は外部負荷回路を駆動するため高い駆動能力のトラ
ンジスタが要求される。しかしホットエレクトロンによ
る特性劣化の対策として長めのチャンネル長（一般に３
ｕｍ以上）が用いられるため、大きなチャンネル幅が必
要となり、結果的に大面積のゲートを用いなければなら
ない。従って、信号ＩＧＰ、ＩＧＨの負荷容量が大きく
なると供に、ドレイン−ゲート容量及びゲート−バルク
間容量・バルク−ドレイン接合容量からなるドレイン−
ゲートカップリング容量が外部負荷容量に対して無視で
きなくなる。The first drive circuit, P-channel transistor 12, and the second drive circuit, N-channel transistor 22 in FIG. 3 are required to be transistors with high drive capability because they drive an external load circuit. However, as a countermeasure against characteristic deterioration caused by hot electrons, a longer channel length (generally 3
um or more), a large channel width is required, and as a result, a gate with a large area must be used. Therefore, the load capacitance of the signals IGP and IGH increases, and the drain-gate capacitance, the gate-bulk capacitance, and the bulk-drain junction capacitance increase.
Gate coupling capacitance can no longer be ignored relative to external load capacitance.

このため、前記入力信号ＩＧＰ、ＩＧＮの遷移時間が大
きくなり、半導体装置のアクセスタイムの高速化が出来
ないという課題を有している。また、第一の駆動回路Ｐ
チャンネルトランジスタ１２と第二の駆動回路Ｎチャン
ネルトランジスタ２２が両方非導通になるとき、すなわ
ち時刻ｔ１、ｔ３の信号ＩＧＰもしくはｒＧＮの遷移時
に、ドレイン−ゲートカップリング容量ＣＣＰもしくは
Ｃ，ＣＮの効果によりＤＯＵＴの電位がＶＤＤ以上もし
くはＧＮＤ以下になる一種の昇圧現象が生ずる。このＤ
　ＯＵＴの電位変化はｔ２、ｔ４以後のＤ　ＯＵＴの遷
移にとっては不利であり、アクセスタイムが遅くなると
いう課題を有している。For this reason, the transition time of the input signals IGP and IGN increases, resulting in a problem that the access time of the semiconductor device cannot be increased. In addition, the first drive circuit P
When both the channel transistor 12 and the second drive circuit N-channel transistor 22 become non-conductive, that is, at the time of transition of the signal IGP or rGN at times t1 and t3, the effect of the drain-gate coupling capacitor CCP or C, CN causes DOUT to A kind of boosting phenomenon occurs in which the potential of the voltage becomes higher than VDD or lower than GND. This D
The change in the potential of OUT is disadvantageous for the transition of DOUT after t2 and t4, and there is a problem that the access time becomes slow.

本発明はかかる課題を解決するためになされたものであ
り、その目的とするところは、出力ドライバートランジ
スタのホットエレクトロンによる特性劣化を悪化させる
ことなく出力ドライバーでの高速化を実現した半導体装
置を提供するものである。The present invention has been made to solve such problems, and its purpose is to provide a semiconductor device that achieves high-speed output driver without worsening the characteristic deterioration of the output driver transistor due to hot electrons. It is something to do.

［課題を解決するための手段］本発明の半導体記憶装置は、半導体装置内の情報を外部
に出力する出力ドライバーを備える半導体装置において
、前記出力ドライバーが、少なくとも、第一の電動回路の
出力端子と外部出力端子との間に接続される第一の常時
オンのトランジスタと、前讐第二の駆動回路の出力端子
と外部出力端子との間に接続される第二の常時オンのト
ランジスタとにより構成されることを特徴とする半導体
装置である。[Means for Solving the Problems] A semiconductor memory device of the present invention is a semiconductor device including an output driver that outputs information in the semiconductor device to the outside, wherein the output driver is connected to at least an output terminal of a first electric circuit. a first always-on transistor connected between the drive circuit and the external output terminal; and a second always-on transistor connected between the output terminal of the second drive circuit and the external output terminal. This is a semiconductor device characterized by being configured.

［作　用］本発明の上記構成によれば、出力ドライバーの駆動回路
のゲート容量が小さくなり、出力ドライバーの入力信号
の負荷容量が軽減される６また、外部出力端子と出力ド
ライバー入力端子間のカップリング容量が軽減され、前
記駆動回路の非導通時に生ずる外部出力端子の電位変動
を減少させる。[Function] According to the above configuration of the present invention, the gate capacitance of the drive circuit of the output driver is reduced, and the load capacitance of the input signal of the output driver is reduced. Coupling capacitance is reduced, and potential fluctuations at the external output terminal that occur when the drive circuit is non-conductive are reduced.

［実　施　例］第１図は本発明にかかる出力ドライバーの一実施例を示
す区である。第１図において、第一の駆動回路は、ソー
ス電極が第一の電源線であるＶＤＤに接続され、ゲート
電極が出力ドライバーの入力信号であるＩＧＰに接続さ
れるＰチャンネルトランジスタ１１により構成され、第
二の駆動回路は、ソース電極が第二の電源線であるＧＮ
Ｄに接続され、ゲート電極が出力ドライバーの入力信号
であるＩＧＮに接続されるＮチャンネルトランジスタ２
１により構成される。Ｐチャンネルトランジスタ３１は
前記第一の駆動回路の出力であるＰチャンネルトランジ
スタ１１のドレイン電極と外部出力端子Ｄ　ＯＵＴとに
間に接続される第一の常時オンの１−ランジスタであり
、そのゲートはＧＮＤ　ｉｉ位に接続される。Ｎチャン
ネルトランジスタ３２は前記第二の駆動回路の出力であ
るＮチャンネルトランジスタ２１のドレイン電極と外部
出力端子ＤＯＵＴとの間に接続される第二の常時オンの
トランジスタであり、そのゲートはＶＤＤ電位に接続さ
れる。[Embodiment] FIG. 1 shows an embodiment of an output driver according to the present invention. In FIG. 1, the first drive circuit is composed of a P-channel transistor 11 whose source electrode is connected to VDD, which is the first power supply line, and whose gate electrode is connected to IGP, which is the input signal of the output driver. The second drive circuit has a GN whose source electrode is a second power supply line.
N-channel transistor 2 connected to D and whose gate electrode is connected to IGN, which is the input signal of the output driver.
1. The P-channel transistor 31 is a first always-on 1-transistor connected between the drain electrode of the P-channel transistor 11, which is the output of the first drive circuit, and the external output terminal DOUT, and its gate is Connected to GND ii. The N-channel transistor 32 is a second always-on transistor connected between the drain electrode of the N-channel transistor 21, which is the output of the second drive circuit, and the external output terminal DOUT, and its gate is connected to the VDD potential. Connected.

また、従来装置と同様にドレイン−ゲート容量及びゲー
ト−バルク間容量・バルク−ドレイン接合容量からなる
ドレイン−ゲートカップリング容量が存在し、第】図で
は、ＣＣＰ　１、ＣＣＰ２、Ｃ６Ｆ６及びＣＣＮＩ、Ｃ
ＣＮ２、ＣＣＮ３として表される。In addition, as in the conventional device, there is a drain-gate coupling capacitance consisting of a drain-gate capacitance, a gate-bulk capacitance, and a bulk-drain junction capacitance.
Represented as CN2, CCN3.

具体例として、前記従来装置のトランジスタサイズがＰｃｈ　　Ｗ＝８００ｕｍ／Ｌ＝３．６ｕｍＮｃｈ　　
　Ｗ＝６００μｍ／Ｌ　＝３．　２ｕｍである出力ドラ
イバーに本発明を適用し、各トランジスタのサイズを、Ｐｃｈ　　Ｗ＝６００μｍ／Ｌ＝１．８μｍＮｃｈ　　
Ｗ＝６００μｍ／Ｌ＝１．６μｍとしたものを考える。As a specific example, the transistor size of the conventional device is Pch W=800um/L=3.6umNch
W=600μm/L=3. Applying the present invention to a 2um output driver, the size of each transistor is Pch W=600μm/L=1.8μmNch
Consider that W=600 μm/L=1.6 μm.

このとき、Ｐチャンネルトランジスタ１１．３１、及び
Ｎチャンネルトランジスタ２１．３２のチャンネル長の
和は従来装置と同一であり、従って耐ホツトエレクトロ
ン特性は従来装置と同一となる。また、出力ドライバー
の入力信号であるＩＧＰ、ＩＧＮの負荷容量は従来装置
の半分となる。At this time, the sum of the channel lengths of the P-channel transistor 11.31 and the N-channel transistor 21.32 is the same as that of the conventional device, and therefore the hot electron resistance characteristic is the same as that of the conventional device. Furthermore, the load capacity of IGP and IGN, which are the input signals of the output driver, is half that of the conventional device.

第２図は本発明の実施例の動作波形を示すものであり、
前記サイズを用い、ＶＤＤ＝５．０ＶＣＬ＝３０ｐＦの条件下で、第４図の従来装置の入力タイミングと同一
の入力タイミングを用いた場合のシュミレーション結果
を示している。時刻ｔ１、ｔ２、ｔ３、ｔ４においてＩ
ＧＰ、ＩＧＮがそれぞれ遷位し始めるが、前述のように
ＩＧＰ、ＩＧＨの負荷容量は従来装置の半分になってい
るためその遷位時間も従来装置の半分となる。信号ＩＧ
Ｐ、ＩＧＮから見たＤＯＵＴへの等価カップリング容量
はトランジスタ３１．３２が常時オンとなっているため
ほぼＣＣＰｌ、ｃｃＮｌだけとなり、また容量ＣＣＰ２
、Ｃ６Ｆ６、ＣＣＮ２、ＣＣＮ３はＤ　ＯＵＴと固定電
位間の容量となるため、カップリング容量からなる昇圧
容量とＤＯＵＴから固定電位間の容量からなる被昇圧容
量の関係は従来装置の半分以下となるため、時刻ｔ１、
ｔ３での昇圧によるＤＯＵＴの電位変動値は従来装置の
半分以下となる。前記条件下でのシミュレーションによ
る解析の結果を示すと、従来装置 △ＶＤ１＝２４０ｍＶ △ＶＧ１＝１７１ｍＶｔＡ１’　　＝：２３．　２ｎｓｔＡ２′　＝４３．　０ｎｓに対して、本発明の実施例 △ＶＤ２＝１００ｍＶ △ＶＧ２＝　　　７０ｍＶｔ　　Ａｌ　　＝２２．　８ｎｓｔ　　Ａ２　　＝４２．　２ｎｓと、ＤＯＵＴの電位変動は１／２．４、アクセスタイム
は０．４ｎｓ〜０．８ｎｓ速くなる。FIG. 2 shows operating waveforms of an embodiment of the present invention,
The simulation results are shown using the same input timing as that of the conventional device shown in FIG. 4 under the conditions of VDD=5.0V and CL=30pF using the above size. I at times t1, t2, t3, t4
GP and IGN begin to transition, but as mentioned above, the load capacities of IGP and IGH are half of those of the conventional device, so the transition time is also half that of the conventional device. Signal IG
Since the transistors 31 and 32 are always on, the equivalent coupling capacitance to DOUT as seen from P and IGN is almost only CCPI and ccNl, and the capacitance CCP2
, C6F6, CCN2, and CCN3 are the capacitances between D OUT and the fixed potential, so the relationship between the boost capacitance, which is the coupling capacitance, and the boosted capacitance, which is the capacitance between DOUT and the fixed potential, is less than half that of the conventional device. , time t1,
The potential fluctuation value of DOUT due to boosting at t3 is less than half that of the conventional device. The results of simulation analysis under the above conditions are as follows: Conventional device ΔVD1=240mV ΔVG1=171mV tA1'=:23. 2ns tA2' = 43. For 0 ns, the inventive example ΔVD2 = 100 mV ΔVG2 = 70 mV t Al = 22. 8ns t A2 =42. 2 ns, the potential fluctuation of DOUT becomes 1/2.4, and the access time becomes faster by 0.4 ns to 0.8 ns.

前述の実施例では第一の駆動回路にＰチャンネルトラン
ジスタを用いた説明したが、Ｎチャンネルトランジスタ
でも、複数のトランジスタを直列に接続したものを用い
ても良い。第二の駆動回路も同様に、Ｐチャンネルトラ
ンジスタでも、複数のトランジスタを直列に接続したも
のを用いても良い。In the above embodiment, a P-channel transistor was used in the first drive circuit, but an N-channel transistor or a plurality of transistors connected in series may also be used. Similarly, the second drive circuit may also use a P-channel transistor or a plurality of transistors connected in series.

また、前述の実施例では第一の常時オンのトランジスタ
にＰチャンネルトランジスタを用いて説明したが、Ｎチ
ャンネルトランジスタでも、複数のトランジスタを直列
に接続したものを用いても良い。第二の常時オンのトラ
ンジスタも同様に、Ｐチャンネルトランジスタでも、複
数のトランジスタを直列に接続したものを用いても良い
。Further, in the above-described embodiment, a P-channel transistor was used as the first always-on transistor, but an N-channel transistor or a plurality of transistors connected in series may be used. Similarly, the second always-on transistor may be a P-channel transistor or a plurality of transistors connected in series.

［発明の効果］以上のように本発明によれば、耐ホツトエレクトロン特
性を悪化させることなしに出力ドライバーの入力部のゲ
ート容量を減少させることができるため、入力信号の遷
位時間を短縮することができ、また、入力信号から外部
出力端子間のカップリング容量を削減できるため、出力
ドライバー人力信号の変化時に生ずる外部出力端子の電
位変動を減少させることができる。その結果として半導
体装置のアクセスタイムを高速化することができる。[Effects of the Invention] As described above, according to the present invention, the gate capacitance at the input section of the output driver can be reduced without deteriorating the hot electron resistance characteristics, thereby shortening the transition time of the input signal. Furthermore, since the coupling capacitance between the input signal and the external output terminal can be reduced, it is possible to reduce potential fluctuations at the external output terminal that occur when the output driver manual signal changes. As a result, the access time of the semiconductor device can be increased.

第一の駆動回路第二の駆動回路第一の常時オンのトランジスタ第二の常時オンのトランジスタFirst drive circuit Second drive circuit First always-on transistor second always-on transistor

Claims

【特許請求の範囲】[Claims]

（１）半導体装置内の情報を外部に出力する出力ドライ
バーを備える半導体装置において、前記出力ドライバーが、少なくとも、第一の電源線に接
続される第一の駆動回路と、第二の電源線に接続される
第二の駆動回路と、前記第一の駆動回路の出力端子と外
部出力端子との間に接続される第一の常時オンのトラン
ジスタと、前記第二の駆動回路の出力端子と外部出力端
子との間に接続される第二の常時オンのトランジスタと
により構成されることを特徴とする半導体装置。(1) In a semiconductor device including an output driver that outputs information in the semiconductor device to the outside, the output driver connects to at least a first drive circuit connected to a first power supply line and a second power supply line. a first always-on transistor connected between the output terminal of the first drive circuit and an external output terminal; and a first always-on transistor connected between the output terminal of the second drive circuit and the external output terminal. and a second always-on transistor connected between the output terminal and the output terminal.